JP2004363217A - 半導体装置 - Google Patents
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Abstract
【解決手段】最下層のゲート配線1に層間絶縁膜8に埋め込まれたビア形状の銅配線2が接続されている。銅配線2の外側にはシールドリング5の銅配線6が層間絶縁膜8に埋め込まれている。銅配線2,6及び層間絶縁膜8上にはシリコン窒化膜9が形成され、シリコン窒化膜9上にはシリコン酸化膜10が形成されている。シリコン酸化膜10には、異なる銅配線間をつなぐヒューズ配線3が埋め込まれ、ヒューズ配線3及びアルミ配線7を含む上面にはシリコン酸化膜10が形成されている。シリコン酸化膜10上にシリコン窒化膜11が形成されている。アルミ配線7上に位置するシリコン窒化膜11は取り除かれ、開口部4を形成し、シリコン窒化膜11とアルミ配線7とが直接接続されている。
【選択図】 図2
Description
【発明の属する技術分野】
本発明は、半導体装置に係る発明であって、特に、耐久性に優れたヒューズ構造及びパッド構造を備える半導体装置に関するものである。
【0002】
【従来の技術】
CMOS(Complementary Metal Oxide Semiconductor)デバイスは、スケーリング則に従い微細化することでトランジスタの遅延性能を高め、各種電子機器の高速化及び高機能化を図ってきた。このCMOSデバイスに使用されてきた配線材料は、低抵抗で安定的なアルミが継続的に使用されてきた。しかし、さらなる微細化によりトランジスタの等価抵抗が低下することで、配線材料であるアルミの抵抗がトランジスタの性能を制限するようになってきた。そこで、近年アルミの配線材料に代えて銅の配線材料が使用されるようになってきている。
【0003】
次に、従来のヒューズ構造を以下に説明する。まず、ゲート配線等に接続された銅配線が層間絶縁膜に埋め込まれている。この銅配線間を接続しヒューズ構造を形成するアルミ配線が、層間絶縁膜上のシリコン酸化膜に埋め込まれている。さらに、シリコン酸化膜上には、ポリイミド等が形成されている。また、特許文献1にもヒューズ構造が示されている。この特許文献1では、Cuデュアルダマシーン配線にヒューズリンク及び電極パッドが同一層に形成されている。そして、特許文献1では、ヒューズリンク上に層間絶縁膜とパッシベーション膜の2層が形成されている。
【0004】
次に、従来のパッド構造を以下に説明する。まず、ゲート配線等に接続された銅配線が層間絶縁膜に埋め込まれている。この銅配線上に直接接するようにアルミの電極パッドが形成される。電極パッドの周辺部は、層間絶縁膜上に形成されたシリコン酸化膜に埋め込まれている。そして、シリコン酸化膜上には、ポリイミド等が形成されている。
【0005】
【特許文献1】
特開平11−224900号公報(第3−4頁、第1−8図)
【0006】
【発明が解決しようとする課題】
しかし、従来のヒューズ及びパッド構造では、以下のような問題があった。半導体装置は、信頼性試験として高湿度・高温度下の環境で試験を行うことがある。この信頼性試験は、一般的にプレッシャークッカー試験と呼ばれている。この試験を従来のヒューズ及びパッド構造の半導体装置に行うと、シリコン酸化膜から水分が侵入し、半導体装置内の配線等の性能を劣化させたり、シリコン酸化膜自体が膨張するなどの問題が生じていた。
【0007】
また、特許文献1に示すヒューズ構造では、ヒューズリンク上に層間絶縁膜とパッシベーション膜の2層構造とし、耐湿性に問題のあるシリコン酸化膜を外部に露出させないことで上記の問題を解決している。しかし、パッシベーション膜として使用されるシリコン窒化膜は、ブロー用のレーザー光に対して吸収があることや、シリコン酸化膜と複合することで多重反射を起こす問題がある。これらの問題がヒューズ配線上で生じるとレーザーブローを阻害し、製造マージンの優れたヒューズ構造を形成することが困難となっていた。つまり、ヒューズ配線上には、透過性の優れたシリコン酸化膜のみにすることが望ましい。
【0008】
そこで、本発明は、製造マージンの優れた構造を実現しつつ、耐湿性に優れ特性変動がない信頼性の高い半導体装置を提供することを目的とする。
【0009】
【課題を解決するための手段】
本発明に係る解決手段は、下地上に形成されたシリコン酸化膜と、シリコン酸化膜に埋め込まれ、ヒューズを形成するヒューズ配線と、ヒューズ配線を囲む位置に、シリコン酸化膜及び下地に埋め込まれ、シールドリングを構成する金属配線と、シリコン酸化膜上に形成された耐湿性を有する保護膜とを備え、保護膜は、ヒューズ配線上が開口されシリコン酸化膜が露出し、かつ金属配線の上面とシリコン酸化膜を介さずに直接接続されている部分を有する。
【0010】
【発明の実施の形態】
以下、本発明をその実施の形態を示す図面に基づいて具体的に説明する。
【0011】
(実施の形態1)
図1に、本実施の形態に係る半導体装置の平面図を示す。図1では、ゲート配線1が図面の上方向に5本、下方向に5本設けられており、上下それぞれのゲート配線1をビア形状の銅配線2を介してヒューズ配線3で電気的に接続している。図1では図示されていないが、図の最上面にはシリコン窒化膜が形成されている。但し、ヒューズ配線3上の部分にはシリコン窒化膜の開口部4が設けられている。さらに、図1ではヒューズ配線3を囲む位置にシールドリング5が形成されている。このシールドリング5は、銅配線6上にアルミ配線7が積層された構造である。
【0012】
ここで、シールドリング5の機能について説明する。ヒューズに対してレーザーブローを行うとヒューズにダメージが生じる。このダメージの程度によっては、ヒューズを含むシリコン酸化膜等にクラックを生じさせることもある。そこで、ヒューズを取り囲む位置に、壁となるシールドリング5を形成している。このシールドリング5を形成することでレーザーブローにより生じるクラックをシールドリング5でストップさせ、他の領域までクラックが生じないようにしている。
【0013】
図2に、本実施の形態に係る半導体装置の断面図を示す。図2の断面図は、図1のII−II部の断面図である。図2では、最下層のゲート配線1に層間絶縁膜8に埋め込まれたビア形状の銅配線2が接続されている。銅配線2の外側にはシールドリング5の銅配線6が層間絶縁膜8に埋め込まれている。平面的にはゲート配線1とシールドリング5とは重なっているが、銅配線6はゲート配線1と接続されていない。
【0014】
銅配線2,6及び層間絶縁膜8上にはシリコン窒化膜9が形成されている。このシリコン窒化膜9は、銅配線2、6からの銅成分の拡散を防止し、外部から水分等の不純物の侵入を防ぐパッシベーション膜として機能している。シリコン窒化膜9上にはシリコン酸化膜10が形成されている。そして、このシリコン酸化膜10には、異なる銅配線2の間をつなぐヒューズ配線3が埋め込まれている。このヒューズ配線3にはアルミ材料が用いられている。また、ヒューズ配線3と銅配線2とを接続させる箇所のシリコン窒化膜9は取り除かれており、ヒューズ配線3と銅配線2とが電気的に接続されている。シールドリング5のアルミ配線7も、シリコン酸化膜10に埋め込まれ、銅配線6と接続されている。アルミ配線7と銅配線6とを接続させる箇所のシリコン窒化膜9も取り除かれている。
【0015】
ヒューズ配線3及びアルミ配線7を含む上面にはシリコン酸化膜10が形成されている。このシリコン酸化膜10上にシリコン窒化膜11が形成されている。しかし、ヒューズ配線3上に位置するシリコン窒化膜11は取り除かれ、開口部4を形成している。そして、アルミ配線7上に位置するシリコン酸化膜10の一部が取り除かれ、シリコン窒化膜11とアルミ配線7とが直接接続されている。なお、シリコン窒化膜11とアルミ配線7とを接続するため、アルミ配線7の幅を従来のヒューズ構造よりも太くしておく必要がある。
【0016】
次に、本実施の形態に係るヒューズ構造の具体的な寸法例を示す。まず、シリコン窒化膜11の膜厚は約4μm、ヒューズ配線3上のシリコン酸化膜10の膜厚は約1μm、ヒューズ配線3の膜厚は約300nm〜約1500nm、ヒューズ配線3下のシリコン酸化膜10の膜厚は約200nm〜約500nm、シリコン窒化膜9の膜厚は約50nm〜約4000nmである。シールドリング5のアルミ配線7上でシリコン酸化膜10が取り除かれた部分の寸法は、約0.5μm〜約10μm、アルミ配線7の寸法は、約0.6μm〜約12μmである。また、0.13μm世代の銅配線2,6の膜厚は約250nm〜約1.5μm、銅配線2,6の配線幅は、最小で約0.16μmである。
【0017】
以上、本実施の形態に記載された半導体装置は、下地である層間絶縁膜8上にシリコン窒化膜9を介して形成されたシリコン酸化膜10と、シリコン酸化膜10に埋め込まれ、ヒューズを形成するヒューズ配線3と、ヒューズ配線3を囲む位置に、シリコン酸化膜10及び下地である層間絶縁膜8に埋め込まれ、シールドリング5を構成する銅配線6及びアルミ配線7と、シリコン酸化膜10上に形成された耐湿性を有するシリコン窒化膜11とを備え、シリコン窒化膜11は、ヒューズ配線3上が開口されシリコン酸化膜10が露出し、かつアルミ配線7の上面とシリコン酸化膜10を介さずに直接接続されている部分を有するので、外部に接しているシリコン酸化膜10がシールドリング5で分断され、それ以上半導体装置内に水分等の不純物が侵入しない構造となり耐湿性が向上する。また、ヒューズ配線3上にはシリコン窒化膜11がないため製造マージンの優れた構造を構築することができる。さらに、レーザーブロー時に生じるクラックに対する耐性も向上している。
【0018】
なお、本実施の形態では、銅配線2,6を用いているため、層間絶縁膜8上にシリコン窒化膜9を形成しているヒューズ構造を説明したが、本発明においては、配線材料か銅又は銅を主成分とする合金以外のアルミ等を使用した場合、シリコン窒化膜9を特に設ける必要がない。また、本実施の形態ではヒューズ配線3にアルミを使用したが、本発明はヒューズ配線3にアルミを含む複合膜、TiN/AlCu/TiNや銅を用いても良い。
【0019】
また、本実施の形態では、最上層にシリコン窒化膜11を用いたが、本発明においては、耐湿性を有する保護膜であれば良くシリコン窒化膜とシリコン酸化膜との複合膜やポリイミド膜などであっても良い。シリコン窒化膜とシリコン酸化膜との複合膜の場合は、少なくともシリコン窒化膜が50nm以上の膜厚であれば問題のない耐湿性が得られる。このように耐湿性を有する保護膜とするので、外部に接しているシリコン酸化膜10がシールドリング5で分断され、それ以上半導体装置内に水分等の不純物が侵入しない構造となり耐湿性が向上する。
【0020】
(実施の形態2)
図3に、本実施の形態に係る半導体装置の断面図を示す。図3では、ヒューズ部とパッド部とが記載されているが、ヒューズ部は実施の形態1で示したものと同じ構造である。すなわち、図3のヒューズ部は、最下層のゲート配線1に層間絶縁膜8に埋め込まれたビア形状の銅配線2が接続されている。銅配線2の外側にはシールドリング5の銅配線6が層間絶縁膜8に埋め込まれている。平面的にはゲート配線1とシールドリング5とは重なっているが、銅配線6はゲート配線1と接続されていない。
【0021】
銅配線2,6及び層間絶縁膜8上にはシリコン窒化膜9が形成されている。このシリコン窒化膜9は、銅配線2、6からの銅成分の拡散を防止し、外部から水分等の不純物の侵入を防ぐパッシベーション膜として機能している。シリコン窒化膜9上にはシリコン酸化膜10が形成されている。そして、このシリコン酸化膜10には、異なる銅配線間をつなぐヒューズ配線3が埋め込まれている。このヒューズ配線3にはアルミ材料が用いられている。また、ヒューズ配線3と銅配線2とを接続させる箇所のシリコン窒化膜9は取り除かれており、ヒューズ配線3と銅配線2とが電気的に接続されている。シールドリング5のアルミ配線7も、シリコン酸化膜10に埋め込まれ、銅配線6と接続されている。なお、アルミ配線7と銅配線6とを接続させる箇所のシリコン窒化膜9も取り除かれている。
【0022】
ヒューズ配線3及びアルミ配線7を含む上面にもシリコン酸化膜10が形成されている。このシリコン酸化膜10上にシリコン窒化膜11が形成されている。しかし、ヒューズ配線3上に位置するシリコン窒化膜11は取り除かれ、開口部4を形成している。そして、アルミ配線7上に位置するシリコン酸化膜10の一部が取り除かれ、シリコン窒化膜11とアルミ配線7とが直接接続されている。
【0023】
次に、図3のパッド部は、最下層のゲート配線21と層間絶縁膜22に埋め込まれたビア形状の銅配線23とが接続されている。この銅配線23は、層間絶縁膜22の上面に埋め込まれた平面状の銅配線24と接続されている。ここで、ヒューズ部のゲート配線1とパッド部のゲート配線21とは同一層に位置し、ヒューズ部の層間絶縁膜8とパッド部の層間絶縁膜22とは連続する同一の層間絶縁膜である。
【0024】
銅配線24及び層間絶縁膜22上にはシリコン窒化膜25が形成されている。このシリコン窒化膜25は、銅配線24からの銅成分の拡散を防止し、外部から水分等の不純物の侵入を防ぐパッシベーション膜として機能している。シリコン窒化膜25上にはシリコン酸化膜26が形成されている。なお、ヒューズ部のシリコン窒化膜9及びシリコン酸化膜10とパッド部のシリコン窒化膜25及びシリコン酸化膜26とは連続する同一のシリコン窒化膜及びシリコン酸化膜である。
【0025】
そして、このシリコン酸化膜26には、電極パッド27が埋め込まれている。この電極パッド27にはアルミ材料が用いられている。そして、電極パッド27の底面は、銅配線24と電気的に接続されている。そのため、電極パッド27の底面に位置するシリコン窒化膜25及びシリコン酸化膜26は取り除かれている。シリコン酸化膜26上には、シリコン窒化膜28が形成されている。そのため、電極パッド27はシリコン酸化膜26及びシリコン窒化膜28に設けられた開口内に形成された構成となる。
【0026】
このシリコン窒化膜28は、パッド部においてシリコン酸化膜26が外部に露出しないように電極パッド27と直接接続されている。そのため、シリコン窒化膜28は、シリコン酸化膜26の開口側面を覆って電極パッド27と直接接続されている部分を有する。図3では、シリコン窒化膜28の端部がシリコン酸化膜26を覆うように電極パッド27と接続されている。なお、ヒューズ部のシリコン窒化膜11とパッド部のシリコン窒化膜28とは連続する同一のシリコン窒化膜である。
【0027】
以上のように、本実施の形態に記載された半導体装置は、ヒューズ部が、下地である層間絶縁膜8上にシリコン窒化膜9を介して形成されたシリコン酸化膜10と、シリコン酸化膜10に埋め込まれ、ヒューズを形成するヒューズ配線3と、ヒューズ配線3を囲む位置に、シリコン酸化膜10及び下地である層間絶縁膜8に埋め込まれ、シールドリング5を構成する銅配線6及びアルミ配線7と、シリコン酸化膜10上に形成された耐湿性を有するシリコン窒化膜11とを備え、シリコン窒化膜11は、ヒューズ配線3上が開口されシリコン酸化膜10が露出し、かつアルミ配線7の上面とシリコン酸化膜10を介さずに直接接続されている部分を有し、パッド部が、シリコン酸化膜26及びシリコン窒化膜28に設けられた開口内に形成された電極パッド27をさらに備え、シリコン窒化膜28は、シリコン酸化膜26の開口側面を覆って電極パッド27と直接接続されている部分を有するので、外部に接しているシリコン酸化膜10がシールドリング5で分断され、それ以上半導体装置内に水分等の不純物が侵入しないヒューズ構造とシリコン酸化膜26が外部に露出していないバッド構造となり耐湿性が向上する。また、ヒューズ配線3上にはシリコン窒化膜11がないため製造マージンの優れた構造を構築することができる。さらに、レーザーブロー時に生じるクラックに対する耐性も向上している。
【0028】
なお、本実施の形態では、銅配線2,6,23,24を用いているため、層間絶縁膜8,22上にシリコン窒化膜9,25を形成しているヒューズ構造及びパッド構造を説明したが、本発明においては、配線材料か銅又は銅を主成分とする合金以外のアルミ等を使用した場合、シリコン窒化膜9,25を特に設ける必要がない。また、本実施の形態ではヒューズ配線3及び電極パッド27にアルミを使用したが、本発明はヒューズ配線3及び電極パッド27にアルミを含む複合膜、TiN/AlCu/TiNや銅を用いても良い。
【0029】
さらに、本実施の形態では、最上層にシリコン窒化膜11、28を用いたが、本発明においては、耐湿性を有する保護膜であれば良くシリコン窒化膜とシリコン酸化膜との複合膜やポリイミド膜などであっても良い。シリコン窒化膜とシリコン酸化膜との複合膜の場合は、少なくともシリコン窒化膜が50nm以上の膜厚であれば問題のない耐湿性が得られる。
【0030】
【発明の効果】
本発明に記載の半導体装置は、下地上に形成されたシリコン酸化膜と、シリコン酸化膜に埋め込まれ、ヒューズを形成するヒューズ配線と、ヒューズ配線を囲む位置に、シリコン酸化膜及び下地に埋め込まれ、シールドリングを構成する金属配線と、シリコン酸化膜上に形成された耐湿性を有する保護膜とを備え、保護膜は、ヒューズ配線上が開口されシリコン酸化膜が露出し、かつ金属配線の上面とシリコン酸化膜を介さずに直接接続されている部分を有するので、外部に接しているシリコン酸化膜がシールドリングで分断され、それ以上半導体装置内に水分等の不純物が侵入しない構造となり耐湿性が向上する効果がある。また、ヒューズ配線上にはシリコン窒化膜がないため製造マージンの優れた構造を構築することができる効果がある。さらに、レーザーブロー時に生じるクラックに対する耐性も向上している効果がある。
【図面の簡単な説明】
【図1】本発明の実施の形態1に係る半導体装置の平面図である。
【図2】本発明の実施の形態1に係る半導体装置の断面図である。
【図3】本発明の実施の形態2に係る半導体装置の断面図である。
【符号の説明】
1,21 ゲート配線、2,6,23,24 銅配線、3 ヒューズ配線、4開口部、5 シールドリング、7 アルミ配線、8,22 層間絶縁膜、9,11,25,28 シリコン窒化膜、10,26 シリコン酸化膜、27 電極パッド。
Claims (6)
- 下地上に形成されたシリコン酸化膜と、
前記シリコン酸化膜に埋め込まれ、ヒューズを形成するヒューズ配線と、
前記ヒューズ配線を囲む位置に、前記シリコン酸化膜及び前記下地に埋め込まれ、シールドリングを構成する金属配線と、
前記シリコン酸化膜上に形成された耐湿性を有する保護膜とを備え、
前記保護膜は、前記ヒューズ配線上が開口され前記シリコン酸化膜が露出し、かつ前記金属配線の上面と前記シリコン酸化膜を介さずに直接接続されている部分を有することを特徴とする、
半導体装置。 - 請求項1に記載した半導体装置であって、
前記シリコン酸化膜及び前記保護膜に設けられた開口内に形成された電極パッドをさらに備え、
前記保護膜は、前記シリコン酸化膜の開口側面を覆って前記電極パッドと直接接続されている部分を有することを特徴とする、
半導体装置。 - 請求項1又は請求項2に記載した半導体装置であって、
前記下地と前記シリコン酸化膜との間に形成されたシリコン窒化膜をさらに備えることを特徴とする、
半導体装置。 - 請求項1乃至請求項3のいずれかに記載の半導体装置であって、
前記保護膜は、シリコン窒化膜であることを特徴とする、
半導体装置。 - 請求項1乃至請求項3のいずれかに記載の半導体装置であって、
前記保護膜は、シリコン窒化膜とシリコン酸化膜との複合膜であり、前記複合膜のシリコン窒化膜の膜厚が少なくとも50nm以上であることを特徴とする、
半導体装置。 - 請求項1乃至請求項3のいずれかに記載の半導体装置であって、
前記保護膜は、ポリイミド膜であることを特徴とする、
半導体装置。
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007081152A (ja) * | 2005-09-14 | 2007-03-29 | Renesas Technology Corp | 半導体装置 |
JP2007165387A (ja) * | 2005-12-09 | 2007-06-28 | Renesas Technology Corp | 半導体装置およびその製造方法 |
KR100909755B1 (ko) | 2007-10-31 | 2009-07-29 | 주식회사 하이닉스반도체 | 반도체소자의 퓨즈 및 그 형성방법 |
JP2013021131A (ja) * | 2011-07-11 | 2013-01-31 | Fujitsu Semiconductor Ltd | 半導体装置および試験方法 |
JP2014057086A (ja) * | 2013-11-01 | 2014-03-27 | Renesas Electronics Corp | 半導体装置 |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7115512B2 (en) * | 2004-05-17 | 2006-10-03 | Micron Technology | Methods of forming semiconductor constructions |
KR100701697B1 (ko) * | 2005-06-29 | 2007-03-29 | 주식회사 하이닉스반도체 | 듀얼 폴리사이드 게이트를 갖는 씨모스 소자의 제조방법 |
US7701035B2 (en) | 2005-11-30 | 2010-04-20 | International Business Machines Corporation | Laser fuse structures for high power applications |
JP4278672B2 (ja) * | 2005-12-08 | 2009-06-17 | パナソニック株式会社 | 半導体装置の製造方法 |
US7397106B2 (en) * | 2005-12-12 | 2008-07-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Laser fuse with efficient heat dissipation |
JP2008186846A (ja) * | 2007-01-26 | 2008-08-14 | Elpida Memory Inc | 半導体装置及びヒューズ素子の切断方法 |
KR101043832B1 (ko) * | 2008-03-11 | 2011-06-22 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
US8896090B2 (en) * | 2013-02-22 | 2014-11-25 | International Business Machines Corporation | Electrical fuses and methods of making electrical fuses |
US9318607B2 (en) | 2013-07-12 | 2016-04-19 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
JP6448424B2 (ja) * | 2015-03-17 | 2019-01-09 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6384122A (ja) * | 1986-09-29 | 1988-04-14 | Matsushita Electronics Corp | 半導体装置 |
JPH0563091A (ja) * | 1991-09-04 | 1993-03-12 | Fujitsu Ltd | 半導体装置 |
JPH09153552A (ja) * | 1995-11-29 | 1997-06-10 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP2000299381A (ja) * | 1999-04-16 | 2000-10-24 | Nec Corp | 半導体装置及びその製造方法 |
JP2002184777A (ja) * | 2000-12-15 | 2002-06-28 | Toshiba Corp | 半導体装置 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11224900A (ja) | 1998-02-05 | 1999-08-17 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2001035876A (ja) | 1999-07-23 | 2001-02-09 | Nec Corp | フリップチップ接続構造、半導体装置および半導体装置製造方法 |
JP2002164433A (ja) * | 2000-11-27 | 2002-06-07 | Mitsubishi Electric Corp | 半導体装置とその製造方法 |
-
2003
- 2003-06-03 JP JP2003157762A patent/JP2004363217A/ja active Pending
- 2003-11-24 US US10/718,720 patent/US6879020B2/en not_active Expired - Fee Related
- 2003-11-26 TW TW092133155A patent/TWI251303B/zh not_active IP Right Cessation
- 2003-12-01 KR KR10-2003-0086420A patent/KR100514019B1/ko not_active IP Right Cessation
-
2004
- 2004-01-29 CN CNA2004100035204A patent/CN1574339A/zh active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6384122A (ja) * | 1986-09-29 | 1988-04-14 | Matsushita Electronics Corp | 半導体装置 |
JPH0563091A (ja) * | 1991-09-04 | 1993-03-12 | Fujitsu Ltd | 半導体装置 |
JPH09153552A (ja) * | 1995-11-29 | 1997-06-10 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP2000299381A (ja) * | 1999-04-16 | 2000-10-24 | Nec Corp | 半導体装置及びその製造方法 |
JP2002184777A (ja) * | 2000-12-15 | 2002-06-28 | Toshiba Corp | 半導体装置 |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007081152A (ja) * | 2005-09-14 | 2007-03-29 | Renesas Technology Corp | 半導体装置 |
JP2007165387A (ja) * | 2005-12-09 | 2007-06-28 | Renesas Technology Corp | 半導体装置およびその製造方法 |
KR100909755B1 (ko) | 2007-10-31 | 2009-07-29 | 주식회사 하이닉스반도체 | 반도체소자의 퓨즈 및 그 형성방법 |
JP2013021131A (ja) * | 2011-07-11 | 2013-01-31 | Fujitsu Semiconductor Ltd | 半導体装置および試験方法 |
US8633571B2 (en) | 2011-07-11 | 2014-01-21 | Fujitsu Semiconductor Limited | Semiconductor device and test method |
US9081050B2 (en) | 2011-07-11 | 2015-07-14 | Fujitsu Semiconductor Limited | Semiconductor device and test method |
JP2014057086A (ja) * | 2013-11-01 | 2014-03-27 | Renesas Electronics Corp | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
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