JPH1064901A - 半導体チップパッケージ素子 - Google Patents
半導体チップパッケージ素子Info
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- JPH1064901A JPH1064901A JP8345167A JP34516796A JPH1064901A JP H1064901 A JPH1064901 A JP H1064901A JP 8345167 A JP8345167 A JP 8345167A JP 34516796 A JP34516796 A JP 34516796A JP H1064901 A JPH1064901 A JP H1064901A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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Abstract
(57)【要約】
【課題】 金属層の隅部を面取りするか、丸めることに
より、金属層及びパッシベーション層のクラックや剪断
変形を防止することにある。 【解決手段】 半導体チップ１００と、前記半導体チッ
プ１００に電気的に連結されてチップを機械的に支持す
るリードフレームと、前記半導体チップ１００の活性面
における少なくとも１つの外周縁に沿って形成された金
属層１１２と、前記半導体チップ１００の隅部における
金属層上に形成された少なくとも１つのスリット１２３
と、前記金属層１１２、前記半導体チップ１００及び前
記リードフレームを被覆するパッシベーション層と、前
記パッシベーション層、前記リードフレーム、前記金属
層１１２及び前記チップ１００を封止するモルディング
樹脂よりなるパッケージ胴体とを含む半導体チップパッ
ケージ素子において、前記金属層１１２がチップ１００
の隅部１２８において面取りされることを特徴とする。
より、金属層及びパッシベーション層のクラックや剪断
変形を防止することにある。 【解決手段】 半導体チップ１００と、前記半導体チッ
プ１００に電気的に連結されてチップを機械的に支持す
るリードフレームと、前記半導体チップ１００の活性面
における少なくとも１つの外周縁に沿って形成された金
属層１１２と、前記半導体チップ１００の隅部における
金属層上に形成された少なくとも１つのスリット１２３
と、前記金属層１１２、前記半導体チップ１００及び前
記リードフレームを被覆するパッシベーション層と、前
記パッシベーション層、前記リードフレーム、前記金属
層１１２及び前記チップ１００を封止するモルディング
樹脂よりなるパッケージ胴体とを含む半導体チップパッ
ケージ素子において、前記金属層１１２がチップ１００
の隅部１２８において面取りされることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップパッ
ケージ素子に関し、より詳細には、金属層を特別の形態
で形成することにより、金属層の剪断変形を防止するこ
とができる半導体チップパッケージ素子に関する。
ケージ素子に関し、より詳細には、金属層を特別の形態
で形成することにより、金属層の剪断変形を防止するこ
とができる半導体チップパッケージ素子に関する。
【０００２】
【従来の技術】集積回路製造工程は、基本的にはウェー
ハ準備、ウェーハ製作、電気的検査及び組立を含む。ウ
ェーハ準備においては、まずシリコンを単結晶成長させ
て所望の直径を有するインゴットを形成し、次いで、イ
ンゴットを切断して個々のウェーハを形成する。各ウェ
ーハは、最適の平坦さ及び所望の厚さを有するように研
磨される。ウェーハ製作においては、ウェーハ表面に半
導体素子や集積回路を形成するが、ここでは、非常に高
度の技術を要する。ウェーハ製作の間、形成しようとす
る回路の形態及び複雑度により数多くの工程が行われる
が、基本的は次の３段階で行われる：（１）Layering：
ウェーハ表面に酸化膜を形成する。（２）Patterning：
ウェーハの表面に感光液を塗布し、回路パターンが設け
られているポトマスクをウェーハ上に整列した後、露光
及び現像し、エッチングする。エッチングが済むと、感
光液は除去される。（３）Doping：ウェーハにおける選
択された領域に不純物を浸透させる。
ハ準備、ウェーハ製作、電気的検査及び組立を含む。ウ
ェーハ準備においては、まずシリコンを単結晶成長させ
て所望の直径を有するインゴットを形成し、次いで、イ
ンゴットを切断して個々のウェーハを形成する。各ウェ
ーハは、最適の平坦さ及び所望の厚さを有するように研
磨される。ウェーハ製作においては、ウェーハ表面に半
導体素子や集積回路を形成するが、ここでは、非常に高
度の技術を要する。ウェーハ製作の間、形成しようとす
る回路の形態及び複雑度により数多くの工程が行われる
が、基本的は次の３段階で行われる：（１）Layering：
ウェーハ表面に酸化膜を形成する。（２）Patterning：
ウェーハの表面に感光液を塗布し、回路パターンが設け
られているポトマスクをウェーハ上に整列した後、露光
及び現像し、エッチングする。エッチングが済むと、感
光液は除去される。（３）Doping：ウェーハにおける選
択された領域に不純物を浸透させる。
【０００３】次いで、回路間の相互配線のため、ウェー
ハ表面にアルミニウム金属層を蒸着する(Metalizatio
n)。
ハ表面にアルミニウム金属層を蒸着する(Metalizatio
n)。
【０００４】金属配線工程後、回路又は素子の製作は、
完了される。しかし、回路が汚染されやすく、金属配線
層はスクラッチが生じやすいので、これらの問題点を回
避するため、金属層上にパッシベーション層を被覆する
(Passivation) 。
完了される。しかし、回路が汚染されやすく、金属配線
層はスクラッチが生じやすいので、これらの問題点を回
避するため、金属層上にパッシベーション層を被覆する
(Passivation) 。
【０００５】ウェーハ製作後、ウェーハは、電気的検査
を経て個別チップ（＝ダイ）で分離される。良品チップ
は、リードフレームパッドに接着され(Die Attachmen
t)、ワイヤによりチップとリードとを電気的に連結する
(Wire Bonding)。次いで、チップ及び電気的連結部分を
外部環境から保護するため、モルディング樹脂により封
止する。
を経て個別チップ（＝ダイ）で分離される。良品チップ
は、リードフレームパッドに接着され(Die Attachmen
t)、ワイヤによりチップとリードとを電気的に連結する
(Wire Bonding)。次いで、チップ及び電気的連結部分を
外部環境から保護するため、モルディング樹脂により封
止する。
【０００６】モルディング工程は、固体成形樹脂タブレ
ットを高温で加熱溶融させて成形金型内に注入し、室温
に冷却させることにより、パッケージ胴体を形成する。
ットを高温で加熱溶融させて成形金型内に注入し、室温
に冷却させることにより、パッケージ胴体を形成する。
【０００７】この際、モルディング樹脂の温度が高温か
ら室温に下降するので、金属層及びパッシベーション層
に伝達される熱伝達の差異により応力や剪断変形が生ず
る。これにより、パッケージ胴体やパッシベーション層
又は金属層にクラックを引き起こすことになる。これ
は、チップの動作中に熱が発生する場合と同様である。
ら室温に下降するので、金属層及びパッシベーション層
に伝達される熱伝達の差異により応力や剪断変形が生ず
る。これにより、パッケージ胴体やパッシベーション層
又は金属層にクラックを引き起こすことになる。これ
は、チップの動作中に熱が発生する場合と同様である。
【０００８】特に、応力によるクラックは、主に半導体
チップの隅部において、又はチップの隅部における金属
層やパッシベーション層において生ずる。その理由は、
隅部で最も大きい応力が作用するからである。また、ク
ラックは、金属層の幅に比例して生ずる。
チップの隅部において、又はチップの隅部における金属
層やパッシベーション層において生ずる。その理由は、
隅部で最も大きい応力が作用するからである。また、ク
ラックは、金属層の幅に比例して生ずる。
【０００９】これに対して、応力を減少させるため、図
３乃至図８に示すように、金属層にスリットを形成する
ことがＵＳＰ4,625,227 号(Yuji Hara et al.)公報に開
示されている。
３乃至図８に示すように、金属層にスリットを形成する
ことがＵＳＰ4,625,227 号(Yuji Hara et al.)公報に開
示されている。
【００１０】図３及び図４は、従来の半導体チップパッ
ケージ素子の金属層にスリットが形成されている状態を
示す平面図及び一部拡大図である。図５は、図４のＶ−
Ｖ線に沿って切断した断面図である。図６は、従来の半
導体チップに生ずる剪断応力の分布図である。図７
（Ａ）乃至図８は、チップの隅部において金属層に形成
されたスリットの多様な形態を示す平面図である。
ケージ素子の金属層にスリットが形成されている状態を
示す平面図及び一部拡大図である。図５は、図４のＶ−
Ｖ線に沿って切断した断面図である。図６は、従来の半
導体チップに生ずる剪断応力の分布図である。図７
（Ａ）乃至図８は、チップの隅部において金属層に形成
されたスリットの多様な形態を示す平面図である。
【００１１】図３を参照すると、半導体チップ１００上
には、化学気相蒸着法により金属層１１２が形成され、
この金属層１１２の隅部にはスリット１１０が形成され
ている。
には、化学気相蒸着法により金属層１１２が形成され、
この金属層１１２の隅部にはスリット１１０が形成され
ている。
【００１２】図５は図４のＶーＶ線に沿って切断した断
面図であり、チップの構成を示す。図３乃至図５を参照
すると、金属層１１２がチップ１００の主表面の外周縁
に沿って直角に形成され、金属層１１２にはその隅部に
おいて’Ｌ’形状のスリットが形成されている。
面図であり、チップの構成を示す。図３乃至図５を参照
すると、金属層１１２がチップ１００の主表面の外周縁
に沿って直角に形成され、金属層１１２にはその隅部に
おいて’Ｌ’形状のスリットが形成されている。
【００１３】より詳細には、半導体チップ１００の上部
には、絶縁フィルム１２０及び金属層１１２が順に積層
されており、ボンディングパッド１１６もチップの主表
面に形成されている。上記ボンディングパッド１１６
は、リード１１４に電気的に連結される。金属層１１２
と、ボンディングパッド１１６の一部及びリード１１４
は、パッシベーション層１１８により被覆されている。
には、絶縁フィルム１２０及び金属層１１２が順に積層
されており、ボンディングパッド１１６もチップの主表
面に形成されている。上記ボンディングパッド１１６
は、リード１１４に電気的に連結される。金属層１１２
と、ボンディングパッド１１６の一部及びリード１１４
は、パッシベーション層１１８により被覆されている。
【００１４】上記金属層１１２及びパッシベーション層
１１８をモルディング樹脂により封止してパッケージ胴
体を形成するトランスファモルディング工程の間、半導
体チップ１００は、剪断応力を受けることになる。
１１８をモルディング樹脂により封止してパッケージ胴
体を形成するトランスファモルディング工程の間、半導
体チップ１００は、剪断応力を受けることになる。
【００１５】図６は、モルディング樹脂により半導体チ
ップ１００に生ずる応力の分布状態を示す分布図であ
り、剪断応力が半導体チップの隅部において最大である
ことを示す。
ップ１００に生ずる応力の分布状態を示す分布図であ
り、剪断応力が半導体チップの隅部において最大である
ことを示す。
【００１６】図７（Ａ）乃至図８を参照すると、多様な
形状のスリットおよびチップの金属層の端部に溝が並ん
でおり、図７（Ａ）は金属層１１２に形成された’Ｌ’
形状のスリット１１０を示し、図７（Ｂ）は’Ｌ’形状
の溝１２２の並びを示し、図７（Ｃ）は平行する’Ｌ’
形状のスリット１１０、１１０Ａ、１１０Ｂを示し、図
８は平行する’Ｌ’形状の溝１２２、１２２Ａ、１２２
Ｂの並びを示す。
形状のスリットおよびチップの金属層の端部に溝が並ん
でおり、図７（Ａ）は金属層１１２に形成された’Ｌ’
形状のスリット１１０を示し、図７（Ｂ）は’Ｌ’形状
の溝１２２の並びを示し、図７（Ｃ）は平行する’Ｌ’
形状のスリット１１０、１１０Ａ、１１０Ｂを示し、図
８は平行する’Ｌ’形状の溝１２２、１２２Ａ、１２２
Ｂの並びを示す。
【００１７】上記した構造を有する半導体チップを、モ
ルディング工程に使用する場合、スリットを有しない金
属層に比べて剪断応力が著しく減少するが、依然として
高温のモルディング樹脂からの熱が金属層及びパッシベ
ーション層に伝達され、これにより、金属層とパッシベ
ーション層の熱膨張係数の差異に起因してこれらに剪断
応力が発生することになる。
ルディング工程に使用する場合、スリットを有しない金
属層に比べて剪断応力が著しく減少するが、依然として
高温のモルディング樹脂からの熱が金属層及びパッシベ
ーション層に伝達され、これにより、金属層とパッシベ
ーション層の熱膨張係数の差異に起因してこれらに剪断
応力が発生することになる。
【００１８】すなわち、チップ、金属層及びパッシベー
ション層の材料の収縮程度が異なるため、金属層に剪断
応力が加えて金属層の変形を引き起こすことになり、最
悪の場合には、パッシベーション層にクラックが生じ
て、甚だしくはパッシベーションの下部に位置する金属
層にもクラックが生ずることになる。
ション層の材料の収縮程度が異なるため、金属層に剪断
応力が加えて金属層の変形を引き起こすことになり、最
悪の場合には、パッシベーション層にクラックが生じ
て、甚だしくはパッシベーションの下部に位置する金属
層にもクラックが生ずることになる。
【００１９】図９は、従来の半導体チップパッケージ素
子においてスリットを有する金属層の剪断変形を示す断
面図である。
子においてスリットを有する金属層の剪断変形を示す断
面図である。
【００２０】剪断応力の作用方向Ｂにより半導体チップ
１００上の金属層１１２及びパッシベーション層１１８
に加えられる剪断応力は、τ＝Ｇχ（Ｗ−Ｓ）／２ｔm
＊（Ｗ＋２ｔ）で表れる。ここで、Ｗは金属層の幅、Ｇ
はパッシベーション層の剪断弾性係数、χは金属層の変
位量、ｔm はパッシベーション層の厚さ、ｓはスリット
の幅である。
１００上の金属層１１２及びパッシベーション層１１８
に加えられる剪断応力は、τ＝Ｇχ（Ｗ−Ｓ）／２ｔm
＊（Ｗ＋２ｔ）で表れる。ここで、Ｗは金属層の幅、Ｇ
はパッシベーション層の剪断弾性係数、χは金属層の変
位量、ｔm はパッシベーション層の厚さ、ｓはスリット
の幅である。
【００２１】上記式から、剪断応力は、スリット幅Ｓを
増加させることにより減少させることができる。
増加させることにより減少させることができる。
【００２２】
【発明が解決しようとする課題】しかし、金属層及びス
リットを、図７（Ａ）乃至図８に示したように、直角隅
を有するように形成する場合、直角隅が応力集中（応力
＝力／面積）の原因になるので、パッシベーション層の
クラックや割れを引き起こすことにより、不良の半導体
チップパッケージを生産することになる。
リットを、図７（Ａ）乃至図８に示したように、直角隅
を有するように形成する場合、直角隅が応力集中（応力
＝力／面積）の原因になるので、パッシベーション層の
クラックや割れを引き起こすことにより、不良の半導体
チップパッケージを生産することになる。
【００２３】本発明の目的は、このような従来の課題に
鑑みてなされたものであり、その目的は、チップの主表
面の外周縁に沿って形成された金属層及び該金属層上に
形成されたパッシベーション層を有する半導体チップパ
ッケージ素子において、前記金属層の隅部を面取りする
か、丸めることにより、金属層及びパッシベーション層
のクラックや剪断変形を防止することができる半導体チ
ップパッケージ素子を提供することにある。
鑑みてなされたものであり、その目的は、チップの主表
面の外周縁に沿って形成された金属層及び該金属層上に
形成されたパッシベーション層を有する半導体チップパ
ッケージ素子において、前記金属層の隅部を面取りする
か、丸めることにより、金属層及びパッシベーション層
のクラックや剪断変形を防止することができる半導体チ
ップパッケージ素子を提供することにある。
【００２４】
【課題を解決するための手段】前記目的を達成するた
め、請求項１記載の第１の発明は、半導体チップと、前
記半導体チップに電気的に連結されてチップを機械的に
支持するリードフレームと、前記半導体チップの活性面
における少なくとも１つの外周縁に沿って形成された金
属層と、前記半導体チップの隅部における金属層上に形
成された少なくとも１つのスリットと、前記金属層、前
記半導体チップ及び前記リードフレームを被覆するパッ
シベーション層と、前記パッシベーション層、前記リー
ドフレーム、前記金属層及び前記半導体チップを封止す
るモルディング樹脂よりなるパッケージ胴体とを含む半
導体チップパッケージ素子において、前記金属層が前記
半導体チップの隅部において面取りされることを要旨と
する。従って、金属層及びパッシベーション層のクラッ
クや剪断変形を防止することができる。
め、請求項１記載の第１の発明は、半導体チップと、前
記半導体チップに電気的に連結されてチップを機械的に
支持するリードフレームと、前記半導体チップの活性面
における少なくとも１つの外周縁に沿って形成された金
属層と、前記半導体チップの隅部における金属層上に形
成された少なくとも１つのスリットと、前記金属層、前
記半導体チップ及び前記リードフレームを被覆するパッ
シベーション層と、前記パッシベーション層、前記リー
ドフレーム、前記金属層及び前記半導体チップを封止す
るモルディング樹脂よりなるパッケージ胴体とを含む半
導体チップパッケージ素子において、前記金属層が前記
半導体チップの隅部において面取りされることを要旨と
する。従って、金属層及びパッシベーション層のクラッ
クや剪断変形を防止することができる。
【００２５】請求項２記載の第２の発明は、前記スリッ
トは、不連続であることを要旨とする。従って、チップ
の隅部における剪断応力を一層減少させることができ
る。
トは、不連続であることを要旨とする。従って、チップ
の隅部における剪断応力を一層減少させることができ
る。
【００２６】請求項３記載の第３の発明は、前記スリッ
トは、円形状の先端部を有することを要旨とする。従っ
て、応力の集中を回避することができる。
トは、円形状の先端部を有することを要旨とする。従っ
て、応力の集中を回避することができる。
【００２７】請求項４記載の第４の発明は、前記円形状
の先端部は、スリットより大きい直径を有することを要
旨とする。従って、応力の集中を回避することができ
る。
の先端部は、スリットより大きい直径を有することを要
旨とする。従って、応力の集中を回避することができ
る。
【００２８】請求項５記載の第５の発明は、半導体チッ
プと、前記半導体チップに電気的に連結されてチップを
機械的に支持するリードフレームと、前記半導体チップ
の活性面における少なくとも１つの外周縁に沿って形成
された金属層と、前記半導体チップの隅部における金属
層上に形成された少なくとも１つのスリットと、前記金
属層、前記半導体チップ及び前記リードフレームを被覆
するパッシベーション層と、前記パッシベーション層、
前記リードフレーム、前記金属層及び前記半導体チップ
を封止するモルディング樹脂よりなるパッケージ胴体と
を含む半導体チップパッケージ素子において、前記金属
層が前記半導体チップの隅部において湾曲に形成される
ことを要旨とする。従って、金属層及びパッシベーショ
ン層のクラックや剪断変形を防止することができる。
プと、前記半導体チップに電気的に連結されてチップを
機械的に支持するリードフレームと、前記半導体チップ
の活性面における少なくとも１つの外周縁に沿って形成
された金属層と、前記半導体チップの隅部における金属
層上に形成された少なくとも１つのスリットと、前記金
属層、前記半導体チップ及び前記リードフレームを被覆
するパッシベーション層と、前記パッシベーション層、
前記リードフレーム、前記金属層及び前記半導体チップ
を封止するモルディング樹脂よりなるパッケージ胴体と
を含む半導体チップパッケージ素子において、前記金属
層が前記半導体チップの隅部において湾曲に形成される
ことを要旨とする。従って、金属層及びパッシベーショ
ン層のクラックや剪断変形を防止することができる。
【００２９】請求項６記載の第６の発明は、前記スリッ
トは、不連続であることを要旨とする。従って、チップ
の隅部における剪断応力を一層減少させることができ
る。
トは、不連続であることを要旨とする。従って、チップ
の隅部における剪断応力を一層減少させることができ
る。
【００３０】請求項７記載の第７の発明は、前記スリッ
トは、円形状の先端部を有することを要旨とする。従っ
て、応力の集中を回避することができる。
トは、円形状の先端部を有することを要旨とする。従っ
て、応力の集中を回避することができる。
【００３１】請求項８記載の第８の発明は、前記円形状
の先端部は、スリットより大きい直径を有することを要
旨とする。従って、応力の集中を回避することができ
る。
の先端部は、スリットより大きい直径を有することを要
旨とする。従って、応力の集中を回避することができ
る。
【００３２】
【発明の実施の形態】以下、添付の図面を参照して本発
明をより詳細に説明する。
明をより詳細に説明する。
【００３３】図１は、金属層が半導体チップパッケージ
素子のチップの外周縁に沿って形成され、金属層の隅部
が面取りされた本発明の一実施形態を示す部分拡大図で
あり、図２は、金属層が半導体チップパッケージ素子の
チップの外周縁に沿って形成され、金属層の隅部が丸め
られた本発明の他の実施形態を示す部分拡大図である。
素子のチップの外周縁に沿って形成され、金属層の隅部
が面取りされた本発明の一実施形態を示す部分拡大図で
あり、図２は、金属層が半導体チップパッケージ素子の
チップの外周縁に沿って形成され、金属層の隅部が丸め
られた本発明の他の実施形態を示す部分拡大図である。
【００３４】本発明の特有の特徴によると、金属層１１
２は、その隅部に加えられる剪断応力を著しく減少させ
ることができる特別な形態を有する。つまり、その隅部
において面取りされるか、丸められ（湾曲され）てい
る。
２は、その隅部に加えられる剪断応力を著しく減少させ
ることができる特別な形態を有する。つまり、その隅部
において面取りされるか、丸められ（湾曲され）てい
る。
【００３５】図１を参照すると、チップ１００上面の金
属層１１２には、スリット１２３、１２４が形成されて
いる。スリット１２３、１２４は、チップの隅部におい
て不連続的に形成され、スリット１２３、１２４の先端
部は、円形状１２６を有する。
属層１１２には、スリット１２３、１２４が形成されて
いる。スリット１２３、１２４は、チップの隅部におい
て不連続的に形成され、スリット１２３、１２４の先端
部は、円形状１２６を有する。
【００３６】上記金属層１１２の隅部は、面取りされて
いる。上記面取りされて形成された傾斜部１２８におい
ては、不連続スリット１２３が形成され、不連続スリッ
ト１２３は、面取りされた傾斜部の縁部に沿って形成さ
れている。
いる。上記面取りされて形成された傾斜部１２８におい
ては、不連続スリット１２３が形成され、不連続スリッ
ト１２３は、面取りされた傾斜部の縁部に沿って形成さ
れている。
【００３７】図２を参照すると、チップ１００上面の金
属層１１２には、スリット１２４、１２４Ａが形成され
ている。スリット１２４、１２４Ａは、チップの隅部に
おいて不連続的に形成され、スリット１２４、１２４Ａ
の先端部は、円形状１２６を有する。
属層１１２には、スリット１２４、１２４Ａが形成され
ている。スリット１２４、１２４Ａは、チップの隅部に
おいて不連続的に形成され、スリット１２４、１２４Ａ
の先端部は、円形状１２６を有する。
【００３８】上記金属層１１２の隅部は、丸められてい
る。ラウンド部１３０においては、不連続スリット１２
４Ａが形成され、不連続スリット１２４Ａは、丸められ
たラウンド部と同様に丸く形成されている。
る。ラウンド部１３０においては、不連続スリット１２
４Ａが形成され、不連続スリット１２４Ａは、丸められ
たラウンド部と同様に丸く形成されている。
【００３９】上記したように、金属層の隅部を面取りす
るか、丸めることにより、隅部に生ずる剪断応力を有効
に減少させることができる。また、隅部に沿って不連続
スリット１２３、１２４、１２４Ａを形成することによ
り、チップの隅部における剪断応力を一層減少させるこ
とができる。さらに、スリットの先端部が、円形状を有
するとともに、スリット自体より大きい直径を有するの
で、応力の集中を回避することができる。
るか、丸めることにより、隅部に生ずる剪断応力を有効
に減少させることができる。また、隅部に沿って不連続
スリット１２３、１２４、１２４Ａを形成することによ
り、チップの隅部における剪断応力を一層減少させるこ
とができる。さらに、スリットの先端部が、円形状を有
するとともに、スリット自体より大きい直径を有するの
で、応力の集中を回避することができる。
【００４０】以上より、チップの隅部においてスリット
が形成されている金属層を有する半導体チップパッケー
ジ素子において、前記金属層がチップの隅部において面
取りされるか、丸められ、スリットが不連続的に形成さ
れている場合を説明したが、これに限らず、金属層の隅
部を環状に形成してもよい。この際、スリットは、円形
状の先端部を有して連続的でもよいし、不連続でもよ
い。
が形成されている金属層を有する半導体チップパッケー
ジ素子において、前記金属層がチップの隅部において面
取りされるか、丸められ、スリットが不連続的に形成さ
れている場合を説明したが、これに限らず、金属層の隅
部を環状に形成してもよい。この際、スリットは、円形
状の先端部を有して連続的でもよいし、不連続でもよ
い。
【００４１】
【発明の効果】以上説明したように、第１の発明および
第５の発明によると、チップの隅部において金属層を面
取りするか、丸めることにより、剪断応力の集中を防止
することができる。
第５の発明によると、チップの隅部において金属層を面
取りするか、丸めることにより、剪断応力の集中を防止
することができる。
【００４２】第２の発明および第６の発明は、隅部にお
いてスリットを不連続的に形成することにより、剪断応
力を最小化することができる。
いてスリットを不連続的に形成することにより、剪断応
力を最小化することができる。
【００４３】第３の発明、第４の発明、第７の発明およ
び第８の発明は、円形状の先端部を有し、この先端部の
直径がスリットの幅より大きい先端部を有するスリット
を形成することにより、トランスファモルディング工程
の間、金属層及びパッシベーション層の熱変位不一致に
起因する剪断変形を低減することができる。
び第８の発明は、円形状の先端部を有し、この先端部の
直径がスリットの幅より大きい先端部を有するスリット
を形成することにより、トランスファモルディング工程
の間、金属層及びパッシベーション層の熱変位不一致に
起因する剪断変形を低減することができる。
【図面の簡単な説明】
【図１】金属層が半導体チップパッケージ素子のチップ
の外周縁に沿って形成され、金属層の隅部が面取りされ
た本発明の一実施形態を示す部分拡大図である。
の外周縁に沿って形成され、金属層の隅部が面取りされ
た本発明の一実施形態を示す部分拡大図である。
【図２】金属層が半導体チップパッケージ素子のチップ
の外周縁に沿って形成され、金属層の隅部が丸められた
本発明の他の実施形態を示す部分拡大図である。
の外周縁に沿って形成され、金属層の隅部が丸められた
本発明の他の実施形態を示す部分拡大図である。
【図３】半導体チップパッケージ素子のチップの外周縁
に沿って形成されており、スリットを有する従来の金属
層を示す平面図である。
に沿って形成されており、スリットを有する従来の金属
層を示す平面図である。
【図４】図３のスリットを示す部分拡大図である。
【図５】図４のＶ−Ｖ線に沿った切断した断面図であ
る。
る。
【図６】従来の半導体チップパッケージ素子のチップに
生ずる剪断応力の分布図である。
生ずる剪断応力の分布図である。
【図７】（Ａ）は従来の半導体チップパッケージのチッ
プ上面の金属層に形成された’Ｌ’形状のスリットを示
す図であり、（Ｂ）は従来の半導体チップパッケージの
チップ上面の金属層に形成された’Ｌ’形状の溝並びを
示す図であり、（Ｃ）は従来の半導体チップパッケージ
のチップ上面の金属層に形成された平行する’Ｌ’形状
のスリットを示す図である。
プ上面の金属層に形成された’Ｌ’形状のスリットを示
す図であり、（Ｂ）は従来の半導体チップパッケージの
チップ上面の金属層に形成された’Ｌ’形状の溝並びを
示す図であり、（Ｃ）は従来の半導体チップパッケージ
のチップ上面の金属層に形成された平行する’Ｌ’形状
のスリットを示す図である。
【図８】従来の半導体チップパッケージのチップ上面の
金属層に形成された平行する’Ｌ’形状の溝並びを示す
図である。
金属層に形成された平行する’Ｌ’形状の溝並びを示す
図である。
【図９】従来の半導体チップパッケージ素子のチップ上
面のパッシベーション層及びスリットを有する金属層の
剪断変形を示す断面図である。
面のパッシベーション層及びスリットを有する金属層の
剪断変形を示す断面図である。
１００ 半導体チップ １１０、１１０Ａ、１１０Ｂ、１２３、１２４、１２４
Ａ スリット １１２ 金属層 １１４ リード １１６ ボンディングパッド １１８ パッシベーション層 １２０ 絶縁フィルム １２２、１２２Ａ、１２２Ｂ 溝 １２６ 円形先端部 １２８ 傾斜部 １３０ ラウンド部
Ａ スリット １１２ 金属層 １１４ リード １１６ ボンディングパッド １１８ パッシベーション層 １２０ 絶縁フィルム １２２、１２２Ａ、１２２Ｂ 溝 １２６ 円形先端部 １２８ 傾斜部 １３０ ラウンド部
Claims (8)
- 【請求項１】 半導体チップと、 前記半導体チップに電気的に連結されてチップを機械的
に支持するリードフレームと、 前記半導体チップの活性面における少なくとも１つの外
周縁に沿って形成された金属層と、 前記半導体チップの隅部における金属層上に形成された
少なくとも１つのスリットと、 前記金属層、前記半導体チップ及び前記リードフレーム
を被覆するパッシベーション層と、 前記パッシベーション層、前記リードフレーム、前記金
属層及び前記半導体チップを封止するモルディング樹脂
よりなるパッケージ胴体とを含む半導体チップパッケー
ジ素子において、 前記金属層が前記半導体チップの隅部において面取りさ
れることを特徴とする半導体チップパッケージ素子。 - 【請求項２】 前記スリットは、不連続であることを特
徴とする請求項１記載の半導体チップパッケージ素子。 - 【請求項３】 前記スリットは、円形状の先端部を有す
ることを特徴とする請求項１又は２記載の半導体チップ
パッケージ素子。 - 【請求項４】 前記円形状の先端部は、スリットより大
きい直径を有することを特徴とする請求項３記載の半導
体チップパッケージ素子。 - 【請求項５】 半導体チップと、 前記半導体チップに電気的に連結されてチップを機械的
に支持するリードフレームと、 前記半導体チップの活性面における少なくとも１つの外
周縁に沿って形成された金属層と、 前記半導体チップの隅部における金属層上に形成された
少なくとも１つのスリットと、 前記金属層、前記半導体チップ及び前記リードフレーム
を被覆するパッシベーション層と、 前記パッシベーション層、前記リードフレーム、前記金
属層及び前記半導体チップを封止するモルディング樹脂
よりなるパッケージ胴体とを含む半導体チップパッケー
ジ素子において、 前記金属層が前記半導体チップの隅部において湾曲に形
成されることを特徴とする半導体チップパッケージ素
子。 - 【請求項６】 前記スリットは、不連続であることを特
徴とする請求項５記載の半導体チップパッケージ素子。 - 【請求項７】 前記スリットは、円形状の先端部を有す
ることを特徴とする請求項５又は６記載の半導体チップ
パッケージ素子。 - 【請求項８】 前記円形状の先端部は、スリットより大
きい直径を有することを特徴とする請求項７記載の半導
体チップパッケージ素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960029012A KR100190927B1 (ko) | 1996-07-18 | 1996-07-18 | 슬릿이 형성된 금속막을 구비한 반도체 칩 장치 |
| KR1996-29012 | 1996-07-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1064901A true JPH1064901A (ja) | 1998-03-06 |
Family
ID=19466663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8345167A Pending JPH1064901A (ja) | 1996-07-18 | 1996-12-25 | 半導体チップパッケージ素子 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5811874A (ja) |
| JP (1) | JPH1064901A (ja) |
| KR (1) | KR100190927B1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002111232A (ja) * | 2000-10-03 | 2002-04-12 | Toppan Printing Co Ltd | 多層プリント配線板 |
| JP2008186878A (ja) * | 2007-01-29 | 2008-08-14 | Kyocera Corp | 配線基板およびそれを用いた半導体素子の実装構造体 |
| JP2011009566A (ja) * | 2009-06-26 | 2011-01-13 | Oki Semiconductor Co Ltd | 半導体装置 |
| CN102390642A (zh) * | 2011-07-20 | 2012-03-28 | 天津市农业资源与环境研究所 | 用于户外收集的简易套袋式垃圾回收装置 |
| CN112234028A (zh) * | 2020-10-27 | 2021-01-15 | 上海华虹宏力半导体制造有限公司 | 降低钝化层应力的方法及钝化层应力缓冲结构 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5977639A (en) * | 1997-09-30 | 1999-11-02 | Intel Corporation | Metal staples to prevent interlayer delamination |
| US6833557B1 (en) * | 2000-06-27 | 2004-12-21 | Agere Systems Inc. | Integrated circuit and a method of manufacturing an integrated circuit |
| KR100670693B1 (ko) * | 2000-08-31 | 2007-01-17 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조 방법 |
| US6630402B2 (en) * | 2001-11-21 | 2003-10-07 | General Semiconductor, Inc. | Integrated circuit resistant to the formation of cracks in a passivation layer |
| US20030218246A1 (en) * | 2002-05-22 | 2003-11-27 | Hirofumi Abe | Semiconductor device passing large electric current |
| US7265436B2 (en) * | 2004-02-17 | 2007-09-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Non-repeated and non-uniform width seal ring structure |
| JP5008840B2 (ja) * | 2004-07-02 | 2012-08-22 | ローム株式会社 | 半導体装置 |
| DE102004061307B4 (de) * | 2004-12-20 | 2008-06-26 | Infineon Technologies Ag | Halbleiterbauteil mit Passivierungsschicht |
| US20070087067A1 (en) * | 2005-10-18 | 2007-04-19 | Yuan Yuan | Semiconductor die having a protective periphery region and method for forming |
| US8736039B2 (en) | 2006-10-06 | 2014-05-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Stacked structures and methods of forming stacked structures |
| KR100877553B1 (ko) * | 2007-04-30 | 2009-01-09 | 주식회사 세스코 | 설치류 포획상자 |
| US8754513B1 (en) * | 2008-07-10 | 2014-06-17 | Marvell International Ltd. | Lead frame apparatus and method for improved wire bonding |
| US8642446B2 (en) * | 2010-09-27 | 2014-02-04 | Stats Chippac, Ltd. | Semiconductor device and method of forming protective structure around semiconductor die for localized planarization of insulating layer |
| EP2689642B1 (en) * | 2011-03-22 | 2018-02-28 | Philips Lighting Holding B.V. | Light output device and method of manufacturing thereof |
| JP2016174021A (ja) * | 2015-03-16 | 2016-09-29 | 株式会社東芝 | 半導体装置 |
| US11545449B2 (en) * | 2018-06-25 | 2023-01-03 | Intel Corporation | Guard ring structure for an integrated circuit |
| US11552710B2 (en) * | 2020-08-17 | 2023-01-10 | Acacia Communications, Inc. | Resistivity engineered substrate for RF common-mode suppression |
| US11764152B1 (en) * | 2022-04-06 | 2023-09-19 | Micron Technology, Inc. | Semiconductor device having L-shaped conductive pattern |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS601859A (ja) * | 1983-06-17 | 1985-01-08 | Fujitsu Ltd | 樹脂封止型半導体装置 |
| JPS6245150A (ja) * | 1985-08-23 | 1987-02-27 | Hitachi Micro Comput Eng Ltd | 半導体装置 |
| JPH03278537A (ja) * | 1990-03-28 | 1991-12-10 | Nec Corp | 半導体装置 |
| JPH04342137A (ja) * | 1991-05-17 | 1992-11-27 | Nec Corp | 半導体集積回路装置 |
| JPH04359517A (ja) * | 1991-06-06 | 1992-12-11 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JPH05326502A (ja) * | 1992-05-18 | 1993-12-10 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5745259A (en) * | 1980-09-01 | 1982-03-15 | Hitachi Ltd | Resin sealing type semiconductor device |
| US4952999A (en) * | 1988-04-26 | 1990-08-28 | National Semiconductor Corporation | Method and apparatus for reducing die stress |
| JPH04255260A (ja) * | 1991-02-07 | 1992-09-10 | Fujitsu Ltd | リードフレーム及び半導体装置の製造方法 |
| JP3046151B2 (ja) * | 1992-08-10 | 2000-05-29 | ローム株式会社 | リードフレーム |
-
1996
- 1996-07-18 KR KR1019960029012A patent/KR100190927B1/ko not_active IP Right Cessation
- 1996-12-25 JP JP8345167A patent/JPH1064901A/ja active Pending
-
1997
- 1997-04-11 US US08/840,233 patent/US5811874A/en not_active Expired - Lifetime
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS601859A (ja) * | 1983-06-17 | 1985-01-08 | Fujitsu Ltd | 樹脂封止型半導体装置 |
| JPS6245150A (ja) * | 1985-08-23 | 1987-02-27 | Hitachi Micro Comput Eng Ltd | 半導体装置 |
| JPH03278537A (ja) * | 1990-03-28 | 1991-12-10 | Nec Corp | 半導体装置 |
| JPH04342137A (ja) * | 1991-05-17 | 1992-11-27 | Nec Corp | 半導体集積回路装置 |
| JPH04359517A (ja) * | 1991-06-06 | 1992-12-11 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JPH05326502A (ja) * | 1992-05-18 | 1993-12-10 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002111232A (ja) * | 2000-10-03 | 2002-04-12 | Toppan Printing Co Ltd | 多層プリント配線板 |
| JP4582272B2 (ja) * | 2000-10-03 | 2010-11-17 | 凸版印刷株式会社 | 多層プリント配線板 |
| JP2008186878A (ja) * | 2007-01-29 | 2008-08-14 | Kyocera Corp | 配線基板およびそれを用いた半導体素子の実装構造体 |
| JP2011009566A (ja) * | 2009-06-26 | 2011-01-13 | Oki Semiconductor Co Ltd | 半導体装置 |
| CN102390642A (zh) * | 2011-07-20 | 2012-03-28 | 天津市农业资源与环境研究所 | 用于户外收集的简易套袋式垃圾回收装置 |
| CN112234028A (zh) * | 2020-10-27 | 2021-01-15 | 上海华虹宏力半导体制造有限公司 | 降低钝化层应力的方法及钝化层应力缓冲结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100190927B1 (ko) | 1999-06-01 |
| US5811874A (en) | 1998-09-22 |
| KR980012149A (ko) | 1998-04-30 |
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