JPH0528492B2 - - Google Patents

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JPH0528492B2
JPH0528492B2 JP10518785A JP10518785A JPH0528492B2 JP H0528492 B2 JPH0528492 B2 JP H0528492B2 JP 10518785 A JP10518785 A JP 10518785A JP 10518785 A JP10518785 A JP 10518785A JP H0528492 B2 JPH0528492 B2 JP H0528492B2
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JP
Japan
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semiconductor wafer
etching
mesa
wafer
semiconductor
Prior art date
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Application number
JP10518785A
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English (en)
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JPS61263227A (ja
Inventor
Hideo Myagi
Hisatomo Kanazawa
Isamu Kawashima
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
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Publication date
Application filed by Matsushita Electronics Corp filed Critical Matsushita Electronics Corp
Priority to JP60105187A priority Critical patent/JPS61263227A/ja
Publication of JPS61263227A publication Critical patent/JPS61263227A/ja
Publication of JPH0528492B2 publication Critical patent/JPH0528492B2/ja
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching

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Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体装置の製造方法、特にメサ型
構造を有する半導体装置製造工程での半導体ウエ
ハ処理方法に関するものである。
従来の技術 メサ型構造は、プレーナ構造に比し、容易に高
耐圧が得られることから数多くの半導体装置に採
用されている。それらのメサ構造は、第２図のウ
エハ断面図に示す様な“順メサ構造”すなわち、
半導体ウエハ１に形成される数多くの半導体装置
チツプ２のそれぞれを切りはなすためのソーイン
グライン部５が、例えば、エツチング等の方法
で、半導体ウエハの厚みよりも薄く形成される構
造であつたり、また、第３図のウエハ断面図に示
す様な“トラフ構造”と称されるもので、ソーイ
ングライン部５とは別に、その内側に半導体ウエ
ハ厚を通常より薄くエツチングしたトラフ部６を
形成するものである。
これらは、第４図のウエハ平面図に示される様
に、半導体ウエハ１の全面にソーイングライン部
５によりパターン２が配置される。ところが、半
導体ウエハ１の周辺部には、正規パターンのチツ
プサイズより小さい不良チツプ領域３が形成され
ることになる。
発明が解決しようとする問題点 しかし、これら従来の方法では、半導体ウエハ
１の周辺部の不良チツプ領域３にもパターン２が
半欠け状態で配置され、通常の工程即ちメサ形成
工程の加工がなされるために、半導体ウエハ１の
周辺が機械的ストレスに対し、極めて弱い構造と
なる。たとえば、半導体ウエハ１が、トリプル拡
散ウエハ（以下DWウエハ）をとるもの、すなわ
ち、基板抵抗を減じる目的で、ウエハ裏面に高濃
度層を拡散したものでは、その高濃度拡散長が約
170μm、高比抵抗層が200μ厚であつても、半導体
ウエハ全厚はせいぜい370μであり、そうした場
合に、エツチング等によつて形成されるメサ深さ
が100μmから150μmであると、メサ部底部の厚み
は270μmから220μと薄くなつており、これらうす
い部分が半導体ウエハ周辺にあることによつて、
半導体ウエハのカケやワレを招きやすくなる。ひ
いては、生産性を低下させる大きな原因となる。
本発明は、このような問題点を解決するため
に、半導体ウエハ１へのパターンの配置法につい
て提案して、半導体装置の製造工程における加工
歩留、信頼性の向上を図ることを目的とするもの
である。
問題点を解決するための手段 本発明の方法は、メサエツチング工程において
半導体ウエハの周辺部にあつて、正規パターンサ
イズが確保できない領域をメサエツチングをしな
いようにエツチングマスクを設け、この状態でメ
サエツチング処理を行うものである。
作 用 本発明によれば、半導体ウエハの周辺部より発
生する同半導体ウエハの割れや欠けを容易にかつ
確実になくすことが可能となる。
実施例 以下に、本発明を実施例により詳しく述べる。
第１図は、本発明による半導体装置のメサエツ
チングをすべきパターンの配置を示すウエハの平
面図である。説明の便宜上直径76mm半導体ウエハ
１に６mm角の半導体装置のチツプパターン２を形
成する場合を示す。まず、所定の不純物拡散工程
を終えた後に、メサエツチ工程処理を行う。この
場合、フオトレジスト４が半導体ウエハ１に塗布
され、そののち、前工程のパターンを基準にした
メサパターンマスクでマスク合せがなされ、現像
処理でエツチングを要する部分のフオトレジスト
が取除かれる。しかるのち、酸化膜あるいは半導
体基板そのものが、弗酸／硝酸さらには酢酸の混
合液でエツチングされる。このあと、エツチング
マスクとなつたフオトレジストあるいは酸化膜あ
るいはエツチングマスク用メタルが必要に応じて
取除かれる。この場合に、半導体ウエハ１の周辺
部にあつては、正規パターンサイズ（この実施例
の場合には６mm角）未満のパターン個所には、エ
ツチングパターンが配置されていないために、メ
サエツチング保護膜例えばフオトレジスト４で覆
われているため、半導体基板そのまゝの厚さを確
保できる。
本発明の実施例は、メサエツチング工程のみを
半導体ウエハ周辺部の正規パターンサイズを有し
ないパターン領域に処理しないパターン配置につ
いて説明したが、製造工程のはじめから又は前工
程あるいはあと工程の一部で、半導体ウエハ周辺
部が処理されない場合であつても、本発明の域を
出るものではない。
発明の効果 以上の様に、本発明によれば、メサエツチング
工程を有する半導体ウエハに特有のウエハ工程の
割れ、欠け等が、半導体ウエハ周辺部の厚さはも
との厚さを確保しているために、簡単に、確実に
防止できる。このため、加工歩留の向上はもちろ
んのこと、一層深いエツチングが可能となり、半
導体装置の高性能化が可能となり、本発明の工業
的利用効果は大きい。
【図面の簡単な説明】
第１図は本発明の一実施例を示す図、第２図は
“順メサ構造”を有する半導体装置の断面図、第
３図は“トラフ構造”を有する半導体装置の断面
図、第４図は従来のメサエツチングパターンの配
置を示す図である。 １……半導体ウエハ、２……半導体装置チツプ
パターン、３……不良チツプ領域、４……フオト
レジスト、５……ソーイングライン部、６……ト
ラフ部。

Claims (1)

    【特許請求の範囲】
  1. １ 半導体ウエハの周辺部で、正規のチツプパタ
    ーンサイズに満たない端部領域にエツチング阻止
    膜を設ける工程と、前記チツプパターンをエツチ
    ングするとともに、前記端部領域を前記エツチン
    グから保護する工程とをそなえたことを特徴とす
    る半導体装置の製造方法。
JP60105187A 1985-05-17 1985-05-17 半導体装置の製造方法 Granted JPS61263227A (ja)

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JPS61263227A JPS61263227A (ja) 1986-11-21
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