KR100190927B1 - 슬릿이 형성된 금속막을 구비한 반도체 칩 장치 - Google Patents

슬릿이 형성된 금속막을 구비한 반도체 칩 장치 Download PDF

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Abstract

본 발명은 웨이퍼의 상부에 다수의 소자들을 전기적으로 연결시키기 위한 금속막이 적층되어 있는 반도체 칩 장치에 관한 것으로서, 더욱 상세하게는 반도체 칩을 제조하기 위한 공정시 소자들간의 전기적 연결을 위하여 금속막이 적층되어 지고, 그 금속막의 상부에 패시베이션 층이 도포되어 지는데,그 금속막과 패시베이션이 가지고 있는 열팽창계수가 각각 다르므로 그 금속막과 패시베이션 층에 전단응력이 발생하게 되고, 그 금속막과 패시베이션 층에 발생하는 전단응력으로 인하여 그 금속막과 패시베이션 층에 전단변형이 발생하게 된다.
상기의 목적을 달성하기 위한 본 발명은, 반도체 칩; 상기 반도체 칩과 전기적으로 연결되어 있고, 상기 반도체 칩을 기계적으로 지지하는 리드 프레임; 상기 반도체 칩의 활성면(ACTIVE SURFACE)위에 적어도 하나 이상의 가장자리를 따라 형성된 금속막; 반도체 칩의 코너 부분에 형성된 금속막에 형성된 슬릿; 상기 금속막, 반도체 칩 및 리드 프레임을 커버하는 패시베이션 층; 및 상기 패시베이션 층을 덮고 있고 반도체 칩을 봉지하여 몸체를 형성하는 몰딩수지를 포함하는 반도체 칩 장치에 있어서,
상기 금속막은 반도체 칩을 따라 형성되고, 상기 반도체 칩의 각 코너마다 사선형태의 경사부를 갖도록 형성되어 있음을 특징으로 하는 슬릿이 형성된 금속막을 구비한 반도체 칩 장치를 제공한다.
또 다른 본 발명은, 반도체 칩; 상기 반도체 칩과 전기적으로 연결되어 있고, 상기 반도체 칩을 기계적으로 지지하는 리드 프레임; 상기 반도체 칩의 활성면(ACTIVE SURFACE)위에 적어도 하나 이상의 가장자리를 따라 형성된 금속막; 상기 반도체 칩의 코너 부분에 형성된 금속막에 형성된 슬릿; 상기 금속막, 반도체 칩 및 리드 프레임을 커버하는 패시베이션 층; 및 상기 패시베이션 층을 덮고 있고, 상기 반도체 칩을 봉지하여 몸체를 형성하는 몰딩수지를 포함하는 반도체 칩 장치에 있어서,
상기 금속막은 그것이 형성된 반도체 칩의 각 코너 부분에서 둥근 형태를 갖는 것을 특징으로 하는 슬릿이 형성된 금속막을 구비한 반도체 칩 장치를 제공한다.
상기와 같이 이루어진 금속막은 반도체 칩의 사각 모서리마다 사선의 형태를 갖는 경사부와 원형의 라운드부를 형성하고 있으므로 그 내측을 따라 형성된 슬릿도 동일한 형태를 갖는다.
상기와 같이 경사부 및 라운드부를 형성하므로써 모서리에서 가장 크게 발생하는 전단응력이 집중되는 것을 완화할 수 있고,더욱이, 슬릿이 각을 이루게 되는 모든 부위에서 불연속적으로 형성하여 전단응력을 최소화시킬 수 있으며, 각 슬릿의 양 끝단에는 슬릿의 폭보다 큰 원형 홈을 형성하여 몰딩성형시 수축에 의해 발생하는전단응력을 가장 효율적으로 최소화하는 효과가 있는 것이다.

Description

슬릿이 형성된 금속막을 구비한 반도체 칩 장치
본 발명은 웨이퍼의 상부에 여러 가지 소자를 전기적으로 연결하기 위한 금속막이 적층되어 있고, 그 금속막을 보호하기 위한 패시베이션 층이 상부에 도포되어 있는 반도체 칩 장치에 관한 것으로서, 더욱 상세하게는 반도체 칩을 제조하기 위한 공정시 소자들간의 전기적인 연결을 위하여 금속막이 적층되어 지고, 그 금속막의 상부에 패시베이션 층이 도포되어 지는데,그 반도체 칩의 상부에 적층된 금속막과 그 상부에 도포되는 패시베이션 층이 가지고 있는 열팽창계수가 각각 다르므로 그 금속막과 패시베이션 층에 전단응력이 발생하게 되고, 그 금속막과 패시베이션 층에 발생하는 전단응력으로 인하여 그 금속막과 패시베이션에 전단변형이 발생하게 된다.
본 발명은 그 금속막에 슬릿을 형성하므로써 그 금속막과 패시베이션의 전단변형을 방지하기 위한 슬릿이 형성된 금속막을 구비한 반도체 칩 장치에 관한 것이다.
일반적인 반도체 칩의 제조공정은 수많은 공정으로 구성되어 있으며, 특히 반도체 칩을 구성하게 되는 웨이퍼의 상부에 금속막을 증착하게 되는 공정은 각 소자들간의 연결을 위해서 필요한 공정이다.
반도체 칩을 형성하기 위해서는 먼저, 실리콘의 결정을 단결정화 시켜서 순도 높은 원통형의 잉곳으로 형성시킨 후, 성형된 잉곳을 얇은 두께의 원통형상으로 절단하여 웨이퍼를 성형한다.
그리고, 성형된 웨이퍼의 표면에 산화막을 증착하고, 상기 실리콘 산화막의 상부에 포토레지스터를 도포하며, 상기 포토레지스터가 도포된 그 상부에 회로패턴이 설계되어 있는 마스크를 씌운다.
이때, 웨이퍼의 상부 표면에 씌워진 마스크를 두고 현상공정에 투입하여 현상을 하게 된다.
상기와 같이 현상을 한 후, 현상이 끝난 웨이퍼들은 에칭공정에 투입되어 포토레지스터를 제거하게 되고, 에칭공정에 의해 포토레지스터가 제거된 부위에는 전류가 원할히 흐를수 있도록 이온이 주입된다.
상기 이온이 주입된 웨이퍼의 상부에는 소자들간의 상호 배선이 원할하도록 알루미늄 금속막을 증착하게 되는데 이를 메탈리제이션(METALIZATION)이라고 한다.
전술한 바와 같이 각각의 공정을 끝낸 웨이퍼는 복수개의 개별적인 칩으로 구성되어 있으며,개개의 반도체 칩을 분리하여 반도체 칩 패키지 조립공정에 투입하게 된다.
이때, 반도체 칩들은 리드 프레임의 패드에 접착하게 되는 다이본딩과 리드 프레임 패드에 접착되어 와이어와 리드를 전기적으로 연결하게 되는 와이어 본딩공정을 거치게 된다.
또한, 상기와 같이 와이어 본딩공정을 거치게 된 반도체 칩은 그 전기적인 특성과 와이어의 전기적인 연결을 보호하기 위해 상기 반도체 칩의 외부를 봉지하게 된다.
상기 반도체 칩의 외부를 봉지하는 공정은 반도체 칩을 성형금형의 내부에 삽입하고, 성형금형내로 성형수지가 고체화된 타블렛을 주입한다.
그리고, 상기와 같은 몰딩공정은 고체화된 성형수지인 타블렛을 용융상태로 만들어서 주입하여야 하기 때문에 고온으로 가열하여야 하고, 고온으로 가열하여 용융상태가 된 타블렛을 성형금형 내부로 주입하여 성형시키게 되며, 성형이 완료되면 다시 실온으로 냉각시켜서 패키지 몸체를 성형하게 된다.
이때, 패키지 몸체가 성형되는 과정은 고온에서 실온으로 온도가 하강하기 때문에 상기 금속막과 패시베이션 층에 전달되는 열전달의 빠르고 늦은 차이로 인하여 응력이 발생하게 된다.
그러므로, 상기 온도 변화에 따른 응력은 반도체 칩에 여러 가지 문제점을 가져오게 되고, 반도체 칩과 패키지 몸체와의 전단변형에 의한 크랙이 발생되기도 하며, 반도체 칩상의 패시베이션 층과 금속막에도 크랙이 발생된다.
상기와 같은 반도체 칩상의 크랙은 반도체 칩의 동작중에 열이 발생하는 경우에도 동일하게 일어난다.
또한, 몰딩수지의 응력에 의한 크랙의 형성은 반도체 칩의 코너에서 가장 심하게 일어나는데 그 이유는 반도체 칩의 코너에서 가장 큰 전단응력이 작용하기 때문이다.
전술한 바와같은 크랙의 발생은 금속막의 폭에 의존하여 비례적으로 발생하게 된다.
그리고, 도 1 및 도 2는 USP 4,625,227호는 Hitach사에서 출원한 특허로써, 종래의 반도체 칩상의 금속막에 슬릿이 형성되어 있는 상태를 보여주는 평면도 및 일부 확대도이고, 도 3은 도 2의 A-A'선을 절단했을때의 단면도이며, 도 4, 도 5a, 도 5b, 및 도 5c, 도 5d는 반도체 칩의 상부에 금속막을 증착시키고, 그 증착시킨 금속막에 발생하는 전단응력의 발생을 감소시키기 위해 상기 금속막에 슬릿을 형성시키키거나 일련의 구멍을 배열하는 것을 도시한 일부 평면도이다.
계속해서, 도 1은 종래의 반도체 칩(100)상에 금속막(112)이 증착되고, 그 증착된 금속막(112)에 슬릿(110)이 형성된 상태를 보여주는 평면도이고, 도 2는 도 1의 일부 확대도로서, 종래의 반도체 칩(100)코너에 금속막(112)이 형성되어 있는 상태를 보여주는 일부확대도이며, 도 3은 도 2의 A-A선을 절단했을때의 반도체 칩의 구조를 보여주는 단면도이다.
우선, 도 1, 도 2 및 도 3을 참조하여 설명하면, 도1에서 보여주는 바와같이 금속막(112)이 반도체 칩(100)의 모서리를 따라 형성되어 있고, 그 금속막(112)의 각각의 모서리에는 륙 형상의 슬릿(110)이 형성되어 있다.
또한, 반도체 칩(100)의 상부에 본딩패드(116)가 형성되어 있고, 그 본딩패드(116)에는 리드(114)가 전기적으로 연결되어 있으며,도 2의 일부 확대도에서 보여주는 바와같이, 반도체 칩(100)의 상부에 금속막(112)이 형성되어 있고, 본딩패드(116)가 리드(114)에 의해 전기적으로 연결되어 있으며,그 금속막(112)과 본딩패드(116)와 리드(114)를 보호하기 위해 패시베이션 층(118)이 도포되어 있다.
한편, 도 3은 도 2의 A-A선을 절단했을때의 단면도로써, 반도체 칩(100)의 상부에 절연필름(120)이 적층되어 있고, 그 절연필름(120)의 상부에 금속막(112)이 형성되어 있으며, 본딩패드(116)가 형성되어 있다.
이때, 그 금속막(112)과 본딩패드(116)의 상부에 패시베이션 층이 도포되어 있다.
그러나, 상기 금속막(112)과 패시베이션 층(118)이 몰딩공정을 거쳐 패키지 몸체를 성형하게 될 때, 상기 반도체 칩(100)에는 전단응력이 작용하게 된다.
도 4는 반도체 칩에 발생하는 전단응력의 분포를 나타내는 분포도이고, 상기 반도체 칩(100)에 전단응력이 발생하게 될 때, 그 반도체 칩(100)의 전단응력의 분포(C)가 모서리 부분에서 최대가 되는 것을 보여준다.
도 5a,도 5b,도 5c 및 도 5d는 반도체 칩에 형성되어 있는 금속막에 륙 자형의 슬릿과 홈 및 다수의 륙 자형 슬릿과 홈이 형성되어 있는 상태를 보여주는 일부 평면도이다.
도 5a는 상기 금속막(112)에 륙 자형의 슬릿(110)이 형성되어 있고, 도 5b는 륙 자형의 홈(122)이 형성되어 있으며, 도 5c는 상기 금속막(112)을 벗어나지 않도록 2개 이상의 륙 자형 슬릿(110A,110B)이 형성되어 있고, 도 5d는 상기 금속막(112)에 2개 이상의 륙 자형의 홈(122A,122B)이 형성되어 있다.
상기와 같은 구조를 갖는 반도체 칩을 성형수지로 몰딩하여 패키지 몸체를 형성하게 되면 그 성형수지가 패키지 몸체를 성형하게 될 때 상기 금속막과 패시베이션 층에 열이 전달되고, 상기 금속막과 패시베이션 층의 열팽창계수가 다르므로 이들간에 전단응력이 발생하게 된다.
즉, 열팽창계수의 차이에 의해 수축되는 정도가 각각 달라지므로서 반도체 칩을 구성하고 있는 금속막이 전단력을 받게 되어 변형될 수 있으며, 더욱 심하게는 반도체 칩의 모서리부에 해당되는 패시베이션 층에 크랙이 발생하여 해당부위의 금속막이 파손되는 문제점이 있었다.
도 6은 종래의 반도체 칩상의 금속막에 슬릿이 형성되어 있는 상태에서 패시베이션 층과의 전단변형을 보여주는 단면도이고, 먼저, 전단응력의 작용방향(B)에 따라 상기 반도체 칩(100)상에 형성되어 있는 금속막(112)과 패시베이션 층(118)에 작용되는 전단응력은, τ= G*W*χ/tm*(W+2t)로 표현되고, 여기서, tm은 금속막의 두께, W는 금속막의 폭, G는 패시베이션 층의 전단상수, χ는 금속막의 변화량, t는 패시베이션 층의 두께를 나타낸다.
그러나, 상기 금속막에 형성되어 있는 슬릿의 형태를 도5a,도5b,도5C 및 도5d에서 보여주는 바와같이 금속막과 슬릿의 모서리를 각이 지도록 형성하는 경우, 그 자체가 응력집중(응력=힘/면적)의 원인이 되어 상기 패시베이션 층이 파손되는 문제점이 있었다.
또한, 패시베이션 크랙이 발생하게 되면 그 크랙이 성장하여 반도체 칩을 손상시키므로써 불량품을 생산하게 되는 문제점이 있었다.
본 발명의 목적은 상기와 같은 문제점을 갖지 않도록 금속막을 따라서 슬릿을 형성시키되 금속막의 모서리를 사선형태의 경사부를 형성하고, 상기 금속막의 경사부를 따라 슬릿을 형성하여 금속막과 패시베이션 층에 발생하는 전단변형을 방지함과 동시에 크랙을 방지하기 위한 것을 목적으로 하는 슬릿이 형성된 금속막을 구비한 반도체 칩 장치를 제공하는 데 있다.
또한, 본 발명의 다른 목적은, 상기와 같이 금속막을 따라 형성하는 슬릿의 끝단에 라운드부를 형성하여 금속막과 패시베이션 층과의 전단변형을 방지하고 크랙을 방지하기 위한 슬릿이 형성된 금속막을 구비한 반도체 칩 장치를 제공하는 데 있다.
그리고, 본 발명의 또 다른 목적은, 상기의 금속막의 모서리부를 원형의 라운드부로 둥글게 형성하고, 상기 슬릿을 상기 금속막의 라운드부를 따라 둥글게 형성함과 동시에 상기 슬릿의 끝단에 원형홈을 형성하여 금속막과 패시베이션 층과의 전단변형을 방지하고 크랙을 방지하기 위한 슬릿이 형성된 금속막을 구비한 반도체 칩 장치를 제공하는 데 있다
도 1은 종래의 반도체 칩상의 금속막에 슬릿이 형성되어 있는 상태를 보여주는 평면도.
도 2는 종래의 반도체 칩상의 금속막에 슬릿이 형성되어 있는 상태를 보여주는 일부 확대도.
도 3은 도 2의 A-A선을 절단했을때의 반도체 칩의 구조를 보여주는 단면도.
도 4는 반도체 칩에 발생하게 되는 전단응력의 분포를 나타내는 분포도.
도 5a는 종래의 반도체 칩상의 금속막에 륙 자형 슬릿이 형성되어 있는 것을 보여주는 평면도.
도 5b는 종래의 반도체 칩상의 금속막에 륙자형 홈이 형성되어 있는 것을 보여주는 평면도.
도 5c는 종래의 반도체 칩상의 금속막에 다수의 륙자형 슬릿이 형성되어 있는 상태를 보여주는 평면도.
도 5d는종래의 반도체 칩상의 금속막에 다수의 륙자형 홈이 형성되어 있는 상태를 보여주는 평면도.
도 6은 종래의 반도체 칩상의 금속막에 슬릿이 형성되어 있는 상태에서 패시베이션층과의 전단변형을 보여주는 단면도.
도 7은 본 발명의 반도체 칩상의 금속막에 슬릿이 형성되어 있는 상태를 보여주는 단면도.
도 8은 본 발명의 반도체 칩상의 금속막에 슬릿이 형성되어 있는 상태를 보여주는 확대도.
도 9는 본 발명의 일실시예로서 반도체 칩상의 라운드부의 금속막과 그 금속막을 따라 슬릿이 형성되어 있는 상태를 보여주는 단면도.
도면의 주요 부분에 대한 부호의 설명
100 : 반도체 칩110,110A,110B,123,124,124A : 슬릿
112 : 금속막114 : 리드
116 : 본딩패드118 : 패시베이션
120 : 절연필름122,122A,122B : 홈
126 : 원형 홈128 : 경사부
130 : 라운드 부
B : 전단응력의 작용방향C : 전단응력의 분포도
상기의 목적을 달성하기 위한 본 발명은, 반도체 칩; 상기 반도체 칩과 전기적으로 연결되어 있고, 상기 반도체 칩을 기계적으로 지지하는 리드 프레임; 상기 반도체 칩의 활성면(ACTIVE SURFACE)위에 적어도 하나 이상의 가장자리를 따라 형성된 금속막; 반도체 칩의 코너 부분에 형성된 금속막에 형성된 슬릿; 상기 금속막, 반도체 칩 및 리드 프레임을 커버하는 패시베이션 층; 및 상기 패시베이션 층을 덮고 있고 반도체 칩을 봉지하여 몸체를 형성하는 몰딩수지를 포함하는 반도체 칩 장치에 있어서,
상기 금속막은 반도체 칩을 따라 형성되고, 상기 반도체 칩의 각 코너마다 사선형태의 경사부를 갖도록 형성되어 있음을 특징으로 하는 슬릿이 형성된 금속막을 구비한 반도체 칩 장치를 제공한다.
또 다른 본 발명은, 반도체 칩; 상기 반도체 칩과 전기적으로 연결되어 있고, 상기 반도체 칩을 기계적으로 지지하는 리드 프레임; 상기 반도체 칩의 활성면(ACTIVE SURFACE)위에 적어도 하나 이상의 가장자리를 따라 형성된 금속막; 상기 반도체 칩의 코너 부분에 형성된 금속막에 형성된 슬릿; 상기 금속막, 반도체 칩 및 리드 프레임을 커버하는 패시베이션 층; 및 상기 패시베이션 층을 덮고 있고, 상기 반도체 칩을 봉지하여 몸체를 형성하는 몰딩수지를 포함하는 반도체 칩 장치에 있어서,
상기 금속막은 그것이 형성된 반도체 칩의 각 코너 부분에서 둥근 형태를 갖는 것을 특징으로 하는 슬릿이 형성된 금속막을 구비한 반도체 칩 장치를 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 전단변형을 최소화하기 위한 슬릿이 형성된 금속막을 구비한 반도체 칩 장치의 구조를 보다 상세하게 설명하고자 한다.
도 7은 본 발명의 반도체 칩상의 금속막에 슬릿이 형성되어 있는 상태를 보여주는 단면도이고, 도 8은 본 발명의 반도체 칩상의 금속막에 슬릿이 형성되어 있는 상태를 보여주는 단면도이며, 도 9는 본 발명의 일실시예로서 반도체 칩상의 라운드부의 금속막과 그 금속막을 따라 슬릿이 형성되어 있는 상태를 보여주는 단면도이다.
먼저, 도 7을 살펴보면, 상기 반도체 칩(100)의 상부에 금속막(112)이 형성되어 있고, 그 금속막(112)에 슬릿(124)이 형성되어 있으며, 상기 금속막(112)의 상부에 패시베이션 층(118)이 도포되어 있다. 도 7에서 보여주는 바와같이, 상기 금속막(112)을 따라 슬릿(124)이 형성되어 있는 경우에는 상기 패시베이션 층(118)에 의해 슬릿(124)이 채워지기 때문에 패시베이션 층(118)이 전단응력의 작용방향(B)에 따라 받게 되는 전단응력은, τ= G*χ(W-S)/tm*(W+2t)의 관계식을 갖게 된다.
여기서, tm은 금속막의 두께, W는 금속막의 폭, G는 패시베이션 층의 전단상수이고, χ는 금속막의 변화량, S는 슬릿의 폭이며, t는 패시베이션 층의 두께를 나타낸다.
따라서, 슬릿의 폭(S)만큼의 전단응력이 감소하는 효과를 얻을 수 있으며, 그만큼 패시베이션 층이나 반도체 칩에 대한 손상이 줄어들게 된다.
계속해서, 도 8을 참조하여 보면, 금속막(112)이 반도체 칩(100)의 상부에 그 가장자리를 따라 증착되어 있고, 그 금속막(112)에는 슬릿(124)이 형성되어 있으며, 그 슬릿(124)의 끝단에는 원형 홈(126)이 형성되어 있다.
이때, 상기 금속막(112)의 모서리는 사선을 이루도록 경사부(128)가 형성되어 있다.
또한, 상기 금속막(112)의 사각 모서리는 반도체 칩(100)의 사각 모서리를 따라 네 군데 모두 경사부(128)가 형성되어 있으며, 상기 금속막(112)의 사각에 형성되어 있는 경사부(128)를 따라 슬릿(123)이 형성되어 있다.
또한, 도 9에서 보여주는 바와같이 반도체 칩(100)상에 금속막(112)이 형성되어 있고,상기 금속막(112)에는 슬릿(124)이 형성되어 있고, 상기 슬릿(124)의 일끝단에는 원형 홈(126)이 형성되어 있다.
또한, 상기 금속막(112)의 사각 모서리는 반도체 칩(100)의 사각 모서리를 따라 네 군데 모두 라운드부(130)가 형성되어 있으며, 상기 금속막(112)의 사각에 형성되어 있는 라운드부(130)를 따라 슬릿(124A)이 형성되어 있다.
상기와 같이 금속막의 사각 모서리에 경사부 및 라운드부를 형성함으로써 반도체 칩의 모서리에서 발생하는 전단응력을 완화할 수 있으며, 더욱이 슬릿(123,124,124 A)이 각을 이루게 되는 모든 부위를 불연속적으로 형성하게 되면 반도체 칩의 각 모서리부에서 발생하는 전단응력은 더욱 감소시킬 수 있다.
이상에서는 반도체 칩 모서리상의 금속막과 그 금속막에 형성된 슬릿을 사선을 이루도록 경사부를 형성하는 것만을 설명하였지만, 코너 부분의 금속막을 다양한 형상으로 형성하여 각진 부분을 완전히 제거하는 것도 가능하다.
이 경우에 금속막층내에 형성되는 슬릿을 연속적이어도 또는 비연속적이더라도 무방하며 그의 양끝단에는 원형 홈을 형성할 수 있다.
상기와 같이 이루어진 금속막은 반도체 칩의 사각 모서리마다 사선의 형태를 갖는 경사부와 원형의 라운드부를 형성하고 있으므로 그 내측을 따라 형성된 슬릿도 동일한 형태를 갖는다.
상기와 같이 경사부 및 라운드부를 형성하므로써 모서리에서 가장 크게 발생하는 전단응력이 집중되는 것을 완화할 수 있고,더욱이, 슬릿이 각을 이루게 되는 모든 부위에서 불연속적으로 형성하여 전단응력을 최소화시킬 수 있으며, 각 슬릿의 양 끝단에는 슬릿의 폭보다 큰 원형 홈을 형성하여 몰딩성형시 수축에 의해 발생하는전단응력을 가장 효율적으로 최소화하는 효과가 있는 것이다.

Claims (8)

  1. 반도체 칩; 상기 반도체 칩과 전기적으로 연결되어 있고, 상기 반도체 칩을 기계적으로 지지하는 리드 프레임; 상기 반도체 칩의 활성면(ACTIVE SURFACE)위에 적어도 하나 이상의 가장자리를 따라 형성된 금속막; 상기 반도체 칩의 코너 부분에 형성된 금속막에 형성된 슬릿; 상기 금속막, 반도체 칩 및 리드 프레임을 커버하는 패시베이션 층; 및 상기 패시베이션 층을 덮고 있고 반도체 칩을 봉지하여 몸체를 형성하는 몰딩수지를 포함하는 반도체 칩 장치에 있어서,
    상기 금속막은 상기 반도체 칩의 각 모서리마다 사선의 형태를 갖는 경사부를 형성함을 특징으로 하는 슬릿이 형성된 금속막을 구비한 반도체 칩 장치.
  2. 제 1항에 있어서, 상기 슬릿은 각을 이루는 모든 부위에서 불연속적으로 형성되어 있음을 특징으로 하는 슬릿이 형성된 금속막을 구비한 반도체 칩 장치.
  3. 제 1항에 있어서, 상기 각 슬릿은 슬릿이 끝나는 끝단에 원형 홈을 형성하는 것을 특징으로 하는 슬릿이 형성된 금속막을 구비한 반도체 칩 장치.
  4. 제 3항에 있어서, 상기 원형 홈은 슬릿의 폭보다 큰 직경을 갖는 것을 특징으로 하는 슬릿이 형성된 금속막을 구비한 반도체 칩 장치.
  5. 반도체 칩; 상기 반도체 칩과 전기적으로 연결되어 있고, 상기 반도체 칩을 기계적으로 지지하는 리드 프레임; 상기 반도체 칩의 활성면(ACTIVE SURFACE)위에 적어도 하나 이상의 가장자리를 따라 형성된 금속막; 상기 반도체 칩의 코너 부분에 형성된 금속막에 형성된 슬릿; 상기 금속막, 반도체 칩 및 리드 프레임을 커버하는 패시베이션 층; 및 상기 패시베이션 층을 덮고 있고, 상기 반도체 칩을 봉지하여 몸체를 형성하는 몰딩수지를 포함하는 반도체 칩 장치에 있어서,
    상기 금속막은 상기 반도체 칩의 각 코너 부분에서 라운드부를 형성하는 것을 특징으로 하는 슬릿이 형성된 금속막을 구비한 반도체 칩 장치.
  6. 제 5항에 있어서, 상기 각 슬릿은 불연속적으로 형성되어 있음을 특징으로 하는 슬릿이 형성된 금속막을 구비한 반도체 칩 장치.
  7. 제 5항에 있어서, 상기 각 슬릿은 슬릿이 끝나는 양끝단에 원형 홈을 갖는 것을 특징으로 하는 슬릿이 형성된 금속막을 구비한 반도체 칩 장치.
  8. 제 7항에 있어서, 상기 원형 홈은 슬릿의 폭보다 큰 직경을 갖는 것을 특징으로 하는 슬릿이 형성된 금속막을 구비한 반도체 칩 장치.
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