KR20080091188A - 반도체용 접지 차폐 - Google Patents

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다니엘 제이. 라미
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프리스케일 세미컨덕터, 인크.
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Abstract

본 발명은 한 쌍의 적층된 금속 층들(216,230)을 갖는 접지 차폐(100)를 갖는 RF LDMOS 같은 반도체 장치(310)에 관한 것이다. 제 1 금속 층(216)은 반도체 장치의 길이를 따라 연장하고 반도체 장치 바디의 상부 표면상에 형성된다. 제 1 층은 일련의 일정하게 이격된 측면의 제 1 슬롯들(222)을 갖는다. 제 1 금속 층과 같은 위치에서 그 위에 배치된 제 2 금속 층(230)은 일련의 일정하게 이격된 측면의 제 2 슬롯들(232)을 갖는다. 제 2 슬롯들은 제 1 슬롯들 사이의 공간들 위에 놓이고, 제 2 금속 층의 연속적인 부분들은 제 1 슬롯들 위에 놓인다. 슬롯들은 접지 차폐를 넘어 연장하는 와이어들(500)에 실질적으로 평행하다. 접지 차폐는 두 개의 금속 층들만으로 제한되지 않는다. 접지 차폐는 자동 설계를 용이하게 하는 반복 유닛 설계(250)를 갖는다.
접지 차폐, 반복 유닛, 슬롯, 와이어

Description

반도체용 접지 차폐{GROUND SHIELDS FOR SEMICONDUCTORS}
본 발명은 일반적으로 반도체 장치에 관한 것이다. 보다 특히, 본 발명은 측면 확산 금속 산화물 반도체(LDMOS;laterally diffused metal-oxide semiconductor) 장치 애플리케이션들에서와 같은 반도체 장치들 상 와이어로부터 전자기 간섭 또는 손실을 감소 또는 제거하기 위한 접지 차폐들에 관한 것이다.
무선 주파수(RF) 측면 확산 금속 산화물 반도체(LDMOS) 전력 트랜지스터들은 셀룰러 기지국들, 및 유사한 애플리케이션들에 이용된 주파수 범위에서 우수한 성능을 제공한다. 통상적으로, 고전력 LDMOS는 장치 입력 및 출력에 대한 임피던스 매칭을 달성하기 위하여 와이어들 및 온칩 집적 캐패시터들을 이용한다. 장치는 장치의 외부 측면에서 적어도 칩의 적어도 일부를 넘어 캐패시터들로 연장하는 입력 및 출력 와이어들을 갖는 칩, 및 전류가 와이어들을 통하여 흐를 때 발생되는 전자기장들로부터 발생하는 간섭을 최소화하거나 방지하기 위한 접지 차폐를 포함한다. 간섭을 감소시키기 위한 소위 패러데이 차폐의 이용은 잘 공지되었지만 차폐 설계는 가변적이다.
미국특허 6,744,117은 RF LDMOS를 제조하는 방법 및 두 개의 금속 층들을 갖는 접지 차폐를 도시한다. 요약하여, '117 특허의 도 2 및 3은 제 1 세트의 드레 인 접촉부들과 함께 형성된(금속 증착물에 의해) 제 1 접지 차폐를 도시한다. 제 2 레벨간 유전체 층(ILD1)은 제 1 접지 차폐 및 접촉부들 상에 형성된다. 제 2 오움 또는 금속 층은 ILD1 상에 형성되고 접지 차폐 및 드레인 접촉부들을 제공하기 위하여 패터닝된다. 제 2 접지 차폐는 제 1 접지 차폐와 전기 접속된다. 도시된 구조는 플라스틱 패키징에 적당하다.
다른 LDMOS 접지 차폐 설계는 도 1에 평면도로 도시된다. 이 설계는 출력 접지 차폐(18) 및 입력 접지 차폐(19)를 갖는 칩(24)을 포함하는 차폐 장치(10)를 도시한다. 장치(10)는 회로(26), 회로(26)의 어느 한쪽 측면상 내부 와이어 패드들(12,13)을 가지며, 상기 패드들 각각은 장치의 각각의 측면상 접지 차폐 상의 와이어 접속을 위하여 각각 외부 와이어 패드(14,25)를 갖는다. 칩(24) 상에 형성된 캐패시터들(16)은 장치의 대향 측면들을 따라 배치된다. 도시되지 않은 와이어들은 내부 패드(12)로부터 외부 패드(14)로 및 내부 패드(13)로부터 외부 패드(15)로 칩(24)의 일부 상에서 연장한다. 따라서, 와이어들은 접지 차폐들(18,19) 상에서 교차하고 이들 차폐들은 오버헤드 와이어들로부터의 간섭 및 손실을 방지 또는 최소화하여야 한다. 접지 차폐들(18,19)은 각각 연속적이고, 차폐를 위하여 오버헤드 와이어들이 있는 장치의 전체 길이를 따라 늘어난다. 차폐들(18,19)은 각각 상부층 및 하부층(도시되지 않음)을 갖는 두 개의 금속 층들이다. 비아들(20)의 어레이는 상부 금속 층 아래로 연장하고 상부 금속 층의 토포그래피(topography)의 불연속으로만 표현된다.
크고 고전력의 장치에서, 열이 동작시 발생되고, 금속 구성요소들은 열 팽창 계수(CTE)의 차이로 인해 반도체 재료들보다 온도의 증가에 따라 보다 높은 비율, 및 보다 큰 범위로 팽창려고 한다. 이런 팽창 차이는 수명을 짧게 하거나, 성능에 영향을 미치거나, 양쪽 모두일 수 있는 기계적 스트레스를 장치에 도입한다. 이들 CTE 차이로 인해, 도 1에 기술된 바와 같은 접지 차폐는 패시베이션 크랙들 및 적층분리를 유도하는 열적 유도 스트레스를 받는다(금속은 칩보다 높은 열 팽창 계수를 갖는다). 게다가, 에칭될 영역들이 크기 때문에 접촉부들 및 비아들에서 차폐의 제조 동안 나쁜 에칭 로딩 효과가 있다.
따라서, 장치의 반도체 재료들의 열 팽창 계수와 잘 호환할 수 있고, 동시에 전자기 효과들을 우수하게 차폐하는 크고 고전력의 LDMOS용 접지 차폐들을 개발하는 것이 바람직하다. 게다가 이들 차폐들의 제조 동안 접촉부 및 비아에 에칭 로딩 효과를 감소시키는 것이 바람직하다. 게다가, 차폐들이 자동화된 설계 툴들로 제조하기에 적당한 것이 바람직하다. 본원의 이들 및 다른 바람직한 특징들 및 특성들은 첨부 도면들 및 상기 기술 분야 및 배경과 관련하여 추후 상세한 설명 및 첨부된 청구항들로부터 명백하게 될 것이다.
본 발명의 보다 완전한 이해는 비례적이지 않고 개략적인 다음 도면들과 관련하여 고려될 때 상세한 설명 및 청구항들을 참조하여 유도될 수 있고, 유사한 참조 번호들은 도면들에서 유사한 엘리먼트들을 나타낸다.
도 1은 종래 기술 RF LDMOS의 평면도.
도 2는 요구된 접지 차폐 애플리케이션에 필요한 만큼의 크기로 여러번 복제될 수 있는 단일 유닛을 도시하는 본 발명의 일 실시예의 평면도.
도 3은 도 2의 3-3에서 얻어진 단면도.
도 4는 도 2의 4-4에서 얻어진 단면도.
도 5는 도 2의 5-5에서 얻어진 단면도.
도 6은 입력 및 출력 접지 차폐들을 갖는 장치를 도시하는 본 발명의 실시예의 평면도.
도 7은 오버헤드 와이어들을 나타내는 본 발명의 도 6의 실시예의 일부의 확대 평면도.
다음 상세한 설명은 단순히 예시적이고 본 발명을 제한하거나 본 발명의 애플리케이션 및 용도를 제한하고자 하지 않는다. 게다가, 상기 기술 분야, 배경기술, 요약서 또는 다음 상세한 설명에 제공된 임의의 표현 또는 함유된 이론에 의해 한정되는 것이 의도되지 않는다.
간략화를 위하여, 반도체 제조 및 접지 차폐 설계에 관련된 종래 기술들은 본원에서 상세히 기술되지 않을 수 있다. 많은 대안 또는 부가적인 특징들이 실제 실시예에 제공될 수 있다는 것이 주의된다.
본 발명은 RF LDMOS 같은 접지 차폐 반도체 장치들에서 통상적으로 마주하는 몇몇 문제를 처리하고 이들 문제들에 대한 실제적인 해결책들을 제공한다. 본 발명의 장점들 중에는 예를들어 접지 차폐 및 반도체 재료들의 열 팽창 계수들 사이 의 미스매칭으로부터 발생하는 열적 유도 기계적 스트레스의 감소가 있다. 장치의 크기(및 접지 차폐 크기)가 증가할 때 특히 민감한 이들 스트레스들은 접지 차폐 구조를 통하여 본 발명의 장치들에서 상당히 감소된다. 본 발명이 가상으로 임의의 크기 장치에 응용될 수 있지만, 보다 큰 장치들에서 열적 유도 스트레스들이 통상적으로 크기 때문에, 열적 유도 스트레스의 감소는 접지 차폐 면적이 예를들어 5 제곱 밀리미터를 초과하는 장치들에 특히 유용하다. 본원의 실시예들은 5 제곱미터 또는 그 이상의 다른 접지 차폐 크기들에 적당하다. 게다가, 접촉부 및 비아 에칭시 패턴 밀도로 인한 심각한 로딩 효과들의 종종 마주하는 반도체 처리 문제는 감소된다. 게다가, 본 발명은 접지 차폐의 길이 전체에 반복하는 유닛 셀(또한 여기서 "핑거"라 함)로 만들어진 접지 차폐 설계를 제공하기 때문에 자동화된 설계 툴들의 이용을 용이하게 한다. 유닛 셀 또는 "핑거"는 하기에 보다 상세히 설명되는 바와 같이 교번하는 접촉부들 및 비아들을 포함하고, 상이한 장치 크기들을 수용하기 위한 크기로 가변될 수 있다. 핑거는 또한 자동화된 설계를 용이하게 한다. 이런 자동화된 실행은 잠재적인 비용 절약을 제공한다.
일 실시예에서, 본 발명의 한 쌍의 적층된 금속 층들을 갖는 반도체 장치용 접지 차폐를 제공한다. 상기 층들은 서로의 상부에 형성된 몇몇 서브층들의 결합 또는 단일 층에서 단일 구성물로 각각 구성될 수 있고, 상기 층들은 다르거나 동일한 조성물이다. 제 1 금속 층은 반도체 장치의 길이를 따라 연장하고 반도체 장치 바디의 상부 표면상에 형성된다. 제 1 층은 일련의 일정하게 이격된 측면의 제 1 슬롯들을 갖는다. 제 1 금속 층과 동일 위치에서 그 위에 배치된 제 2 금속 층은 일련의 일정하게 이격된 측면의 제 2 슬롯들을 갖는다. 제 2 슬롯들은 제 1 슬롯들 사이의 공간들 위에 놓이고, 제 2 금속 층의 연속적인 부분들은 제 1 슬롯들 위에 놓인다. 따라서 두 개의 층들 아래 반도체 바디 상부 표면의 어떤 부분도 노출되지 않는다. 유사한 방식으로, 본원의 실시예는 두 개 이상의 금속 층들을 포함할 수 있다. 다중 적층 어레이들에서, 후속 층들은 이전에 아래 놓인 층의 슬롯들 사이의 공간들 위에 놓이는 슬롯들을 포함한다.
다른 실시예에서, 본 발명은 접지 차폐를 포함하는 반도체 장치를 제공한다. 일반적으로, 장치는 각각의 측면을 따라 연장하는 한 쌍의 와이어 패드들을 갖는 반도체 바디를 포함한다. 와이어 패드들 및 접지 차폐 장치들은 각각의 측면이 유사하기 때문에, 간략화를 위하여 단지 하나의 측면만이 다뤄진다. 각각의 측면은 반도체 바디상에 배치되고 장치의 길이를 따라 연장하는 내부 와이어 패드; 및 반도체 바디상에 배치되고, 장치의 길이를 따라 연장하는 외부 와이어 패드를 갖는다. 와이어 패드들은 연속적이거나 세그먼트화될 수 있다. 장치는 내부 및 외부 와이어 패드들 사이에 배치된 각각의 측면상에서 상부 표면에 접지 차폐들을 갖는다. 접지 차폐는 장치의 길이를 따라 연장하고 두 개의 적층되고 동일한 위치의 금속 층들을 포함한다. 제 1 금속 층은 반도체 바디 상에 놓이고 일련의 일정하게 이격된 측면의 제 1 슬롯들을 갖는다. 제 1 금속 층 상의 제 2 금속 층은 일련의 일정하게 이격된 측면의 제 2 슬롯들을 갖는다. 상기 두 개의 층들은 제 2 슬롯들이 상기 제 1 금속 층의 상기 제 1 슬롯들 사이의 공간에 놓이고, 제 2 금속 층이 제 1 슬롯들 위에 놓이도록 나란히 놓인다. 슬롯들은 내부 패드로부터 외부 패드 로 접지 차폐 상에서 연장하는 와이어들에 실질적으로 평행하게 측면에 정렬된다. 이런 정렬은 아래 놓인 장치에 대한 금속 층 접촉 면적의 감소(차폐 저항 증가)로 예상될 수 있는 접지 차폐의 효율성의 임의의 손상을 최소화한다.
도 6 및 도 7을 미리 간단히 고려하여 본 발명의 실시예에 따른 개괄적인 장치를 제공할 수 있다. 평면도로 도시된 실시예에서, 장치(310)는 일정하게 이격된 슬롯들(232)을 갖는 한 쌍의 접지 차폐들(100)을 갖는다. 와이어들(500)은 와이어 패드(312 내지 314), 및 와이어 패드(313 내지 315)로부터 접지 차폐들(100)을 넘어 연장한다. 이들 도면들은 이하에 보다 상세히 논의될 것이다.
본 발명의 인식을 용이하게 하기 위하여, 상기 장치를 제조하는 방법의 실시예는 특히 도 2 내지 도 5의 첨부 도면들을 참조하여 설명될 것이다. 도 2는 복제될 때 접지 차폐(100)(도 6 참조)를 제조하기 위하여 이용될 수 있는 반복 유닛(250)의 평면도를 도시한다. 이런 복제는 차폐 설계에 따라 x 또는 y 방향의 하나 또는 다른 하나로 이루어질 수 있다. 그러나, 일 실시예에서, 복제는 x 방향으로 발생한다. 각각의 도 3, 도 4 및 도 5는 도 2에 도시된 위치에 얻어진 단면도를 도시한다. 도 2에서, 볼 수는 없지만 단면도를 참조하여 본원에 설명되는 하부 구조는 점선들로 도시된다. 이들 라인들이 각각 하부 구조부들의 영역 크기, 및 수직 적층부에서 서로에 대한 관계를 나타내는 것이 명백할 것이다.
도 2에 도시된 접지 차폐를 제조시, 비록 명확하게 다른 방법들이 가능하지만 처리 방법의 다음 실시예가 이용될 수 있다. 도 2 및 도 3을 참조하여, 특히 선택적인 에피텍시 층(epitaxy layer; 하부측 접지 설계)(206)이 기판(208) 상에 형성된 후, 제 1 레벨간 유전체 층(ILD0)이 놓인다. 레벨간 유전체 층들은 단일 막이거나 일련의 레이어드된 막들(layered films)로 만들어질 수 있다. ILD0 층은 ILDO(212)의 일련의 똑같이 이격된 섬들을 제공하는 패턴으로 에칭될 수 있다. ILD0가 에칭된 후 개구부는 선택적 에피텍시 층(206) 또는 기판(208)에 대한 접촉부들을 제공할 수 있도록 남는다. 제 1 금속 층(216)은 임의의 적당한 금속 증착 기술을 이용하여 ILD0 섬들 위에 등각 층으로서 놓여진다. 상기 금속 층(216)은 ILD0 섬들(212)과 등거리이고 일치하는 층에서 일련의 슬롯들(218)의 패턴을 형성하기 위하여 에칭될 수 있다. 따라서, 에칭된 금속 층(216)은 ILD0 섬들(212)에 의해 커버된 영역들을 제외하고 기판(206)의 상부 표면을 커버한다. 도시된 바와 같이, 에칭 처리는 아래 놓인 구조의 노출을 방지하기 위하여 ILD0 섬들(212)의 주변들 상에서 몇몇 금속(216) 오버랩을 유지할 수 있다. 다음, 등각 ILD1 층은 금속 층(216) 및 노출된 ILD0 섬들(212) 상에 증착된다. 이런 층은 금속 층(216)의 슬롯들(218)을 충전하고, 금속 층 위에서 연장한다. ILD1 층은 ILD1의 섬들(222) 및 ILD1의 섬들(226)을 형성하기 위하여 에칭되고, 상기 섬들 사이에서 비아들(224)이 만들어진다. 다음, 금속(230)의 제 2 층은 제공되고 일련의 슬롯들(232)을 형성하기 위하여 에칭되고 부드러운 상부 표면(235)을 원한다면 폴리싱된다. 제 2 금속 층의 슬롯들(232) 아래 ILD1 섬들(222)은 비아들(224)에 인접한다. 도 3에서 접촉부 및 비아를 포함하는 반복적인 유닛 셀, 또는 "핑거"(250)가 있어서, 금속 층들의 패터닝을 발생시키는 것이 명백하다. 핑거는 접지 차폐(100)의 기본 유닛을 나타낸다. 핑거(250)가 차폐될 장치의 길이를 따라 측면으로 복제 될 때, 접지 차폐(100)를 형성한다.
상기 측면에서, 도 2의 구조는 보다 쉽게 이해될 수 있다: 접지 차폐(100)의 반복 유닛(250)를 나타낸다. 반복 유닛(250)는 ILD1 섬들(222) 상에 슬롯(232)을 갖는 제 2(상부) 금속 층(230)을 갖는다. 하부 또는 그 아래 제 1 금속 층(216)은 ILD0(212)의 섬들 위에 슬롯들(218)을 갖는다. ILD0는 ILD1(226)의 섬들에 의해 둘러싸이며 그 위에 ILD1(226)의 섬들이 놓인다. 마지막으로 제 2 금속 층(230)은 슬롯(232)에 대응하는 ILD1 섬(222) 상 일부를 제외하고 ILD1(222 및 226) 및 제 1 금속 층(216)의 섬들 위에 놓인다.
도 3을 참조하여, 도 2의 3-3에서 단면은 접지(204)에 접속된 금속 후면 층(202)을 갖는 장치(310)의 일부를 도시한다. 물론, 다른 접지 시스템들이 이용될 수 있다; 예를들어, 차폐는 몇몇 장치들에서 적당하거나 바람직할 수 있는 상부면으로부터 접지될 수 있다. 장치(310)는 에피텍시 층이고 전기 도전을 돕기 위하여 고도핑될 수 있는 제 1 층(206)을 갖는다. 여기서, 아래 놓인 P+ 기판 층(208)이 있다. 에피텍시 및 기판에서 P+ 도핑은 주어진 반도체 장치 애플리케이션에서 접지 위치에 따라 필요하지 않을 수 있다.
도 4는 도 2의 4-4의 단면도이고, ILD0 섬(212) 및 ILD1 섬(226)에서 접지 차폐(100)를 가로질러 측면에서 얻어진다. Y1 폭의 ILD0(212)의 하부 섬은 이 실시예에서 에피텍시 층 위에 놓인다. ILD0 섬(212)은 폭(Y2)의 ILD1 섬(226)으로 덮힌다. Y1 및 Y2의 크기들은 에칭 로딩 효과들이 처리 내에서 제어되는 것을 보장하기 위하여 접촉부(228) 및 비아(224) 면적들을 미세 조정하기 위해 선택적으로 가변될 수 있다. 예를들어, 접지 차폐 면적의 60 퍼센트(60%)보다 작은 접촉 에칭 면적 및 약 40 퍼센트(40%)보다 작은 비아 에칭 면적을 유지하는 것이 바람직하지만, 엄격하게 필수적이지 않다. 다른 말로, 반도체 바디상 제 1 금속 층의 접촉 면적은 접지 차폐 면적의 약 60 퍼센트보다 작을 수 있다. 게다가, 제 1 금속 층 위 제 2 금속 층의 비아 면적은 접지 차폐 면적에 기초하여 약 40 퍼센트보다 작을 수 있다.
도 4의 실시예에서, ILD0 섬(212)의 상부 표면은 섬(212)을 둘러싸는 제 1 금속 층(216)의 상부 표면 아래에 있다. 따라서, ILD1은 제 1 금속 층(216)에서 슬롯(218)의 상부 부분 내로 침입한다.
도 5에 도시된 도 2의 ILD1 섬(222)에서 얻어진 5-5의 단면을 참조하여, 제 1 금속 층(216)은 이 실시예에서 제공된 아래 놓인 에피텍시 층(206)을 커버한다. ILD1 섬(222)은 금속 층(216) 위에 놓이고, 제 2 금속 층(230)의 슬롯(232) 아래에 놓인다. 여기서, 섬(222)은 제 2 금속 층(230)의 연속적인 내부(234) 및 외부(236) 부분들에 접해진다.
본 발명이 크고, 고전력의 접지 차폐 반도체 장치들(5 제곱 밀리미터보다 큰 차폐들)에 매우 유용하지만, 보다 작은 장치들에도 이용할 수 있다. 본 발명은 일반적으로 반도체들에서 온칩 와이어 본드들을 이용하여 임의의 온칩, 집적된, 매우 큰 접지 차폐 설계들에 유용하다. 특히 예를들어 RF LDMOS 장치들에 유용하다.
도 6은 접지 차폐 장치(310)를 도시하는 본 발명의 실시예의 평면도이다. 여기서, 장치(310)는 회로(326), 상기 회로의 측면을 따르는 캐패시터들(316), 및 한 쌍의 접지 차폐들(100)을 갖는 집적 칩(324)을 포함한다. 차폐들은 내부 와이어 패드들(312,313), 외부 와이어 패드들(314,515) 사이에 각각 배치된다. 용이하게 도시하기 위하여 장치가 대칭으로 도시되었지만, 장치가 비대칭일 수 있다는 것이 주의된다. 대칭의 임의의 변화는 본원의 실시예들의 원리에 영향을 주지 않는다. 접지 차폐들(100)의 상부 금속 층의 슬롯들(232)이 도시된다.
도 7은 도 6에 기술된 장치(310)의 일부의 확대도 이지만 내부 와이어 패드(312)로부터 외부 패드(314)로 접지 차폐(100)를 가로질러 연장하는 와이어들(500)을 부가적으로 갖는다. 와이어들(500)은 슬롯들(232)에 실질적으로 평행하다.
하나의 측면에서, 본 발명은 반도체 바디상 제 1 금속 층을 포함하는 반도체 장치에 접지 차폐를 제공한다. 제 1 층은 일련의 일정하게 이격된 측면의 제 1 슬롯들을 그 내부에 갖는다. 차폐는 또한 제 1 금속 층 위에 제 2 금속 층을 포함한다. 제 2 층은 일련의 일정하게 이격된 측면의 제 2 슬롯들을 포함하고, 제 2 슬롯들은 제 1 슬롯들 사이의 공간들 위에 놓이고, 제 2 금속 층은 제 1 슬롯들 위에 놓인다. 제 2 슬롯들은 ILD1의 섬들 위에 놓이고 상기 섬들은 제 1 금속 층 위에 놓인다. 제 1 슬롯들은 폭 Y1의 ILD0 섬들을 그 내부에 갖는다. ILD0 섬은 Y2의 폭을 갖는 ILD1의 섬이 위에 놓일 수 있고, 여기서 Y2는 Y1과 같거나 크다. 접지 차폐는 접지 차폐 면적에 기초하여 약 60 퍼센트(60%)보다 작은 접촉 면적을 위하여 설계될 수 있다. 접지 차폐는 접지 차폐 면적에 기초하여 약 40 퍼센트(40%)보다 작은 비아 면적을 가질 수 있다. 게다가 접지 차폐는 면적 면에서 약 50 제곱 밀리미터보다 클 수 있다.
다른 측면에서, 본 발명은 반도체 바디를 포함하는 반도체 장치를 제공한다; 내부 와이어 패드는 반도체 바디상에 배치되고 장치의 길이를 따라 연장하고; 외부 와이어 패드는 반도체 바디상에 배치되고, 장치의 길이를 따라 연장한다. 외부 패드는 내부 패드보다 칩의 길이방향 축으로부터 더 이격된다. 장치는 내부 및 외부 패드 사이에 배치된 접지 차폐를 가지며, 접지 차폐는 장치의 길이를 따라 연장한다. 접지 차폐는 반도체 바디상에 제 1 금속 층을 포함한다. 제 1 층은 일련의 일정하게 이격된 측면의 제 1 슬롯들을 포함한다. 차폐는 또한 제 1 금속 층 상에 제 2 금속 층을 가지며, 제 2 층은 일련의 일정하게 이격된 측면의 제 2 슬롯들을 포함한다. 제 2 슬롯들은 제 1 슬롯들 사이 공간들 위에 놓이고, 제 2 금속 층은 제 1 슬롯들 위에 놓인다. 상기 장치는 제 1 및 제 2 금속 층들의 슬롯들에 실질적으로 평행하게 내부 패드로부터 외부 와이어 패드로 접지 차폐를 넘어 연장하는 와이어를 더 포함할 수 있다. 장치에서, 제 1 및 제 2 금속 층들의 패터닝은 접지 차폐를 형성하는 반복 유닛인 핑거를 형성할 수 있다. 장치의 제 2 슬롯들은 그 내부에 ILD1을 포함하고, ILD1은 제 1 금속 층 위에 놓인다. 게다가, 제 1 슬롯들은 ILD0의 섬들을 그 내부에 포함하고, ILD0의 각각의 섬은 폭 Y1을 갖는다. ILD0 섬들은 ILD1의 섬들 위에 놓일 수 있고, 각각의 ILD1 섬은 Y2의 폭을 가지며, 여기서 Y2는 Y1보다 크다. 차폐 특성들은 Y1 및 Y2의 적절한 선택에 의해 조작될 수 있다. 게다가 접촉 면적은 접지 차폐 면적에 기초하여 약 60%보다 작을 수 있다. 비아 면적은 접지 차폐 면적에 기초하여 약 40%보다 작을 수 있다. 하나의 측면에 서, 장치는 크고 접지 차폐의 면적은 약 5 제곱 밀리미터보다 크다. 장치는 RF LDMOS 칩일 수 있다. 이 예에서, 장치는 접지 차폐 및 후면측 접지부 아래에 고도핑된 주입 층을 포함한다.
다른 측면에서, 본 발명은 접지 차폐를 형성하는 방법을 제공한다: 상기 방법은 접지될 반도체 바디상에 ILD0 층을 형성하는 단계; 섬들을 형성하기 위하여 상기 ILD0 층을 에칭하는 단계; ILD0의 섬들 및 반도체 바디 상에 등각 제 1 금속 층을 형성하는 단계; 일정하게 이격된 슬롯들을 내부에 규정하기 위하여 상기 제 1 금속 층을 에칭하는 단계; 상기 에칭된 제 1 금속 층 상에 등각 레벨간 유전체 ILD1 층을 형성하는 단계; 상기 제 1 금속 층 상에 및 ILD0 섬들 상에 섬들을 규정하기 위하여 상기 ILD1 층을 에칭하는 단계; 상기 ILD1 섬들 및 상기 노출된 제 1 금속 층 상에 등각 제 2 금속 층을 형성하는 단계; 및 일정한 간격들로 슬롯들을 생성하기 위하여 제 2 금속 층을 에칭하는 단계로서, 상기 슬롯들은 제 1 금속 층 상 ILD1의 섬들 바로 위에 있는다.
상기 방법은 몇몇 실시예들에서 ILD0 층을 형성하기 전에 반도체 바디 상에 고도핑된 주입 층을 형성하는 단계를 포함할 수 있다.
적어도 하나의 예시적인 실시예가 상기 상세한 설명에 제공되었지만, 다수의 변형들이 존재하는 것이 인식된다. 예를들어, 실시예들은 a) 본원에 표현된 스트레스 감소의 원리에 따라 다른 간격 패턴들(규칙적, 비규칙적, 등등)을 이용하고, b) 다수의 금속 및 레벨간 유전체를 이용하고, 및 c) 세그먼트들로서 형성된 슬롯들 및 섬들을 이용하여 실행될 수 있다. 따라서, 본원에 기술된 예시적인 실시예 또는 실시예들이 임의의 방식으로 본 발명의 범위, 응용성, 또는 구성을 제한하지 않는 것이 인식된다. 오히려, 상기된 상세한 설명은 기술된 실시예 또는 실시예들을 실행하기 위한 종래 로드 맵을 당업자에게 제공할 것이다. 다양한 변화들이 첨부된 청구항들 및 법적 등가물들에 나타난 바와 같이 본 발명의 범위에서 벗어나지 않고 엘리먼트의 기능 및 구성에서 이루어질 수 있다는 것이 이해되어야 한다.

Claims (20)

  1. 반도체 장치에 대한 접지 차폐로서,
    반도체 바디 상의 제 1 금속 층으로서, 일련의 일정하게 이격된 측면의 제 1 슬롯들을 내부에 포함하는, 상기 제 1 금속 층; 및
    상기 제 1 금속 층 위의 제 2 금속 층으로서, 일련의 일정하게 이격된 측면의 제 2 슬롯들을 내부에 포함하는 상기 제 2 금속 층을 포함하고, 상기 제 2 슬롯들은 제 1 슬롯들 사이의 공간들 위에 놓이고, 상기 제 2 금속 층은 제 1 슬롯들 위에 놓이는, 접지 차폐.
  2. 제 1 항에 있어서, 상기 제 2 슬롯들은 레벨간 유전체 ILD1의 섬들을 내부에 포함하고, 상기 섬들은 제 1 금속 층 상에 놓이는, 접지 차폐.
  3. 제 1 항에 있어서, 상기 제 1 슬롯들은 레벨간 유전체 ILD0의 섬들을 내부에 포함하고, 상기 ILD0 섬들은 폭 Y1을 가지는, 접지 차폐.
  4. 제 3 항에 있어서, ILD0 섬은 폭 Y2를 가지는 ILD1의 섬이 위에 놓이고, Y2는 Y1보다 크거나 같은, 접지 차폐.
  5. 제 1 항에 있어서, 반도체 바디 상의 제 1 금속 층의 접촉 면적은 접지 차폐 면적에 기초하여 약 60 퍼센트 보다 작은, 접지 차폐.
  6. 제 1 항에 있어서, 상기 제 1 금속 층 상의 제 2 금속 층의 비아 면적은 접지 차폐 면적에 기초하여 약 40 퍼센트 보다 작은, 접지 차폐.
  7. 제 1 항에 있어서, 상기 접지 차폐 면적은 약 5 제곱 밀리미터보다 큰, 접지 차폐.
  8. 반도체 장치로서,
    반도체 바디;
    상기 반도체 바디 상에 배치되고 장치의 길이를 따라 연장하는 내부 와이어 패드;
    상기 반도체 바디상에 배치되고, 장치의 길이를 따라 연장하는 외부 와이어 패드로서, 상기 외부 패드는 내부 패드보다 칩의 길이방향 축으로부터 더 이격되는, 상기 외부 와이어 패드; 및
    상기 내부 및 외부 패드 사이에 배치된 접지 차폐로서, 상기 접지 차폐는 장치의 길이를 따라 연장하고, 상기 접지 차폐는,
    상기 반도체 바디 상의 제 1 금속 층으로서, 일련의 일정하게 이격된 측면의 제 1 슬롯들을 내부에 포함하는 상기 제 1 금속 층, 및
    제 1 금속 층 상의 제 2 금속 층으로서, 일련의 일정하게 이격된 측면 의 제 2 슬롯들을 내부에 포함하는 상기 제 2 금속층을 포함하고, 제 2 슬롯들은 제 1 슬롯들 사이의 공간 위에 놓이고, 제 2 금속 층은 제 1 슬롯들 위에 놓이는, 상기 접지 차폐를 포함하는, 반도체 장치.
  9. 제 8 항에 있어서, 내부 패드로부터 외부 와이어 패드로, 상기 제 1 및 제 2 금속 층들의 슬롯들에 실질적으로 평행한, 접지 차폐를 넘어 연장하는 와이어를 더 포함하는, 반도체 장치.
  10. 제 9 항에 있어서, 상기 제 1 및 제 2 금속 층들의 슬롯 패터닝은 접지 차폐의 반복 유닛을 형성하는, 반도체 장치.
  11. 제 8 항에 있어서, 상기 제 2 슬롯들은 레벨간 유전체 ILD1을 내부에 포함하고, 상기 ILD1은 제 1 금속 층 위에 놓이는, 반도체 장치.
  12. 제 8 항에 있어서, 상기 제 1 슬롯들은 레벨간 유전체 ILD0의 섬들을 내부에 포함하고, ILD0의 각각의 섬들은 폭 Y1을 가지는, 반도체 장치.
  13. 제 12 항에 있어서, ILD0 섬들은 ILD1의 섬들이 위에 놓이고, 각각의 ILD1 섬은 Y2의 폭을 가지며, Y2는 Y1보다 크거나 같은, 반도체 장치.
  14. 제 8 항에 있어서, 상기 반도체 바디상 제 1 금속 층의 접촉 면적은 접지 차폐 면적에 기초하여 약 60 퍼센트보다 작은, 반도체 장치.
  15. 제 8 항에 있어서, 상기 제 1 금속 층 상의 제 2 금속 층의 비아 면적은 접지 차폐 면적에 기초하여 약 40 퍼센트보다 작은, 반도체 장치.
  16. 제 8 항에 있어서, 상기 접지 차폐 면적은 약 5 제곱 밀리미터보다 큰, 반도체 장치.
  17. 제 8 항에 있어서, 상기 장치는 RF LDMOS 칩을 포함하는, 반도체 장치.
  18. 제 17 항에 있어서, 상기 장치는 접지 차폐 및 후면 접지부 아래 고도핑 주입 층을 더 포함하는, 반도체 장치.
  19. 제 8 항에 따른 장치를 제조하는 방법으로서,
    접지될 반도체 바디상에 레벨간 유전체 ILD0 층을 형성하는 단계;
    섬들을 형성하기 위하여 상기 레벨간 유전체 ILD0 층을 에칭하는 단계;
    ILD0의 섬들 및 반도체 바디 상에 등각 제 1 금속 층을 형성하는 단계;
    일정하게 이격된 슬롯들을 내부에 규정하기 위하여 상기 제 1 금속 층을 에칭하는 단계;
    상기 에칭된 제 1 금속 층 상에 등각 레벨간 유전체 ILD1 층을 형성하는 단계;
    상기 제 1 금속 층 상에 및 ILD0 섬들 상에 섬들을 규정하기 위하여 상기 ILD1 층을 에칭하는 단계;
    상기 ILD1 섬들 및 상기 노출된 제 1 금속 층 상에 등각 제 2 금속 층을 형성하는 단계; 및
    일정한 간격들로 슬롯들을 생성하기 위하여 제 2 금속 층을 에칭하는 단계로서, 상기 슬롯들은 제 1 금속 층 상 ILD1의 섬들 바로 위에 있는 상기 에칭 단계를 포함하는, 반도체 장치 제조 방법.
  20. 제 19 항에 있어서, ILD0 층을 형성하기 전에, 상기 반도체 바디 상에 고도핑된 층을 형성하는 단계를 더 포함하는, 반도체 장치 제조 방법.
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* Cited by examiner, † Cited by third party
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US8889348B2 (en) 2006-06-07 2014-11-18 The Trustees Of Columbia University In The City Of New York DNA sequencing by nanopore using modified nucleotides
FR2929069B1 (fr) * 2008-03-21 2010-03-12 Thales Sa Module de confinement electromagnetique pour composants electroniques
US9605307B2 (en) 2010-02-08 2017-03-28 Genia Technologies, Inc. Systems and methods for forming a nanopore in a lipid bilayer
US20110192723A1 (en) * 2010-02-08 2011-08-11 Genia Technologies, Inc. Systems and methods for manipulating a molecule in a nanopore
US9678055B2 (en) 2010-02-08 2017-06-13 Genia Technologies, Inc. Methods for forming a nanopore in a lipid bilayer
US8324914B2 (en) 2010-02-08 2012-12-04 Genia Technologies, Inc. Systems and methods for characterizing a molecule
US8659359B2 (en) 2010-04-22 2014-02-25 Freescale Semiconductor, Inc. RF power transistor circuit
WO2012088339A2 (en) 2010-12-22 2012-06-28 Genia Technologies, Inc. Nanopore-based single dna molecule characterization using speed bumps
US9581563B2 (en) 2011-01-24 2017-02-28 Genia Technologies, Inc. System for communicating information from an array of sensors
US9110478B2 (en) 2011-01-27 2015-08-18 Genia Technologies, Inc. Temperature regulation of measurement arrays
US8680615B2 (en) 2011-12-13 2014-03-25 Freescale Semiconductor, Inc. Customized shield plate for a field effect transistor
US8541849B2 (en) 2012-02-14 2013-09-24 Genia Technologies, Inc. Noise shielding techniques for ultra low current measurements in biochemical applications
US8986629B2 (en) 2012-02-27 2015-03-24 Genia Technologies, Inc. Sensor circuit for controlling, detecting, and measuring a molecular complex
US9494554B2 (en) 2012-06-15 2016-11-15 Genia Technologies, Inc. Chip set-up and high-accuracy nucleic acid sequencing
US9312817B2 (en) * 2012-07-20 2016-04-12 Freescale Semiconductor, Inc. Semiconductor package design providing reduced electromagnetic coupling between circuit components
US9281283B2 (en) 2012-09-12 2016-03-08 Freescale Semiconductor, Inc. Semiconductor devices with impedance matching-circuits
US9605309B2 (en) 2012-11-09 2017-03-28 Genia Technologies, Inc. Nucleic acid sequencing using tags
US9759711B2 (en) 2013-02-05 2017-09-12 Genia Technologies, Inc. Nanopore arrays
US9240390B2 (en) 2013-06-27 2016-01-19 Freescale Semiconductor, Inc. Semiconductor packages having wire bond wall to reduce coupling
US9551697B2 (en) 2013-10-17 2017-01-24 Genia Technologies, Inc. Non-faradaic, capacitively coupled measurement in a nanopore cell array
CN105723222B (zh) 2013-10-23 2019-01-22 吉尼亚科技公司 使用纳米孔的高速分子感测
US9322062B2 (en) 2013-10-23 2016-04-26 Genia Technologies, Inc. Process for biosensor well formation
US9438184B2 (en) 2014-06-27 2016-09-06 Freescale Semiconductor, Inc. Integrated passive device assemblies for RF amplifiers, and methods of manufacture thereof
US10432152B2 (en) 2015-05-22 2019-10-01 Nxp Usa, Inc. RF amplifier output circuit device with integrated current path, and methods of manufacture thereof
US9692363B2 (en) 2015-10-21 2017-06-27 Nxp Usa, Inc. RF power transistors with video bandwidth circuits, and methods of manufacture thereof
US9571044B1 (en) 2015-10-21 2017-02-14 Nxp Usa, Inc. RF power transistors with impedance matching circuits, and methods of manufacture thereof
KR102595276B1 (ko) 2016-01-14 2023-10-31 삼성전자주식회사 반도체 패키지
CN106971993B (zh) * 2016-01-14 2021-10-15 三星电子株式会社 半导体封装件

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3390875B2 (ja) * 1992-11-12 2003-03-31 日本テキサス・インスツルメンツ株式会社 半導体装置
JP2833522B2 (ja) * 1995-04-27 1998-12-09 日本電気株式会社 半導体装置
US5578860A (en) * 1995-05-01 1996-11-26 Motorola, Inc. Monolithic high frequency integrated circuit structure having a grounded source configuration
JP4776752B2 (ja) * 2000-04-19 2011-09-21 ルネサスエレクトロニクス株式会社 半導体装置
JP2006506802A (ja) * 2001-12-14 2006-02-23 レアード テクノロジーズ， インコーポレイテッド 損失媒体を含むｅｍｉシールド
US6744117B2 (en) * 2002-02-28 2004-06-01 Motorola, Inc. High frequency semiconductor device and method of manufacture
KR101217079B1 (ko) * 2005-07-05 2012-12-31 삼성디스플레이 주식회사 표시장치

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