CN101336569A - 用于半导体的接地屏蔽 - Google Patents

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Abstract

一种诸如RF LDMOS的半导体器件(310)，其具有接地屏蔽(100)，该接地屏蔽具有一对堆叠的金属层(216、230)。第一金属层(216)沿着半导体器件的长度延伸并在半导体器件本体的上表面上形成。该第一层具有一系列规则地间隔开的横向第一狭槽(222)。与第一金属层同延的并位于其上的第二金属层(230)具有一系列规则地间隔开的横向第二狭槽(232)。第二狭槽覆盖第一狭槽之间的间隔，并且第二金属层的连续部分覆盖第一狭槽。狭槽基本上与在接地屏蔽上延伸的导线(500)平行。接地屏蔽不仅限于两个金属层。接地屏蔽具有促进自动设计的重复单元设计(250)。

Description

用于半导体的接地屏蔽
技术领域
[0001]本发明一般涉及半导体器件。更特别地，本发明涉及用于降低或消除来自半导体器件上导线的电磁干扰或损耗，例如在横向扩散金属氧化物半导体(LDMOS)器件应用中的接地屏蔽。
背景技术
[0002]射频(RF)横向扩散金属氧化物半导体(LDMOS)功率晶体管在蜂窝基站中使用的频率范围中和类似应用中提供良好性能。典型地，大功率LDMOS使用导线和芯片上集成电容以实现用于器件输入和输出的阻抗匹配。该器件包括带有在芯片的至少一部分上延伸至器件外侧处的电容器的输入和输出导线的芯片，和用于最小化或防止由电流流过导线时产生的电磁场引起的干扰的接地屏蔽。用于降低干扰的所谓法拉第屏蔽的使用众所周知，但屏蔽设计不同。
[0003]美国专利6,744,117涉及制造RF LDMOS的方法并示出具有两个金属层的接地屏蔽。简单地说，‘117专利的图2和3示出(由金属沉积)形成的第一接地屏蔽，以及第一组漏极接触。第二层间介质层(ILD1)在第一接地屏蔽和接触上形成。第二欧姆或金属层随后在ILD1上形成并被图案化以便提供接地屏蔽和漏极接触。第二接地屏蔽具有与第一接地屏蔽的电气连接。示出的结构适合于塑料封装。
[0004]另一LDMOS接地屏蔽设计在图1中以顶视图示出。此设计示出屏蔽器件10，其中该器件10包括带有输出接地屏蔽18和输入接地屏蔽19的芯片24。该器件10具有电路26、电路26任一侧的内侧导线焊盘12、13，每个分别具有外侧导线焊盘14、15，用于该器件每侧的接地屏蔽上的导线连接。在芯片24上形成的电容器16沿着器件的相对侧放置。未示出的导线在芯片24的一部分上从内侧焊盘12延伸到外侧焊盘14；并从内侧焊盘13延伸到外侧焊盘15。因此，导线在接地屏蔽18、19上交叉并且这些屏蔽必须防止或最小化来自跨在上面的导线的干扰和跨在上面的导线引起的损耗。接地屏蔽18、19均是连续的，沿着跨在上面的导线所在的器件的整个长度伸展以便屏蔽它。屏蔽18、19都有两个金属层，具有上层和下层(未示出)。一排通孔20在上金属层下面延伸并代表上金属层形貌中仅有的间断。
[0005]用大型大功率器件，运行期间产生热，并且与半导体材料相比金属部件由于热膨胀系数(CTE)的差异而易于随着温度的升高以更高的速率膨胀并达到更大的程度。这种有差别的膨胀将机械应力引入器件中，这可能缩短其寿命或影响性能，或两者均发生。由于这些CTE差异，如图1中所描述的接地屏蔽易受热致应力(金属的热膨胀系数比芯片高)的影响，这导致钝化裂缝和剥离。更进一步地，存在由要刻蚀的大面积引起的接触和通孔处制造屏蔽期间的负面刻蚀负载效应。
[0006]因此，理想的是开发特别用于大型大功率LDMOS的接地屏蔽，其与器件的半导体材料的热膨胀系数更相适合，同时提供良好的电磁效应屏蔽。更理想的是降低制造这些屏蔽期间在接触和通孔处的刻蚀负载效应。另外，屏蔽适合于用自动设计工具制造也是理想的。本公开的实施方案的这些和其它理想特点和特征将从结合附图和前述技术领域和背景采用的后续详细说明和所附权利要求中而变得明显。
附图说明
[0007]通过参考详细说明和权利要求，与下面的图一起考虑时可以更彻底地理解本发明，其中下面的图是示意性的，不按比例的，并且其中相同的标号自始至终指的是类似的元件。
[0008]图1是现有技术RF LDMOS的顶视图；
[0009]图2是本发明实施方案的顶视图，示出可以设定尺寸并可以复制和要求的接地屏蔽应用所需要的一样多次的单个单元。
[0010]图3是在图2的3-3处截取的横截面；
[0011]图4是在图2的4-4处截取的横截面；
[0012]图5是在图2的5-5出截取的横截面；
[0013]图6是本发明实施方案的顶视图，示出具有输入和输出接地屏蔽的器件；和
[0014]图7是本发明的图6的实施方案的一部分的放大顶视图，示出跨在上面的导线。
具体实施方式
[0015]以下详细说明本质上只是示例性的并且不意图限制本发明或本发明的应用和使用。此外，没有约束于前述技术领域、背景技术、发明内容或以下详细说明中提出的任何明示或默示理论的意图。
[0016]为了简短起见，此处可以不详细描述涉及半导体制造和接地屏蔽设计的传统技术。应注意的是，实际的实施方案中可以存在许多替换或另外的特征。
[0017]本发明解决典型地在诸如RF LDMOS的受到接地屏蔽的半导体器件中遇到的几个问题，并提供这些问题的实际解决方案。本发明的优点是例如降低由接地屏蔽与半导体材料的热膨胀系数之间的不匹配引起的热致机械应力。随着器件尺寸(和由此导致的接地屏蔽尺寸)的增加而特别严重的这些应力在本发明的器件中通过接地屏蔽的结构而显著减小。虽然本发明可适用于几乎任何尺寸的器件，但是其热致应力的降低在接地屏蔽面积超过例如约五平方毫米的器件中尤其有用，因为在越大的器件中，热致应力典型地越大。本公开的实施方案也适合于除五平方毫米或以上的其它接地屏蔽尺寸。另外，经常遇到的由接触和通孔刻蚀的图案密度引起的严重负载效应的半导体加工问题减少。此外，本发明促进自动设计工具的使用，因为它提供由在接地屏蔽的整个长度上重复的单位单元(这里也称为“指结构(finger)”)组成的接地屏蔽设计。单位单元或“指结构”包括交替的接触和通孔，如下文中更详细地所述，并且可以有不同的尺寸以便适应不同尺寸的器件。指结构还促进自动设计。这种自动实现提供潜在的成本节约。
[0018]在一个实施方案中，本发明提供用于半导体器件的具有一对堆叠的金属层的接地屏蔽。这样的层可以均由单层中的单个组成物或互相堆叠形成的几个子层的组合组成，其中该两个层有不同或相同的组成。第一金属层沿着半导体器件的长度延伸并在半导体器件本体的上表面上形成。第一层具有一系列规则地间隔开的横向第一狭槽。与第一金属层同延并位于其上的第二金属层具有一系列规则地间隔开的横向第二狭槽。第二狭槽覆盖第一狭槽之间的间隔，并且第二金属层的连续部分覆盖第一狭槽。因此，两个层下面的半导体本体上表面没有任何部分暴露。以类似的方式，本公开的实施方案可以包括多于两个的金属层。在多个堆叠阵列中，后续层包括覆盖下面的先前层的狭槽之间的间隔的狭槽。
[0019]在另一实施方案中，本发明提供包括接地屏蔽的半导体器件。通常，该器件包括具有一对沿着每侧延伸的导线焊盘的半导体本体。由于导线焊盘和接地屏蔽布置在每侧都类似，所以为简洁起见只说明一侧。每侧具有位于半导体本体上并沿着器件的长度延伸的内侧导线焊盘；和位于半导体本体上，沿着器件的长度延伸的外侧导线焊盘。导线焊盘可以是连续的或分段的。该器件在其上表面上具有接地屏蔽，每侧一个，位于内侧和外侧导线焊盘之间。接地屏蔽沿着器件的长度延伸，并且它包括两个堆叠并同延的金属层。第一金属层位于半导体本体上并具有一系列规则地间隔开的横向第一狭槽。第二金属层，在第一金属层之上，具有一系列规则地间隔开的横向第二狭槽。两个层并列放置使得第二狭槽覆盖第一金属层的第一狭槽之间的间隔，并且第二金属层覆盖第一狭槽。狭槽横向排列以便与在接地屏蔽上从内侧焊盘延伸到外侧焊盘的导线基本平行。这种排列将可以从金属层接触面积的减小(屏蔽电阻的增大)期望的接地屏蔽对下层器件的有效性的任何损害降到最低。
[0020]图6和7的简单的初步考虑可以提供依照本发明实施方案的器件的概论。在顶视图所示实施方案中，器件310具有一对接地屏蔽100，其具有规则地间隔的狭槽232。导线500在接地屏蔽100上从导线焊盘312延伸至314，并从导线焊盘313延伸至焊盘315。这些图将在下文中更详细地讨论。
[0021]为了帮助对本发明的理解，将参照附图，尤其是图2～5说明制造器件的方法的示例。图2描绘经复制时可以用于制造接地屏蔽100(参见图6)的重复单元250的顶视图。此复制根据屏蔽设计可以在x或y轴方向中的一个或另一个上。但是，在一个实施方案中，复制发生在x轴方向。图3、4和5中的每一个均示出在图2所示位置处截取的横截面图。在图2中，用虚线画出下层结构的轮廓，该下层结构是不可见的但在此处参照横截面进行了说明。将变得明显的是这些线示出每个下层特征的区域的范围，和它们在垂直堆叠中的相互关系。
[0022]在制造图2所示接地屏蔽期间，虽然很清楚其它方案也是可能的，但是可以使用下面的加工方案示例。参照图2和3，特别地，在可选的外延层(用于下侧接地设计)206在衬底208上形成之后，铺放第一层间介质层(ILD0)。层间介质层可以是单层膜或者可以由一系列分层的膜组成。ILD0层随后可以刻蚀成提供一系列等距间隔开的ILD0的岛212的图案。在ILD0已被刻蚀掉的地方的开口仍然可以向可选外延层206或衬底208提供接触。用任何适当的金属沉积技术将第一金属层216作为保形层铺放在ILD0岛上。然后可以刻蚀金属层216以便在层中制造一系列狭槽218的图案，狭槽218是等距离的并且与ILD0岛212重合。因此，被刻蚀的金属层216覆盖衬底206的上表面，被ILD0岛212覆盖的区域除外。如所示，刻蚀过程可以保留金属216在ILD0岛212的周界上的一些重叠以便防止下层结构暴露。然后，将保形ILD1层沉积在金属层216和暴露的ILD0岛212上。这个层填充金属层216中的狭槽218，并在金属层上延伸。随后刻蚀ILD1层以便制造ILD1的岛222和ILD1的岛226，其中在岛222和226之间实现通孔224。然后，施加并刻蚀第二金属层230以便制造一系列的狭槽232，并且如果想得到平滑的上表面235，则进行抛光。第二金属层中的狭槽232下的ILD1岛222与通孔224邻近。根据图3很清楚的是存在重复单位单元或“指结构”250，其包括由金属层的图案化形成的接触和通孔。指结构代表接地屏蔽100的基本单元。当指结构250沿着要屏蔽的器件的长度被横向复制时，它形成接地屏蔽100。
[0023]鉴于如前所述，现在可以更容易地理解图2的结构：它描绘接地屏蔽100的重复单元250。重复单元250具有第二(上)金属层230，该金属层具有在ILD1岛222上的狭槽232。在下面的下层或第一金属层216具有在ILD0岛212上的狭槽218。ILD0被ILD1岛226包围并覆盖。最后，第二金属层230覆盖ILD1岛222和226和第一金属层216，与狭槽232相对应的ILD1岛222上的那部分除外。
[0024]现在参照图3，即为图2中3-3处的横截面，它绘出器件310的一部分，其具有连接到地204的金属垫层202。当然，还可以使用其它接地系统；例如，屏蔽可以从顶部接地，这在某些器件中可能更合适或理想。器件310具有可以是外延层并且高度掺杂以帮助导电的第一层206。这里，它是下层P+衬底层208。根据接地在给定半导体器件应用中的位置，外延和衬底中的P+掺杂可以不是必需的。
[0025]图4是图2的4-4处的横截面，是在ILD0岛212和ILD1岛226处穿过接地屏蔽100横向截取的。在这个实施方案中，宽度为Y1的下部岛ILD0 212铺放在外延层上。ILD0岛212被宽度为Y2的ILD1岛226覆盖。Y1和Y2的尺寸可以有选择地变化以便微调接触228和通孔224面积以保证将刻蚀负载效应控制在工艺范围内。例如，保持接触刻蚀面积不大于接地屏蔽面积的约百分之六十(60％)并且通孔刻蚀面积不大于约百分之四十(40％)可能是理想的，但不是绝对必需的。换言之，半导体本体上第一金属层的接触面积可以小于接地屏蔽面积的约百分之六十。另外，在第一金属层之上的第二金属层的通孔面积可以小于接地屏蔽面积的约百分之四十。
[0026]在图4的实施方案中，ILD0岛212的上表面在包围岛212的第一金属层216的上表面下面。因此，ILD1进入第一金属层216中狭槽218的上部。
[0027]现在转到在图2的ILD1岛222处截取的横截面5-5，其在图5中示出，第一金属层216覆盖在本实施方案中应用的下层外延层206。ILD1岛222覆盖金属层216，并位于第二金属层230的狭槽232下面。这里，第二金属层230的连续的内侧234和外侧236部分位于岛222的侧面。
[0028]虽然本发明在大型、大功率、受到接地屏蔽的半导体器件(在5mm2屏蔽以上)中非常有用，但它在小型器件中也有用。本发明通常对半导体中使用芯片上导线键合的任何芯片上、集成的、非常大的接地屏蔽设计有用。它在例如RF LDMOS器件中尤其有用。
[0029]图6是本发明的实施方案的顶视图，其绘出受到接地屏蔽器件310。这里，器件310包括具有电路326的集成芯片324、沿其侧边的电容器316、和一对接地屏蔽100。屏蔽分别位于内侧导线焊盘312、313，和外侧导线焊盘314、515之间。虽然为了便于图解而将器件作为对称的示出，但应注意到器件也可以是不对称的。在对称方面的任何改变不影响本公开的实施方案的原理。接地屏蔽100的上金属层中的狭槽232是可见的。
[0030]图7是图6中描述的器件310的一部分的放大图，但是外加了穿过接地屏蔽100从内侧导线焊盘312延伸到外侧焊盘314的导线500。导线500基本上与狭槽232平行。
[0031]一方面，本发明提供用于半导体器件的接地屏蔽，其包括在半导体本体上的第一金属层。该第一层具有一系列在其中规则地间隔开的横向第一狭槽。该屏蔽还包括在第一金属层上的第二金属层。该第二层包括一系列规则地间隔开的横向第二狭槽使得第二狭槽覆盖第一狭槽之间的间隔，并且第二金属层覆盖第一狭槽。第二狭槽覆盖ILD1的岛，该岛铺放在第一金属层上。第一狭槽中具有宽度为Y1的ILD0的岛。ILD0岛可以被宽度为Y2的ILD1的岛覆盖，其中Y2等于或大于Y1。接地屏蔽可以经设计适用于小于接地屏蔽面积的约百分之六十(60％)的接触面积。接地屏蔽可以具有小于接地屏蔽面积的约百分之四十(40％)的通孔面积。更进一步地，接地屏蔽的面积可以大于约五平方毫米。
[0032]另一方面，本发明提供半导体器件，其包括半导体本体；位于半导体本体上并沿着器件的长度延伸的内侧导线焊盘；和位于半导体本体上，沿着器件的长度延伸的外侧导线焊盘。外侧焊盘与芯片的纵轴的间隔比内侧焊盘远。器件还具有位于内侧与外侧焊盘之间的接地屏蔽，该接地屏蔽沿着器件的长度延伸。接地屏蔽包括在半导体本体上的第一金属层。第一层包括一系列规则地间隔开的横向第一狭槽。屏蔽还具有在第一金属层上的第二金属层，该第二层包括一系列规则地间隔开的横向第二狭槽。第二狭槽覆盖第一狭槽之间的间隔，并且第二金属层覆盖第一狭槽。器件可以进一步包括在接地屏蔽上从内侧焊盘延伸到外侧导线焊盘的导线，其基本上与第一和第二金属层中的狭槽平行。在器件中，第一和第二金属层的图案化可以形成指结构，其为构成接地屏蔽的重复单元。器件的第二狭槽中可以包括ILD1，其中ILD1铺放在第一金属层上。更进一步地，第一狭槽中可以包括IDL0的岛，ILD0的每个岛具有宽度Y1。ILD0岛可以被ILD1的岛覆盖，每个ILD1岛具有宽度Y2，其中Y2大于Y1。屏蔽性能可以通过Y1和Y2的适当选择来操纵。另外，接触面积可以小于接地屏蔽面积的约60％。并且，通孔面积可以小于接地屏蔽面积的约40％。一方面，器件是大的，并且接地屏蔽的面积大于约5平方毫米。器件可以是RF LDMOS芯片。在这种情况下，器件可以包括在接地屏蔽下面的高掺杂注入层和背面接地。
[0033]在进一步的方面，本发明提供制造接地屏蔽的方法，其包括：在要接地的半导体本体上形成ILD0层；刻蚀ILD0层以便形成岛；在ILD0的岛和半导体本体上形成保形第一金属层；刻蚀第一金属层以便在其中限定规则地间隔开的狭槽；在被刻蚀的第一金属层上形成保形ILD1层；刻蚀ILD1层以便限定第一金属层和ILD0岛上的岛；在ILD1和暴露的第一金属层上形成保形第二金属层；和刻蚀第二金属层以便以规则的间隔形成狭槽，该狭槽直接在第一金属上ILD1的岛之上。
[0034]该方法在某些情况下可以包括在形成ILD0层之前在半导体本体上形成高掺杂的注入层。
[0035]虽然已经在前述详细说明中提出了至少一个示范性实施方案，但应了解，存在许多变体。例如，实施方案可以a)根据这里说明的应力降低原理用(规则的、不规则的、等)其它间隔图案，b)用多个金属和层间介质层，和c)用作为片段形成的狭槽和岛来实现。因此，应意识到这里描述的示范性实施方案不意图以任何方式限制本发明的范围、适用性或构造。相反，前述详细说明将为本领域的技术人员提供实现所述实施方案的方便的路线图。应了解的是可以在不脱离所附权利要求及其法律对等物中阐述的本发明范围的情况下对元件的功能和排列作出各种修改。

Claims (20)

1.一种用于半导体器件的接地屏蔽，其包括：
在半导体本体上的第一金属层，该第一层中包括一系列规则地间隔开的横向第一狭槽；和
在第一金属层之上的第二金属层，该第二层中包括一系列规则地间隔开的横向第二狭槽，该第二狭槽覆盖第一狭槽之间的间隔，并且第二金属层覆盖第一狭槽。
2.权利要求1的接地屏蔽，其中第二狭槽中包括层间介质ILD1的岛，该岛铺放在第一金属层上。
3.权利要求1的接地屏蔽，其中第一狭槽中包括层间介质ILD0的岛，该ILD0岛具有宽度Y1。
4.权利要求3的接地屏蔽，其中ILD0岛被具有宽度Y2的ILD1的岛覆盖，其中Y2大于或等于Y1。
5.权利要求1的接地屏蔽，其中半导体本体上的第一金属层的接触面积小于接地屏蔽面积的约百分之六十。
6.权利要求1的接地屏蔽，其中第一金属层上的第二金属层的通孔面积小于接地屏蔽面积的约百分之四十。
7.权利要求1的接地屏蔽，其中接地屏蔽的面积大于约五平方毫米。
8.一种半导体器件，其包括：
半导体本体；
内侧导线焊盘，其位于半导体本体上并沿着器件的长度延伸；
外侧导线焊盘，其位于半导体本体上，沿着器件的长度延伸，该外侧焊盘与芯片纵轴的间隔比内侧焊盘远；以及
接地屏蔽，其位于内侧和外侧焊盘之间，该接地屏蔽沿着器件的长度延伸，该接地屏蔽包括：
半导体本体上的第一金属层，该第一层中包括一系列规则地间隔开的横向第一狭槽；和
第一金属层之上的第二金属层，该第二层中包括一系列规则地间隔开的横向第二狭槽，该第二狭槽覆盖第一狭槽之间的间隔，且该第二金属层覆盖第一狭槽。
9.权利要求8的器件，其进一步包括在接地屏蔽上从内侧焊盘延伸到外侧导线焊盘的导线，其基本与第一和第二金属层中的狭槽平行。
10.权利要求9的器件，其中第一和第二金属层的开槽图案化形成接地屏蔽的重复单元。
11.权利要求8的器件，其中第二狭槽中包括层间介质ILD1，该ILD1铺放在第一金属层上。
12.权利要求8的器件，其中第一狭槽中包括层间介质ILD0的岛，ILD0的每个岛具有宽度Y1。
13.权利要求12的器件，其中ILD0岛被ILD1的岛覆盖，每个ILD1岛具有宽度Y2，其中Y2大于或等于Y1。
14.权利要求8的器件，其中半导体本体上的第一金属层的接触面积小于接地屏蔽面积的约百分之六十。
15.权利要求8的器件，其中第一金属层上的第二金属层的通孔面积小于接地屏蔽面积的约百分之四十。
16.权利要求8的器件，其中接地屏蔽的面积大于约五平方毫米。
17.权利要求8的器件，其中该器件包括RF LDMOS芯片。
18.权利要求17的器件，其中该器件进一步包括接地屏蔽下面的高掺杂注入层和背面接地。
19.一种制造权利要求8的器件的方法，其包括：
在要接地的半导体本体上形成层间介质ILD0层；
刻蚀层间介质ILD0层以便形成岛；
在ILD0的岛和半导体本体上形成保形第一金属层；
刻蚀第一金属层以便在其中限定规则地间隔开的狭槽；
在被刻蚀的第一金属层上形成保形层间介质ILD1层；
刻蚀ILD1层以便在第一金属层和ILD0的岛上形成岛；
在ILD1岛和暴露的第一金属层上形成保形第二金属层；和
刻蚀第二金属层以便以规则的间隔形成狭槽，该狭槽直接在第一金属层上的ILD1的岛之上。
20.权利要求19的方法，其进一步包括在形成ILD0层之前在半导体本体上形成高掺杂层。
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