JP2833522B2 - 半導体装置 - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に、外部回路のバッファアンプに接続されたオンチップ
出力アンプの負荷容量を実効的に低減せしめた半導体装
置に関するものである。
に、外部回路のバッファアンプに接続されたオンチップ
出力アンプの負荷容量を実効的に低減せしめた半導体装
置に関するものである。
【０００２】
【従来の技術】半導体装置において、半導体チップより
出力信号を外部に取り出すためには、外部回路とのイン
ピーダンスマッチングのためオンチップ上で何段かバッ
ファアンプを構成し、さらに外部にもバッファアンプを
何段か構成することが必要となる。すなわち、一旦オン
チップアンプで増幅を行った後、外部のバッファアンプ
でさらに増幅を行うこととなる。この場合、オンチップ
と外部回路との配線距離が長くなるため、オンチップ出
力アンプの最終段の負荷容量が大きくなるという問題が
ある。
出力信号を外部に取り出すためには、外部回路とのイン
ピーダンスマッチングのためオンチップ上で何段かバッ
ファアンプを構成し、さらに外部にもバッファアンプを
何段か構成することが必要となる。すなわち、一旦オン
チップアンプで増幅を行った後、外部のバッファアンプ
でさらに増幅を行うこととなる。この場合、オンチップ
と外部回路との配線距離が長くなるため、オンチップ出
力アンプの最終段の負荷容量が大きくなるという問題が
ある。
【０００３】出力アンプを有する半導体チップとして固
体撮像素子等の電荷結合素子（ＣＣＤ）を例に挙げて、
図４を参照して従来の半導体装置の出力回路について説
明する。固体撮像素子の形成された半導体チップ１００
は、パッケージ２００内に実装されており、半導体チッ
プ１００内の出力アンプ１は、外部回路３００内のバッ
ファアンプ１１に接続されている。
体撮像素子等の電荷結合素子（ＣＣＤ）を例に挙げて、
図４を参照して従来の半導体装置の出力回路について説
明する。固体撮像素子の形成された半導体チップ１００
は、パッケージ２００内に実装されており、半導体チッ
プ１００内の出力アンプ１は、外部回路３００内のバッ
ファアンプ１１に接続されている。
【０００４】出力アンプ１は、ＭＯＳトランジスタ３に
より構成されたソースフォロワを多段に（図示した例で
は３段）接続した構成となっている。半導体チップ１０
０内には、さらに、転送クロックφH の印加される転送
電極４、出力ゲート電圧ＶOGの印加される出力ゲート
５、出力アンプ１の初段の駆動トランジスタに接続され
たフローティングディフュージョン６、リセットパルス
φR が印加されるリセットゲート７、リセットドレイン
電圧ＶRDが印加されたリセットドレイン８を有するＣＣ
Ｄ２が形成されている。ここで、配線容量を少なくして
高速駆動を可能ならしめるために、フローティングディ
フュージョン６−出力アンプ１間の配線、および出力ア
ンプ内での段間の配線の配線長はできるだけ短くなるよ
うに考慮されている。
より構成されたソースフォロワを多段に（図示した例で
は３段）接続した構成となっている。半導体チップ１０
０内には、さらに、転送クロックφH の印加される転送
電極４、出力ゲート電圧ＶOGの印加される出力ゲート
５、出力アンプ１の初段の駆動トランジスタに接続され
たフローティングディフュージョン６、リセットパルス
φR が印加されるリセットゲート７、リセットドレイン
電圧ＶRDが印加されたリセットドレイン８を有するＣＣ
Ｄ２が形成されている。ここで、配線容量を少なくして
高速駆動を可能ならしめるために、フローティングディ
フュージョン６−出力アンプ１間の配線、および出力ア
ンプ内での段間の配線の配線長はできるだけ短くなるよ
うに考慮されている。
【０００５】図５（ａ）は、半導体チップの周辺部の状
態を、外部回路との接続状態とともに示した平面図であ
り、図５（ｂ）はそのＺ−Ｚ′線での断面図である。図
５（ａ）に示されるように、半導体チップ１００上には
出力アンプより導出された信号配線１２、接地配線１４
が形成されており、各配線の端部には出力パッド１６と
接地パッド１７が形成されている。パッケージ２００内
には、ダイパッド１８が設けられており、その上に半導
体チップ１００がマウントされている。パッケージの外
周部にはパッケージ内信号配線２０およびパッケージ内
接地配線２１が形成されている。
態を、外部回路との接続状態とともに示した平面図であ
り、図５（ｂ）はそのＺ−Ｚ′線での断面図である。図
５（ａ）に示されるように、半導体チップ１００上には
出力アンプより導出された信号配線１２、接地配線１４
が形成されており、各配線の端部には出力パッド１６と
接地パッド１７が形成されている。パッケージ２００内
には、ダイパッド１８が設けられており、その上に半導
体チップ１００がマウントされている。パッケージの外
周部にはパッケージ内信号配線２０およびパッケージ内
接地配線２１が形成されている。
【０００６】出力パッド１６とパッケージ内信号配線２
０との間、および接地パッド１７とパッケージ内接地配
線２１間はそれぞれボンディングワイヤ２２により接続
されている。図５（ｂ）に示されるように、信号配線１
２は、半導体基板２４上に第１層間絶縁膜２５を介して
形成されている。
０との間、および接地パッド１７とパッケージ内接地配
線２１間はそれぞれボンディングワイヤ２２により接続
されている。図５（ｂ）に示されるように、信号配線１
２は、半導体基板２４上に第１層間絶縁膜２５を介して
形成されている。
【０００７】出力アンプ１からバッファアンプ１１に至
る信号経路において、半導体チップ上においては、図５
（ｂ）に示されるように、信号配線１２は第１層間絶縁
膜２５を介して半導体基板２４と対向しているため、図
４に示されるように、出力アンプ１の出力端と出力パッ
ド１６との間には、オンチップ配線容量９が形成され
る。また、パッケージ端子部においては、ボンディング
ワイヤ２２およびパッケージ内信号配線２０と接地配線
等他の配線との間にパッケージ部配線容量１０が形成さ
れる。
る信号経路において、半導体チップ上においては、図５
（ｂ）に示されるように、信号配線１２は第１層間絶縁
膜２５を介して半導体基板２４と対向しているため、図
４に示されるように、出力アンプ１の出力端と出力パッ
ド１６との間には、オンチップ配線容量９が形成され
る。また、パッケージ端子部においては、ボンディング
ワイヤ２２およびパッケージ内信号配線２０と接地配線
等他の配線との間にパッケージ部配線容量１０が形成さ
れる。
【０００８】
【発明が解決しようとする課題】例えば、固体撮像素子
では高画素化が進められているため、出力アンプの高周
波側への帯域の拡大が求められている。しかし、上述し
た従来の半導体装置では、出力アンプの出力部にオンチ
ップ配線容量９およびパッケージ部配線容量１０がつく
ため、帯域の伸びが制限を受けていた。あるいは、帯域
を伸ばすために消費電力の増大を招いていた。
では高画素化が進められているため、出力アンプの高周
波側への帯域の拡大が求められている。しかし、上述し
た従来の半導体装置では、出力アンプの出力部にオンチ
ップ配線容量９およびパッケージ部配線容量１０がつく
ため、帯域の伸びが制限を受けていた。あるいは、帯域
を伸ばすために消費電力の増大を招いていた。
【０００９】本発明は、上述の点に対処してなされたも
のであって、その目的とするところは、出力アンプの出
力部での配線容量を低減し、出力アンプの帯域を拡大
し、半導体装置の高速駆動を可能ならしめることであ
る。あるいは、帯域の余裕分を消費電流の削減に割り当
てることができるようにすることである。
のであって、その目的とするところは、出力アンプの出
力部での配線容量を低減し、出力アンプの帯域を拡大
し、半導体装置の高速駆動を可能ならしめることであ
る。あるいは、帯域の余裕分を消費電流の削減に割り当
てることができるようにすることである。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
め、本発明によれば、半導体チップ（１００）がパッケ
ージ（２００）内に搭載され、前記半導体チップ内に形
成された出力アンプ（１）の出力信号が外部回路（３０
０）のバッファアンプ（１１）に入力される半導体装置
において、前記出力アンプの出力信号を導出するための
パッケージ内の信号配線（２０）の下層には前記バッフ
ァアンプの同相出力端子に接続されたパッケージ内遮蔽
配線（２３）が形成されていることを特徴とする半導体
装置、が提供される。
め、本発明によれば、半導体チップ（１００）がパッケ
ージ（２００）内に搭載され、前記半導体チップ内に形
成された出力アンプ（１）の出力信号が外部回路（３０
０）のバッファアンプ（１１）に入力される半導体装置
において、前記出力アンプの出力信号を導出するための
パッケージ内の信号配線（２０）の下層には前記バッフ
ァアンプの同相出力端子に接続されたパッケージ内遮蔽
配線（２３）が形成されていることを特徴とする半導体
装置、が提供される。
【００１１】そして、好ましくは、前記出力アンプの出
力端からパッド（１６）部に至る配線（１２）の下層に
は当該半導体チップの内部回路には接続されていない遮
蔽配線（１３）が形成され、該遮蔽配線には前記バッフ
ァアンプの同相出力端子が接続される。
力端からパッド（１６）部に至る配線（１２）の下層に
は当該半導体チップの内部回路には接続されていない遮
蔽配線（１３）が形成され、該遮蔽配線には前記バッフ
ァアンプの同相出力端子が接続される。
【００１２】
【作用】出力アンプの出力が導出される信号配線の下層
に遮蔽配線が配されたことにより、信号配線と半導体基
板間の容量結合が遮断され、両者間に容量が形成されな
くなり、代わりに信号配線と遮蔽配線との間に配線容量
が形成される。而して、本発明においては、遮蔽配線に
バッファアンプの同相出力信号が入力される。一般に、
バッファアンプには、エミッタフォロワのような、出力
信号が入力信号と同相でかつ振幅がほぼ等しくなる増幅
器が用いられる。したがって、この同相出力信号が遮蔽
配線に印加されるとき、信号配線と遮蔽配線とには、同
相でかつほぼ等しい振幅の信号が印加されることにな
る。この状態では、両配線間に配線容量が寄生していて
も実効的に容量を持たないことと等価になる。
に遮蔽配線が配されたことにより、信号配線と半導体基
板間の容量結合が遮断され、両者間に容量が形成されな
くなり、代わりに信号配線と遮蔽配線との間に配線容量
が形成される。而して、本発明においては、遮蔽配線に
バッファアンプの同相出力信号が入力される。一般に、
バッファアンプには、エミッタフォロワのような、出力
信号が入力信号と同相でかつ振幅がほぼ等しくなる増幅
器が用いられる。したがって、この同相出力信号が遮蔽
配線に印加されるとき、信号配線と遮蔽配線とには、同
相でかつほぼ等しい振幅の信号が印加されることにな
る。この状態では、両配線間に配線容量が寄生していて
も実効的に容量を持たないことと等価になる。
【００１３】一方、パッケージ内に遮蔽配線を形成した
ときには、パッケージ端子部の信号配線と他の配線やダ
イパッドとの間に形成される容量結合が遮蔽配線により
遮断されるため、パッケージ部の信号配線も他の配線と
の間に配線容量を持たずに遮蔽配線との間でのみ配線容
量を持つこととなる。そして、パッケージ内遮蔽配線に
端子部の信号配線と同相で同一振幅の信号が印加される
とき、この配線容量も実効的な意味を持たないようにな
る。したがって、本発明により、出力アンプの出力部で
の配線容量は実効的に低減され、その高周波での帯域の
拡大が可能になる。
ときには、パッケージ端子部の信号配線と他の配線やダ
イパッドとの間に形成される容量結合が遮蔽配線により
遮断されるため、パッケージ部の信号配線も他の配線と
の間に配線容量を持たずに遮蔽配線との間でのみ配線容
量を持つこととなる。そして、パッケージ内遮蔽配線に
端子部の信号配線と同相で同一振幅の信号が印加される
とき、この配線容量も実効的な意味を持たないようにな
る。したがって、本発明により、出力アンプの出力部で
の配線容量は実効的に低減され、その高周波での帯域の
拡大が可能になる。
【００１４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［参考例］ 図１は、本発明の参考例を示す等価回路図である。同図
において、図４に示した従来例の回路図と同等の部分に
は同一の参照番号が付されているので重複する説明は省
略するが、本発明の参考例の回路においては、半導体チ
ップ上の信号配線につくオンチップ配線容量９がバッフ
ァアンプ１１の出力端子との間に形成される。これによ
り、オンチップ配線容量は実効的にゼロとなる。
て説明する。 ［参考例］ 図１は、本発明の参考例を示す等価回路図である。同図
において、図４に示した従来例の回路図と同等の部分に
は同一の参照番号が付されているので重複する説明は省
略するが、本発明の参考例の回路においては、半導体チ
ップ上の信号配線につくオンチップ配線容量９がバッフ
ァアンプ１１の出力端子との間に形成される。これによ
り、オンチップ配線容量は実効的にゼロとなる。
【００１５】図２（ａ）は、本参考例の半導体チップ外
周部付近の状態を示す外部回路との接続を含めて示す平
面図であり、図２（ｂ）は、図２（ａ）のＸ−Ｘ′線の
断面図である。図２（ａ）に示されるように、半導体チ
ップ１００は、パッケージ２００に形成されたダイパッ
ド１８上に搭載されている。半導体チップ１００上には
出力アンプより導出された信号配線１２、接地配線１４
が形成されており、信号配線１２の下層には遮蔽配線１
３が形成されている。すなわち、図２（ｂ）に示される
ように、半導体基板２４上には、第１の層間絶縁膜２５
を介して遮蔽配線１３が形成され、さらにその上に第２
の層間絶縁膜２６を介して信号配線１２が形成されてい
る。信号配線１２は、図の左方において出力アンプ１の
出力端に接続されている。一方、遮蔽配線１３は出力ア
ンプの近くまで敷設されるが、チップ内においていずれ
の回路とも接続されることはない。
周部付近の状態を示す外部回路との接続を含めて示す平
面図であり、図２（ｂ）は、図２（ａ）のＸ−Ｘ′線の
断面図である。図２（ａ）に示されるように、半導体チ
ップ１００は、パッケージ２００に形成されたダイパッ
ド１８上に搭載されている。半導体チップ１００上には
出力アンプより導出された信号配線１２、接地配線１４
が形成されており、信号配線１２の下層には遮蔽配線１
３が形成されている。すなわち、図２（ｂ）に示される
ように、半導体基板２４上には、第１の層間絶縁膜２５
を介して遮蔽配線１３が形成され、さらにその上に第２
の層間絶縁膜２６を介して信号配線１２が形成されてい
る。信号配線１２は、図の左方において出力アンプ１の
出力端に接続されている。一方、遮蔽配線１３は出力ア
ンプの近くまで敷設されるが、チップ内においていずれ
の回路とも接続されることはない。
【００１６】遮蔽配線１３は、スルーホールを介して上
層配線に引き出され、遮蔽パッド１５、ボンディングワ
イヤ２２、パッケージ内帰還配線１９を介してバッファ
アンプ１１の出力端子に接続されている。信号配線１２
は、出力パッド１６、ボンディングワイヤ２２、パッケ
ージ内信号配線２０を介してバッファアンプ１１の入力
端子に接続されている。また、接地配線１４は、接地パ
ッド１７、ボンディングワイヤ２２を介してパッケージ
内接地配線２１に接続されている。
層配線に引き出され、遮蔽パッド１５、ボンディングワ
イヤ２２、パッケージ内帰還配線１９を介してバッファ
アンプ１１の出力端子に接続されている。信号配線１２
は、出力パッド１６、ボンディングワイヤ２２、パッケ
ージ内信号配線２０を介してバッファアンプ１１の入力
端子に接続されている。また、接地配線１４は、接地パ
ッド１７、ボンディングワイヤ２２を介してパッケージ
内接地配線２１に接続されている。
【００１７】［実施例］ 図３（ａ）は、本発明の一実施例の半導体チップ外周部
付近の状態を、外部回路との接続状態を含めて示す平面
図であり、図３（ｂ）、図３（ｃ）は、ぞれぞれ図３
（ａ）のＸ−Ｘ′線、Ｙ−Ｙ′線での断面図である。図
３において、図２に示した参考例の部分と対応する部分
には同一の参照番号が付されている。本実施例において
は、半導体チップ１００内に遮蔽配線１３が形成される
外、パッケージ２００内ではパッケージ内信号配線２０
の下層にパッケージ内遮蔽配線２３が設けられられる。
このパッケージ内遮蔽配線２３は、スルーホールを介し
て、バッファアンプ１１の出力端に接続されたパッケー
ジ内帰還配線１９に接続されている。
付近の状態を、外部回路との接続状態を含めて示す平面
図であり、図３（ｂ）、図３（ｃ）は、ぞれぞれ図３
（ａ）のＸ−Ｘ′線、Ｙ−Ｙ′線での断面図である。図
３において、図２に示した参考例の部分と対応する部分
には同一の参照番号が付されている。本実施例において
は、半導体チップ１００内に遮蔽配線１３が形成される
外、パッケージ２００内ではパッケージ内信号配線２０
の下層にパッケージ内遮蔽配線２３が設けられられる。
このパッケージ内遮蔽配線２３は、スルーホールを介し
て、バッファアンプ１１の出力端に接続されたパッケー
ジ内帰還配線１９に接続されている。
【００１８】このように構成された半導体装置では、パ
ッケージ端子部の信号配線は、図１に示す参考例の場合
とは異なって、接地との間ではなく、バッファアンプの
出力端子との間にパッケージ部配線容量（１０）をもつ
ことになる。したがって、本実施例では、オンチップ配
線容量ばかりでなく、パッケージ端子部配線容量も実効
的にゼロとなり、その分出力アンプの帯域が拡大され
る。
ッケージ端子部の信号配線は、図１に示す参考例の場合
とは異なって、接地との間ではなく、バッファアンプの
出力端子との間にパッケージ部配線容量（１０）をもつ
ことになる。したがって、本実施例では、オンチップ配
線容量ばかりでなく、パッケージ端子部配線容量も実効
的にゼロとなり、その分出力アンプの帯域が拡大され
る。
【００１９】上記の実施例では、オンチップ配線容量お
よびパッケージ端子部配線容量の双方をバッファアンプ
の出力端子側に形成されるようにしていたが、オンチッ
プ配線容量については、従来例と同様に接地部との間に
形成されるようにし、パッケージ端子部容量のみがバッ
ファアンプの出力端子との間に形成されるようにしても
よい。実際、パッケージ端子部容量がバッファアンプの
出力端子との間に形成されるようにすることにより、３
ｄＢダウン周波数を、図４に示す従来例の場合の９４Ｍ
Ｈｚから１１４ＭＨｚに上昇させることができた。な
お、本発明は、固体撮像素子を有する半導体装置に有利
に適用されるが、これに限定されるものではなく、出力
アンプの出力信号が外部回路のバッファアンプにて増幅
されるすべての回路に適用が可能なものである。
よびパッケージ端子部配線容量の双方をバッファアンプ
の出力端子側に形成されるようにしていたが、オンチッ
プ配線容量については、従来例と同様に接地部との間に
形成されるようにし、パッケージ端子部容量のみがバッ
ファアンプの出力端子との間に形成されるようにしても
よい。実際、パッケージ端子部容量がバッファアンプの
出力端子との間に形成されるようにすることにより、３
ｄＢダウン周波数を、図４に示す従来例の場合の９４Ｍ
Ｈｚから１１４ＭＨｚに上昇させることができた。な
お、本発明は、固体撮像素子を有する半導体装置に有利
に適用されるが、これに限定されるものではなく、出力
アンプの出力信号が外部回路のバッファアンプにて増幅
されるすべての回路に適用が可能なものである。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
オンチップの出力アンプ最終段の負荷容量を実効的に低
減できるため、出力アンプ帯域の高周波限界を拡大する
ことができる。あるいは、帯域に余裕がある場合には余
裕分を消費電力低減等に割り当てることができる。
オンチップの出力アンプ最終段の負荷容量を実効的に低
減できるため、出力アンプ帯域の高周波限界を拡大する
ことができる。あるいは、帯域に余裕がある場合には余
裕分を消費電力低減等に割り当てることができる。
【図１】本発明の参考例の等価回路図。
【図２】本発明の参考例における半導体チップ周辺部の
構成を示す平面図と断面図。
構成を示す平面図と断面図。
【図３】本発明の一実施例における半導体チップ周辺部
の構成を示す平面図と断面図。
の構成を示す平面図と断面図。
【図４】従来例の等価回路図。
【図５】従来例における半導体チップ周辺部の構成を示
す平面図と断面図。
す平面図と断面図。
１ 出力アンプ ２ ＣＣＤ（電荷結合素子） ３ ＭＯＳトランジスタ ４ 転送電極 ５ 出力ゲート ６ フローティングディフュージョン ７ リセットゲート ８ リセットドレイン ９ オンチップ配線容量 １０ パッケージ部配線容量 １１ バッファアンプ １２ 信号配線 １３ 遮蔽配線 １４ 接地配線 １５ 遮蔽パッド １６ 出力パッド １７ 接地パッド １８ ダイパッド １９ パッケージ内帰還配線 ２０ パッケージ内信号配線 ２１ パッケージ内接地配線 ２２ ボンディングワイヤ ２３ パッケージ内遮蔽配線 ２４ 半導体基板 ２５ 第１層間絶縁膜 ２６ 第２層間絶縁膜 １００ 半導体チップ ２００ パッケージ ３００ 外部回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/04 H01L 21/822
Claims (2)
- 【請求項１】 半導体チップがパッケージ内に搭載さ
れ、前記半導体チップ内に形成された出力アンプの出力
信号が外部回路のバッファアンプに入力される半導体装
置において、前記出力アンプの出力信号を導出するため
のパッケージ内の信号配線の下層または上層には前記バ
ッファアンプの同相出力端子に接続されたパッケージ内
遮蔽配線が形成されていることを特徴とする半導体装
置。 - 【請求項２】 前記出力アンプの出力端からパッド部に
至る配線の下層には当該半導体チップの内部回路には接
続されていない遮蔽配線が形成されており、該遮蔽配線
には前記バッファアンプの同相出力端子が接続されてい
ることを特徴とする請求項１記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7125678A JP2833522B2 (ja) | 1995-04-27 | 1995-04-27 | 半導体装置 |
| US08/638,163 US5616952A (en) | 1995-04-27 | 1996-04-26 | Semiconductor device with structure to decrease wiring capacitance |
| KR1019960013120A KR100203311B1 (ko) | 1995-04-27 | 1996-04-26 | 배선 캐패시턴스를 감소시키기 위한 구조의 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7125678A JP2833522B2 (ja) | 1995-04-27 | 1995-04-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08306868A JPH08306868A (ja) | 1996-11-22 |
| JP2833522B2 true JP2833522B2 (ja) | 1998-12-09 |
Family
ID=14915965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7125678A Expired - Fee Related JP2833522B2 (ja) | 1995-04-27 | 1995-04-27 | 半導体装置 |
Country Status (3)
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| JP (1) | JP2833522B2 (ja) |
| KR (1) | KR100203311B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1272933B (it) * | 1994-01-28 | 1997-07-01 | Fujitsu Ltd | Dispositivo a circuito integrato di semiconduttore |
| US6049470A (en) * | 1997-05-30 | 2000-04-11 | Dalsa, Inc. | Package with reticulated bond shelf |
| US6191475B1 (en) * | 1997-11-26 | 2001-02-20 | Intel Corporation | Substrate for reducing electromagnetic interference and enclosure |
| US6008533A (en) * | 1997-12-08 | 1999-12-28 | Micron Technology, Inc. | Controlling impedances of an integrated circuit |
| JP3540190B2 (ja) * | 1999-03-15 | 2004-07-07 | 日本電気株式会社 | 半導体記憶装置 |
| KR20010009697A (ko) * | 1999-07-13 | 2001-02-05 | 윤종용 | 차폐선을 구비한 반도체 집적회로 |
| US6538336B1 (en) * | 2000-11-14 | 2003-03-25 | Rambus Inc. | Wirebond assembly for high-speed integrated circuits |
| US6646888B2 (en) * | 2001-10-02 | 2003-11-11 | International Business Machines Corporation | Low inductance multiple resistor EC capacitor pad |
| JP4110917B2 (ja) * | 2002-10-21 | 2008-07-02 | 株式会社デンソー | 電子制御装置 |
| US7375978B2 (en) * | 2003-12-23 | 2008-05-20 | Intel Corporation | Method and apparatus for trace shielding and routing on a substrate |
| CN101203956B (zh) * | 2005-03-10 | 2010-10-06 | 康蒂特米克微电子有限公司 | 集成电路的供电设备 |
| US7259625B2 (en) * | 2005-04-05 | 2007-08-21 | International Business Machines Corporation | High Q monolithic inductors for use in differential circuits |
| US7368668B2 (en) * | 2006-02-03 | 2008-05-06 | Freescale Semiconductor Inc. | Ground shields for semiconductors |
| DE102006042800A1 (de) * | 2006-09-08 | 2008-03-27 | Conti Temic Microelectronic Gmbh | Geregelte Energieversorgung eines Schaltkreises |
| KR101128063B1 (ko) | 2011-05-03 | 2012-04-23 | 테세라, 인코포레이티드 | 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리 |
| US8404520B1 (en) | 2011-10-17 | 2013-03-26 | Invensas Corporation | Package-on-package assembly with wire bond vias |
| US8835228B2 (en) | 2012-05-22 | 2014-09-16 | Invensas Corporation | Substrate-less stackable package with wire-bond interconnect |
| US9167710B2 (en) | 2013-08-07 | 2015-10-20 | Invensas Corporation | Embedded packaging with preformed vias |
| US9368375B2 (en) | 2013-10-11 | 2016-06-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Apparatus and method for self-aligning chip placement and leveling |
| US9093449B2 (en) | 2013-10-23 | 2015-07-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Apparatus and method for chip placement and molding |
| US9583456B2 (en) | 2013-11-22 | 2017-02-28 | Invensas Corporation | Multiple bond via arrays of different wire heights on a same substrate |
| US9583411B2 (en) | 2014-01-17 | 2017-02-28 | Invensas Corporation | Fine pitch BVA using reconstituted wafer with area array accessible for testing |
| US9490222B1 (en) * | 2015-10-12 | 2016-11-08 | Invensas Corporation | Wire bond wires for interference shielding |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254770A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | イメージセンサ |
| JPH0348455A (ja) * | 1989-04-17 | 1991-03-01 | Nec Corp | 半導体装置 |
| JPH04142074A (ja) * | 1990-10-02 | 1992-05-15 | Seiko Epson Corp | 半導体装置 |
| JPH04215467A (ja) * | 1990-12-14 | 1992-08-06 | Alps Electric Co Ltd | 半導体集積回路 |
| US5479044A (en) * | 1993-06-25 | 1995-12-26 | Nec Corporation | Semiconductor circuit device capable of reducing influence of a parasitic capacitor |
-
1995
- 1995-04-27 JP JP7125678A patent/JP2833522B2/ja not_active Expired - Fee Related
-
1996
- 1996-04-26 US US08/638,163 patent/US5616952A/en not_active Expired - Lifetime
- 1996-04-26 KR KR1019960013120A patent/KR100203311B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US5616952A (en) | 1997-04-01 |
| KR100203311B1 (ko) | 1999-06-15 |
| JPH08306868A (ja) | 1996-11-22 |
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