JP3680488B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、第1導電型基板に、少なくとも出力部第2導電型ウェル領域と、保護素子第2導電型ウェル領域とが形成された半導体装置に関する。
【0002】
【従来の技術】
従来、MOS集積回路においては、出力段として、N型基板にPウェルを形成し、このPウェルに高濃度のN型不純物を拡散したソース領域及びドレイン領域を埋め込み、この間のチャンネルにMOS構造のゲートを配してなるNチャンネルFETが利用されている。
【0003】
このようなMOS集積回路の一例としては、図3に示す半導体装置が挙げられる。
【0004】
この半導体装置は、N型基板1上に、出力段としてのNチャンネルFETを備える出力部Pウェル6と、保護素子としてのトランジスタを備える保護素子Pウェル5と、外部からのワイヤが接続されるパッド4と、これらFET及びトランジスタとパッド4とを接続して出力電圧を伝送する配線3とが形成されたものである。
【0005】
出力部P型ウェル6には、第1の高濃度N型領域11と、第2の高濃度N型領域12と、第3の高濃度N型領域13と、第1の高濃度P型領域14と、第1のゲート18と、第2のゲート19とが形成されている。
【0006】
第1の高濃度N型領域11と、第3の高濃度N型領域13とは、所定距離離間されて形成され、これらの間のチャンネルには絶縁層を介して第1のゲート18が被着され、NチャンネルFETを構成している。この第1の高濃度N型領域11はソース端子21に、第3の高濃度N型領域13は上記配線3に、第1のゲート18はゲート端子23に、それぞれ接続している。
【0007】
第2の高濃度N型領域12と、第3の高濃度N型領域13とは、所定距離離間されて形成され、これらの間のチャンネルには絶縁層を介して第2のゲート19が被着され、NチャンネルFETを構成している。この第2の高濃度N型領域12はドレイン端子22に、第3の高濃度N型領域13は上記配線3に、第1のゲート19は入力端子23に、それぞれ接続している。また、第1の高濃度P型領域14は、出力部Pウェル端子25に接続されている。
【0008】
保護素子Pウェル5は、上記出力部Pウェル6と所定距離離間され、第4の高濃度N型領域15と、第2の高濃度P型領域16と、第3の高濃度P型領域17とが形成されている。
【0009】
第4の高濃度N型領域15と第2の高濃度P型領域16、同じく第4の高濃度N型領域15と第3の高濃度P型領域17は、それぞれ所定距離離間されて形成され、保護トランジスタを構成している。
【0010】
第4の高濃度N型領域15は上記配線3と、第2の高濃度P型領域16及び第3の高濃度P型領域17は、保護素子Pウェル端子26と接続されている。この保護素子Pウェル端子26には、所定の電圧VLが印加される場合もある。この場合には、この保護素子Pウェル5と、出力部Pウェル6との電位が異なるため、これらのPウェルが分離して形成される。
【0011】
上記配線3は、絶縁層を介してこの基板上に形成された導電層であり、第3の高濃度N型領域13と、第4の高濃度N型領域15と、パッド4とを接続している。
【0012】
このN型基板1には、複数の高濃度N型領域31が形成され、それぞれサブストレート電圧端子27に接続されている。
【0013】
【発明が解決しようとする課題】
ところで、上述の半導体装置においては、いわゆるバックゲート効果が知られている。バックゲート効果とは、N型基板1のサブストレート電位の変動がパッド4に出力電圧の変動として現れる現象をいう。
【0014】
バックゲート効果の一例としては、CCD固体撮像素子部を含む半導体装置において、サブストレートに加わる電子シャッタのパルスが、出力段のFETを介して映像信号に影響を及ぼすことがある。
【0015】
また、バックゲート効果としては、半導体装置に配設された配線、抵抗、容量等の出力回りの部分に対して、サブストレート電位の変動として直接に影響を及ぼす場合がある。このようなバックゲート効果により、出力信号の特性が劣化することがある。
【0016】
この発明は、上述の課題を解決するためになされるもので、バックゲート効果、特に上記出力回りの部分に及ぼす影響を抑制された半導体装置を提供することを目的とする。
【0017】
【課題を解決するための手段】
本発明は、上述の課題を解決するため、第1導電型基板に、少なくとも、出力段の能動素子が形成された出力部第2導電型ウェル領域と、保護素子を形成した保護素子第2導電型ウェル領域と、配線と、パッドとが形成された半導体装置において、上記出力部第2導電型ウェル領域と上記保護素子第2導電型ウェル領域とは、連結されて共通第2導電型ウェル領域とされ、上記共通第2導電型ウェル領域には、少なくとも、上記能動素子を構成している第1導電型高濃度領域と、上記保護素子を構成している第1導電型高濃度領域とが形成され、上記配線は、出力信号を伝送し、絶縁層を介して上記第1導電型基板上に形成された導電層であり、上記能動素子を構成している上記第1導電型高濃度領域と、上記保護素子を構成している上記第1導電型高濃度領域と、上記パッドとを接続しており、上記配線と、上記パッドとの出力回りの部分が、上記第1導電型基板から上記共通第2導電型ウェル領域を介して隔てられ、電気的に隔離されていることを特徴とする。
【0018】
【発明の実施の形態】
以下、この発明に係る半導体装置の実施の形態の一例について、詳細に説明する。
【0019】
この半導体装置は、図1に示すように、N型基板1の共通Pウェル2に、出力段としてのNチャンネルFETと、保護素子としてのトランジスタと、これらFET及びトランジスタとパッド4とを接続する配線3とが形成されたものである。
【0020】
即ち、この半導体装置は、上記図3において示した従来の半導体装置における出力部Pウェル6と、保護素子Pウェル5とが連結されて共通Pウェル2とされたものである。
【0021】
共通P型ウェル2には、第1の高濃度N型領域11と、第2の高濃度N型領域12と、第3の高濃度N型領域13と、第4の高濃度N型領域15と、第1の高濃度P型領域14と、第2の高濃度P型領域16と、第3の高濃度P型領域17と、第1のゲート18と、第2のゲート19とが形成されている。
【0022】
第1の高濃度N型領域11と、第3の高濃度N型領域13とは、所定距離離間されて形成され、これらの間のチャンネルには絶縁層を介して第1のゲート18が被着され、NチャンネルFETを構成している。この第1の高濃度N型領域11はソース端子21に、第3の高濃度N型領域13は上記配線3に、第1のゲート18はゲート端子23に、それぞれ接続している。
【0023】
第2の高濃度N型領域12と、第3の高濃度N型領域13とは、所定距離離間されて形成され、これらの間のチャンネルには絶縁層を介して第2のゲート19が被着され、NチャンネルFETを構成している。この第2の高濃度N型領域12はドレイン端子22に、第3の高濃度N型領域13は上記配線3に、第1のゲート19は入力端子23に、それぞれ接続している。また、第1の高濃度P型領域14は、出力部Pウェル端子25に接続されている。
【0024】
第4の高濃度N型領域15と第2の高濃度P型領域16、同じく第4の高濃度N型領域15と第3の高濃度P型領域17は、それぞれ所定距離離間されて形成され、保護トランジスタを構成している。
【0025】
第4の高濃度N型領域15は上記配線3と、第2の高濃度P型領域16及び第3の高濃度P型領域17は保護素子Pウェル端子26と接続されている。
【0026】
上記配線3は、絶縁層を介してこの基板上に形成された導電層であり、第3の高濃度N型領域13と、第4の高濃度N型領域15と、パッド4とを接続している。
【0027】
第1の高濃度P型領域14は、出力部Pウェル端子25に接続されている。また、このN型基板1には、複数の高濃度N型領域31が形成され、それぞれサブストレート電圧端子27に接続されている。
【0028】
このように、この半導体装置においては、上記配線3と、パッド4との出力回りの部分が、N型基板1から共通Pウェル2を介して隔てられ、電気的に隔離されている。従って、例えばCCD固体撮像素子部の電子シャッタのパルスによってN型基板1に加えられるサブストレート電位の変動が、出力信号にバックゲート効果として反映する程度は縮減される。
【0029】
次に、CCD固体撮像素子部から供給される信号に対して上記FETを出力段として用いる形態の一例について説明する。
【0030】
このCCD固体撮像素子部102は、図2に示すように、この半導体装置を構成する半導体チップ101の一部として一体に形成されたものである。ここでは、簡単のために第1のFET103と、第2のFET104とが図示され、保護トランジスタは省略されている。
【0031】
このICチップ101は、端子としては、ソース電圧端子21と、ゲート電圧端子23と、ドレイン電圧端子22と、ウェルグランド端子25と、サブストレート電圧端子27と、出力電圧端子105とを有している。
【0032】
このICチップ101における各部の働きを信号の流れに従って説明すると、CCD固体撮像素子部102から、第1のFET103のゲートに入力した信号は、この第1のFET103のソースに接続する出力電圧端子105から出力される。この第1のFET103のソース及び出力電圧端子105にドレインが接続される第2のFET104は、ゲート電圧端子VGGから印加されるゲート電圧により制御され、上記第1のFET103の負荷として作用する。
【0033】
上記第1のFET103のドレインにはドレイン電圧端子22からドレイン電圧VDDが、第2のFETのソースにはソース電圧端子21からソース電圧VSSがそれぞれ供給される。なお、出力電圧端子105とウェルグランド端子25間には、保護素子として図示されないトランジスタが形成されている。
【0034】
続いて、このICチップ101における、図1に示した半導体装置の構造について説明する。
【0035】
上述したように、このICチップ101は、同図にて示した出力段のFETに加えてCCD固体撮像部102を有するものである。具体的には、同図における第2の高濃度N型領域12、第2のゲート19、第3の高濃度型領域13からなるNチャンネルFETは、このICチップ101の第1のFET103に対応している。また、同図おける第3の高濃度N型領域13、第1のゲート18、第1の高濃度型領域11からなるNチャンネルFETは、このICチップ101の第2のFET104に対応している。
【0036】
さらに、同図の共通Pウェル2に形成された配線3及びパッド4は、このICチップ101の出力電圧端子105に接続するものである。また、同図の第4の高濃度N型領域15、第2の高濃度P型領域16、第3の高濃度P型領域17にてなるトランジスタは、図示されていないが、このICチップ101の出力電圧端子105とウェルグランド端子25との間に挿入されて保護素子となる。
【0037】
そして、このICチップ101においては、共通Pウェル2を形成し、配線、パッド等の出力回りの部分はこの共通Pウェル2に形成している。
【0038】
なお、同図中のソース電圧端子21、ドレイン電圧端子22、ゲート電圧端子23、ウェルグランド電圧端子25、サブストレート電圧端子27は、このICチップ101におけるそれぞれ同じ番号を付した箇所に接続している。
【0039】
このようなICチップ101は、上述の半導体装置の特徴を備えている。即ち、このICチップ109は、CCD撮像素子部102の電子シャッタのパルスによってサブストレート電位が変動する場合にも、出力電圧端子105に接続する配線、パッド等の出力回りの部分を共通Pウェルに形成し、サブストレートと電気的に隔離しているので、サブストレート電位の変動が出力信号を変調するバックゲート効果の影響が軽減されている。
【0040】
なお、この実施の形態においては、第1の導電型としてはN型、第2の導電型としてはP型として例示したが、第1の導電型をP型、第2の導電型をN型としてもよいことはもちろんである。
【0041】
また、上記実施の形態においては出力電圧の配線3及びパッド4について例示したが、抵抗、容量、また、ソース電圧、ゲート電圧、ドレイン電圧の配線及びパッド、その他の出力回りの部分もPウェル2によってN型基板1より電気的に分離することによってバックゲート効果の軽減を図ることができる。
【0042】
さらに、この発明はCCD撮像素子部102に限られず、サブストレート電位が変動するような他の装置に対して用いることにより、該装置のバックゲート効果を縮減することができる。
【0043】
そして、この発明は上記実施の形態において示した領域の配置に限定されない。例えば、図1中のN型基板1に形成された高濃度N型領域31は、島上のコンタクト領域を設けることにより、保護素子の近くでコンタクトとを取ることが可能である。
【0044】
【発明の効果】
以上述べたように、この発明に係る半導体装置は、サブストレート電位の変動により出力信号が変調されるバックゲート効果を軽減することができる。従って、例えばCCD撮像素子のように電子シャッタのパルスによりサブストレート電位が変動する素子においては、外部のデカップリング容量付加が不要になり、部品点数の削減のみならず、CCD撮像素子側の端子数を削減することができる。
【0045】
また、N型基板のPウェルの共通化により、Pウェルの分離用の基板領域が不要になるので、この半導体装置のチップサイズを縮小することができる。
【図面の簡単な説明】
【図1】この発明に係る半導体装置の実施の形態の一例の断面図である。
【図2】CCD撮像素子部を有する上記半導体装置の回路図である。
【図3】従来の半導体装置の断面図である。
【符号の説明】
1 N型基板、2 共通Pウェル、3 配線、4 パッド、102 CCD撮像素子部
Claims (4)
- 第1導電型基板に、少なくとも、出力段の能動素子が形成された出力部第2導電型ウェル領域と、保護素子を形成した保護素子第2導電型ウェル領域と、配線と、パッドとが形成された半導体装置において、
上記出力部第2導電型ウェル領域と上記保護素子第2導電型ウェル領域とは、連結されて共通第2導電型ウェル領域とされ、
上記共通第2導電型ウェル領域には、少なくとも、上記能動素子を構成している第1導電型高濃度領域と、上記保護素子を構成している第1導電型高濃度領域とが形成され、
上記配線は、出力信号を伝送し、絶縁層を介して上記第1導電型基板上に形成された導電層であり、上記能動素子を構成している上記第1導電型高濃度領域と、上記保護素子を構成している上記第1導電型高濃度領域と、上記パッドとを接続しており、
上記配線と、上記パッドとの出力回りの部分が、上記第1導電型基板から上記共通第2導電型ウェル領域を介して隔てられ、電気的に隔離されている
されていることを特徴とする半導体装置。 - 上記第1の導電型はN型、上記第2の導電型はP型であることを特徴とする請求項1記載の半導体装置。
- 上記第1の導電型はP型、上記第2の導電型はN型であることを特徴とする請求項1記載の半導体装置。
- 電子シャッタ機能を有するCCD撮像素子部を備え、上記CCD撮像素子部からの信号が上記出力段に供給されることを特徴とする請求項2記載の半導体装置。
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