JP3349451B2 - 電荷転送素子 - Google Patents
電荷転送素子Info
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- 239000000758 substrate Substances 0.000 claims description 20
- 239000004065 semiconductor Substances 0.000 claims description 12
- 230000035945 sensitivity Effects 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 6
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
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- Transforming Light Signals Into Electric Signals (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、電荷転送素子に関
し、詳しくは、出力感度を向上するための出力部の電極
構造に関する。
し、詳しくは、出力感度を向上するための出力部の電極
構造に関する。
【０００２】
【従来の技術】ＣＣＤシフトレジスタ等の電荷転送素子
においては、半導体基板に形成されるチャネル領域の出
力側に、情報電荷を一時的に蓄積する電気的に独立した
容量を設け、その容量に情報電荷が蓄積されたときの電
位の変動を出力として取り出すように構成される。この
ような電荷転送素子の出力部においては、容量を小さく
形成するようにして、出力感度の向上が図られる。
においては、半導体基板に形成されるチャネル領域の出
力側に、情報電荷を一時的に蓄積する電気的に独立した
容量を設け、その容量に情報電荷が蓄積されたときの電
位の変動を出力として取り出すように構成される。この
ような電荷転送素子の出力部においては、容量を小さく
形成するようにして、出力感度の向上が図られる。
【０００３】図３は、電荷転送素子の出力部の構造を示
す平面図であり、図４は、その等価回路図である。
す平面図であり、図４は、その等価回路図である。
【０００４】チャネル領域１は、Ｐチャンネル型の半導
体基板あるいはＰチャンネル型の拡散層が形成されたＮ
チャンネル型の半導体基板の一主面に、分離領域によっ
て区画されて一方向に延在するように形成される。リセ
ットトランジスタＴrが形成される素子領域２は、チャ
ネル領域１に連続して形成される。第１の出力トランジ
スタＴd1が形成される素子領域３は、素子領域２から一
定の距離を置いて形成され、第２の出力トランジスタＴ
d2が形成される素子領域４は、さらに、一定の距離を置
いて形成される。
体基板あるいはＰチャンネル型の拡散層が形成されたＮ
チャンネル型の半導体基板の一主面に、分離領域によっ
て区画されて一方向に延在するように形成される。リセ
ットトランジスタＴrが形成される素子領域２は、チャ
ネル領域１に連続して形成される。第１の出力トランジ
スタＴd1が形成される素子領域３は、素子領域２から一
定の距離を置いて形成され、第２の出力トランジスタＴ
d2が形成される素子領域４は、さらに、一定の距離を置
いて形成される。
【０００５】チャネル領域１上には、２層構造を有する
複数の転送電極５ａ、５ｂが、互いに平行に配列され
る。さらに、チャネル領域１の出力側の端部には、出力
制御電極６が転送電極５ａ、５ｂと平行に配置される。
転送電極５ａ、５ｂには、転送クロックφHが印加さ
れ、出力制御電極６には、一定の出力制御電位ＶOGが印
加される。これにより、チャネル領域１内を情報電荷が
一方向に転送され、出力制御電極６の下を通して素子領
域２へ出力される。
複数の転送電極５ａ、５ｂが、互いに平行に配列され
る。さらに、チャネル領域１の出力側の端部には、出力
制御電極６が転送電極５ａ、５ｂと平行に配置される。
転送電極５ａ、５ｂには、転送クロックφHが印加さ
れ、出力制御電極６には、一定の出力制御電位ＶOGが印
加される。これにより、チャネル領域１内を情報電荷が
一方向に転送され、出力制御電極６の下を通して素子領
域２へ出力される。
【０００６】素子領域２上には、リセットクロックφR
が与えられるリセット電極７が配置され、素子領域２が
ソース領域２ａ及びドレイン領域２ｄに分離されてリセ
ットトランジスタＴrが形成される。ソース領域２ａ
は、電気的に独立であり、電荷量を電圧値に変換するた
めの容量を構成し、電位を取り出すためのソース配線８
が接続される。そして、ドレイン領域２ｂには、一定の
電位ＶRDが印加されるドレイン配線９が接続される。こ
れにより、リセットクロックφRに応答してリセット電
極７がオンしたとき、ドレイン領域２ｂに印加される電
位がソース領域２ａに伝えられ、ソース領域２ａの電位
が電位ＶRDに初期化される。
が与えられるリセット電極７が配置され、素子領域２が
ソース領域２ａ及びドレイン領域２ｄに分離されてリセ
ットトランジスタＴrが形成される。ソース領域２ａ
は、電気的に独立であり、電荷量を電圧値に変換するた
めの容量を構成し、電位を取り出すためのソース配線８
が接続される。そして、ドレイン領域２ｂには、一定の
電位ＶRDが印加されるドレイン配線９が接続される。こ
れにより、リセットクロックφRに応答してリセット電
極７がオンしたとき、ドレイン領域２ｂに印加される電
位がソース領域２ａに伝えられ、ソース領域２ａの電位
が電位ＶRDに初期化される。
【０００７】素子領域３上には、ソース配線８に接続さ
れるゲート電極１１と、一定の電位ＶGGが印加されるゲ
ート電極１２とが一定の距離を隔てて配置される。これ
らのゲート電極１１、１２により、素子領域３がドレイ
ン領域３ａ、３ｃとソース領域３ｂ、３ｄとにそれぞれ
分割されて出力トランジスタＴd1及び負荷トランジスタ
Ｔs1が形成される。ここで、出力トランジスタＴd1のソ
ース領域３ｂと負荷トランジスタＴs1のドレイン領域３
ｃとは共通である。そして、ドレイン領域３ａには電源
電位ＶDDが印加されるドレイン配線１３が接続され、ソ
ース領域３ｄには接地電位ＶSSが印加されるソース配線
１５が接続される。また、ソース領域３ｂとドレイン領
域３ｃとの共通領域には、出力を取り出すための出力配
線１４が接続される。
れるゲート電極１１と、一定の電位ＶGGが印加されるゲ
ート電極１２とが一定の距離を隔てて配置される。これ
らのゲート電極１１、１２により、素子領域３がドレイ
ン領域３ａ、３ｃとソース領域３ｂ、３ｄとにそれぞれ
分割されて出力トランジスタＴd1及び負荷トランジスタ
Ｔs1が形成される。ここで、出力トランジスタＴd1のソ
ース領域３ｂと負荷トランジスタＴs1のドレイン領域３
ｃとは共通である。そして、ドレイン領域３ａには電源
電位ＶDDが印加されるドレイン配線１３が接続され、ソ
ース領域３ｄには接地電位ＶSSが印加されるソース配線
１５が接続される。また、ソース領域３ｂとドレイン領
域３ｃとの共通領域には、出力を取り出すための出力配
線１４が接続される。
【０００８】素子領域４上には、出力配線１４に接続さ
れるゲート電極１６と、ゲート１２と共通となるゲート
電極１７とが一定の距離を隔てて配置される。これらの
ゲート電極１６、１７により、素子領域４がドレイン領
域４ａ、４ｃとソース領域４ｂ、４ｄとにそれぞれ分割
されて出力トランジスタＴd2及び負荷トランジスタＴ s2
が形成される。ここで、出力トランジスタＴd2のソース
領域４ｂと負荷トランジスタＴs2のドレイン領域４ｃと
は共通である。ドレイン領域４ａにはドレイン領域３ａ
に接続されるドレイン配線１３と共通となるドレイン配
線１８が接続され、ソース領域３ｄにはソース領域３ｄ
に接続されるソース配線１５と共通となるソース配線２
０が接続される。そして、ソース領域４ｂとドレイン領
域４ｃとの共通領域には、出力電位ＶOUTを取り出すた
めの出力配線１９が接続される。
れるゲート電極１６と、ゲート１２と共通となるゲート
電極１７とが一定の距離を隔てて配置される。これらの
ゲート電極１６、１７により、素子領域４がドレイン領
域４ａ、４ｃとソース領域４ｂ、４ｄとにそれぞれ分割
されて出力トランジスタＴd2及び負荷トランジスタＴ s2
が形成される。ここで、出力トランジスタＴd2のソース
領域４ｂと負荷トランジスタＴs2のドレイン領域４ｃと
は共通である。ドレイン領域４ａにはドレイン領域３ａ
に接続されるドレイン配線１３と共通となるドレイン配
線１８が接続され、ソース領域３ｄにはソース領域３ｄ
に接続されるソース配線１５と共通となるソース配線２
０が接続される。そして、ソース領域４ｂとドレイン領
域４ｃとの共通領域には、出力電位ＶOUTを取り出すた
めの出力配線１９が接続される。
【０００９】以上の電荷転送素子の出力部においては、
図４に示すように、出力トランジスタＴd1、Ｔd2により
２段のソースフォロワ回路が構成される。そして、情報
電荷の蓄積量に応じて変化するリセットトランジスタＴ
rのソース領域２ａの電位が、そのソースフォロワ回路
によって、出力電位ＶOUTとして取り出される。
図４に示すように、出力トランジスタＴd1、Ｔd2により
２段のソースフォロワ回路が構成される。そして、情報
電荷の蓄積量に応じて変化するリセットトランジスタＴ
rのソース領域２ａの電位が、そのソースフォロワ回路
によって、出力電位ＶOUTとして取り出される。
【００１０】
【発明が解決しようとする課題】電荷転送素子の出力部
においては、出力感度を向上するため、チャネル領域１
から出力される情報電荷を蓄積するソース領域２ａの容
量が小さく形成される。即ち、ソース領域２ａの容量を
小さく形成することで、蓄積される情報電荷の量が少な
いときでもソース領域２ａの電位変動を大きくして、振
幅の大きい出力信号を得られるようにしている。しかし
ながら、ソース領域２ａの容量を小さくすると、飽和電
荷量が小さくなり、ダイナミックレンジが狭くなるとい
う問題が生じる。また、ソース領域２ａには、出力トラ
ンジスタＴd1が接続されることになるため、ソース領域
２ａ自体の容量の低減のみでは出力感度を十分に向上で
きない。
においては、出力感度を向上するため、チャネル領域１
から出力される情報電荷を蓄積するソース領域２ａの容
量が小さく形成される。即ち、ソース領域２ａの容量を
小さく形成することで、蓄積される情報電荷の量が少な
いときでもソース領域２ａの電位変動を大きくして、振
幅の大きい出力信号を得られるようにしている。しかし
ながら、ソース領域２ａの容量を小さくすると、飽和電
荷量が小さくなり、ダイナミックレンジが狭くなるとい
う問題が生じる。また、ソース領域２ａには、出力トラ
ンジスタＴd1が接続されることになるため、ソース領域
２ａ自体の容量の低減のみでは出力感度を十分に向上で
きない。
【００１１】そこで本発明は、ソース領域２ａ自体の容
量に加えて、出力配線８の寄生容量を低減して出力感度
を向上することを目的とする。
量に加えて、出力配線８の寄生容量を低減して出力感度
を向上することを目的とする。
【００１２】
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、半導体基板の一主面に一方向に延在して配置される
チャネル領域と、上記チャネル領域に連続して配置され
る第１の素子領域と、上記第１の素子領域から離間して
配置される第２の素子領域と、上記半導体基板上に上記
チャネル領域と交差して互いに平行に配置される複数の
転送電極と、上記第１の素子領域をソース及びドレイン
に分割するリセット電極と、上記第２の素子領域をソー
ス及びドレインに分割する第１のゲート電極と、上記半
導体基板と上記リセット電極との間に介在し、上記リセ
ット電極の一部を上記半導体基板から離間させる第２の
ゲート電極と、を備え、上記第１のゲート電極が上記第
１の素子領域のソース側に接続されると共に、上記第２
のゲート電極が上記第２の素子領域のソース側に接続さ
れ、上記第２のゲート電極は、上記第１の素子領域と上
記第２の素子領域との間で、上記第１のゲート電極の下
まで延在されることにある。
解決するために成されたもので、その特徴とするところ
は、半導体基板の一主面に一方向に延在して配置される
チャネル領域と、上記チャネル領域に連続して配置され
る第１の素子領域と、上記第１の素子領域から離間して
配置される第２の素子領域と、上記半導体基板上に上記
チャネル領域と交差して互いに平行に配置される複数の
転送電極と、上記第１の素子領域をソース及びドレイン
に分割するリセット電極と、上記第２の素子領域をソー
ス及びドレインに分割する第１のゲート電極と、上記半
導体基板と上記リセット電極との間に介在し、上記リセ
ット電極の一部を上記半導体基板から離間させる第２の
ゲート電極と、を備え、上記第１のゲート電極が上記第
１の素子領域のソース側に接続されると共に、上記第２
のゲート電極が上記第２の素子領域のソース側に接続さ
れ、上記第２のゲート電極は、上記第１の素子領域と上
記第２の素子領域との間で、上記第１のゲート電極の下
まで延在されることにある。
【００１３】本発明によれば、リセット電極が第２のゲ
ート電極によって第１の素子領域から離されると共に、
第１のゲート電極が第１の素子領域のソースに接続され
る経路で第２のゲート電極によって基板から離される。
第２のゲート電極は、第１の素子領域のソース及びこの
ソースに接続される第１のゲート電極と同じ位相の電位
で動作するため、第１の素子領域のソースとリセット電
極との間の寄生容量が小さくなると共に、第１のゲート
電極と基板との間の寄生容量をほとんど無くすことがで
きる。
ート電極によって第１の素子領域から離されると共に、
第１のゲート電極が第１の素子領域のソースに接続され
る経路で第２のゲート電極によって基板から離される。
第２のゲート電極は、第１の素子領域のソース及びこの
ソースに接続される第１のゲート電極と同じ位相の電位
で動作するため、第１の素子領域のソースとリセット電
極との間の寄生容量が小さくなると共に、第１のゲート
電極と基板との間の寄生容量をほとんど無くすことがで
きる。
【００１４】
【発明の実施の形態】図１は、本発明の電荷転送素子の
構造を示す平面図であり、図２は、その等価回路図であ
る。この図１では、図３と同一の部分を示しており、同
一部分にはそれぞれ同一符号が付してある。
構造を示す平面図であり、図２は、その等価回路図であ
る。この図１では、図３と同一の部分を示しており、同
一部分にはそれぞれ同一符号が付してある。
【００１５】本発明の特徴とするところは、リセットト
ランジスタＴr'のリセット電極７'と基板との間にゲー
ト電極２１を配置し、このゲート電極２１を出力トラン
ジスタＴd1のソース領域３ｂに接続される出力配線１
４'に接続したことにある。さらに、ゲート電極２１と
出力配線１４'との接続部分に、出力トランジスタＴd1
のゲート電極１１'の下まで延在する突出部２２を形成
したことにある。
ランジスタＴr'のリセット電極７'と基板との間にゲー
ト電極２１を配置し、このゲート電極２１を出力トラン
ジスタＴd1のソース領域３ｂに接続される出力配線１
４'に接続したことにある。さらに、ゲート電極２１と
出力配線１４'との接続部分に、出力トランジスタＴd1
のゲート電極１１'の下まで延在する突出部２２を形成
したことにある。
【００１６】ゲート電極２１は、素子領域２上に、基板
とリセット電極７'との間に介在し、リセット電極７'の
一部を基板から離間させる。即ち、素子領域２上の１層
目にゲート電極２１が配置され、このゲート電極２１に
一部をオーバーラップさせるようにして、２層目にリセ
ット電極７'が配置される。リセット電極７'とゲート電
極２１とは、互いに平行に配置され、素子領域２をソー
ス領域２ａ及びドレイン領域２ｂに分離し、リセットト
ランジスタＴr'を形成する。そして、ゲート電極２１
は、素子領域３側に延在され、出力トランジスタＴd1の
ソース領域３ｂに接続される出力配線１４'と一体形成
される。ここで、ゲート電極２１と出力配線１４'との
接続部分には、素子領域２と素子領域３との間の領域
で、配線８'とゲート電極１１'と接続部の下に広がる突
出部２２が形成される。即ち、出力配線１４'は、素子
領域３上に、ゲート電極２１と同一の層で一体に形成さ
れ、この出力配線１４'とゲート電極２１との接続部分
に、素子領域２と素子領域３をの間に広がる突出部２２
が形成される。そして、２層目にゲート電極１１'が形
成され、このゲート電極１１が突出部２２を跨いで、配
線８'と一体形成される。これにより、配線８'とゲート
電極１１'との接続部が基板から離間される。出力トラ
ンジスタＴd1では、ソース領域３ｂの電位がゲート電極
１１'の電位、即ち、リセットトランジスタＴr'のソー
ス領域２ａからソース配線８'へ取り出される電位と同
じ位相で変化する。そして、ソース領域３ｂに接続され
るゲート電極２１の電位も、ソース領域２ａの電位と同
じ位相で変化するため、リセットトランジスタＴr'で
は、ソース領域２ａとゲート電極２１との間の結合容量
を無視できる。従って、ソース領域２ａに対するリセッ
ト電極７'の結合容量を小さくできる。また、出力配線
１４'に接続される突出部２２についても、その電位
が、ソース配線８'及びゲート電極１１'の電位と同じ位
相で変化することになる。このため、ソース配線８'及
びゲート電極１１'の接続部と突出部２２との間の結合
容量を無視できる。素子領域２と素子領域３との間で、
ソース配線８'とゲート電極１１'との接続部分が、突出
部２２以外で基板に接する部分はわずかであり、基板と
の間の結合容量を大幅に低減できる。
とリセット電極７'との間に介在し、リセット電極７'の
一部を基板から離間させる。即ち、素子領域２上の１層
目にゲート電極２１が配置され、このゲート電極２１に
一部をオーバーラップさせるようにして、２層目にリセ
ット電極７'が配置される。リセット電極７'とゲート電
極２１とは、互いに平行に配置され、素子領域２をソー
ス領域２ａ及びドレイン領域２ｂに分離し、リセットト
ランジスタＴr'を形成する。そして、ゲート電極２１
は、素子領域３側に延在され、出力トランジスタＴd1の
ソース領域３ｂに接続される出力配線１４'と一体形成
される。ここで、ゲート電極２１と出力配線１４'との
接続部分には、素子領域２と素子領域３との間の領域
で、配線８'とゲート電極１１'と接続部の下に広がる突
出部２２が形成される。即ち、出力配線１４'は、素子
領域３上に、ゲート電極２１と同一の層で一体に形成さ
れ、この出力配線１４'とゲート電極２１との接続部分
に、素子領域２と素子領域３をの間に広がる突出部２２
が形成される。そして、２層目にゲート電極１１'が形
成され、このゲート電極１１が突出部２２を跨いで、配
線８'と一体形成される。これにより、配線８'とゲート
電極１１'との接続部が基板から離間される。出力トラ
ンジスタＴd1では、ソース領域３ｂの電位がゲート電極
１１'の電位、即ち、リセットトランジスタＴr'のソー
ス領域２ａからソース配線８'へ取り出される電位と同
じ位相で変化する。そして、ソース領域３ｂに接続され
るゲート電極２１の電位も、ソース領域２ａの電位と同
じ位相で変化するため、リセットトランジスタＴr'で
は、ソース領域２ａとゲート電極２１との間の結合容量
を無視できる。従って、ソース領域２ａに対するリセッ
ト電極７'の結合容量を小さくできる。また、出力配線
１４'に接続される突出部２２についても、その電位
が、ソース配線８'及びゲート電極１１'の電位と同じ位
相で変化することになる。このため、ソース配線８'及
びゲート電極１１'の接続部と突出部２２との間の結合
容量を無視できる。素子領域２と素子領域３との間で、
ソース配線８'とゲート電極１１'との接続部分が、突出
部２２以外で基板に接する部分はわずかであり、基板と
の間の結合容量を大幅に低減できる。
【００１７】このような出力部においては、リセットト
ランジスタＴr'のソース領域２ａ自体の寄生容量を小さ
くできると共に、ソース領域２ａに接続される配線８'
に寄生容量を小さくできる。従って、ソース領域２ａに
蓄積される情報電荷の量に応じてゲート電極１１'の電
位が俊敏に変化するようになり、出力感度が向上され
る。
ランジスタＴr'のソース領域２ａ自体の寄生容量を小さ
くできると共に、ソース領域２ａに接続される配線８'
に寄生容量を小さくできる。従って、ソース領域２ａに
蓄積される情報電荷の量に応じてゲート電極１１'の電
位が俊敏に変化するようになり、出力感度が向上され
る。
【００１８】尚、以上の実施形態においては、２組のト
ランジスタを用いて２段のソースフォロワ回路を構成す
る場合を例示したが、ソースフォロワ回路については、
１段あるいは３段以上とすることも可能である。また、
ソースフォロワ回路の各段において、出力トランジスタ
と負荷トランジスタとを共通の素子領域に形成するよう
にしているが、出力トランジスタと負荷トランジスタと
をそれぞれ独立した素子領域に形成することも可能であ
る。
ランジスタを用いて２段のソースフォロワ回路を構成す
る場合を例示したが、ソースフォロワ回路については、
１段あるいは３段以上とすることも可能である。また、
ソースフォロワ回路の各段において、出力トランジスタ
と負荷トランジスタとを共通の素子領域に形成するよう
にしているが、出力トランジスタと負荷トランジスタと
をそれぞれ独立した素子領域に形成することも可能であ
る。
【００１９】
【発明の効果】本発明によれば、電荷転送素子の出力部
において、電荷量を電圧値に変換して取り出す拡散領域
の寄生容量を低減でき、出力感度を向上することができ
る。
において、電荷量を電圧値に変換して取り出す拡散領域
の寄生容量を低減でき、出力感度を向上することができ
る。
【図１】本発明の電荷転送素子の構造を示す断面図であ
る。
る。
【図２】本発明の電荷転送素子の出力部の等価回路図で
ある。
ある。
【図３】従来の電荷転送素子の構造を示す断面図であ
る。
る。
【図４】従来の電荷転送素子の出力部の等価回路図であ
る。
る。
１ チャネル領域 ２、３、４ 素子領域 ２ａ、３ｂ、３ｄ、４ｂ、４ｄ ソース領域 ２ｂ、３ａ、３ｃ、４ａ、４ｃ ドレイン領域 ５ａ、５ｂ 転送電極 ６ 出力制御電極 ７、７' リセット電極 ８、８'、１５、２０ ソース配線 ９、１３、１８、 ドレイン配線 １１、１１'、１２、１６、１７、２１ ゲート電極 ２２ 突出部
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/339 H01L 27/148 H01L 29/762 H04N 5/335
Claims (2)
- 【請求項１】 半導体基板の一主面に一方向に延在して
配置されるチャネル領域と、上記チャネル領域に連続し
て配置される第１の素子領域と、上記第１の素子領域か
ら離間して配置される第２の素子領域と、上記半導体基
板上に上記チャネル領域と交差して互いに平行に配置さ
れる複数の転送電極と、上記第１の素子領域をソース及
びドレインに分割するリセット電極と、上記第２の素子
領域をソース及びドレインに分割する第１のゲート電極
と、上記半導体基板と上記リセット電極との間に介在
し、上記リセット電極の一部を上記半導体基板から離間
させる第２のゲート電極と、を備え、上記第１のゲート
電極が上記第１の素子領域のソース側に接続されると共
に、上記第２のゲート電極が上記第２の素子領域のソー
ス側に接続され、上記第２のゲート電極は、上記第１の
素子領域と上記第２の素子領域との間で、上記第１のゲ
ート電極の下まで延在されることを特徴とする電荷転送
素子。 - 【請求項２】 上記第１及び第２の素子領域から離間し
て配置される第３の素子領域と、上記第３の素子領域を
ソース及びドレインに分割する第４のゲート電極と、を
さらに備え、上記第４のゲート電極が上記第２のゲート
電極に接続されることを特徴とする請求項１に記載の電
荷転送素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26191598A JP3349451B2 (ja) | 1998-09-16 | 1998-09-16 | 電荷転送素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26191598A JP3349451B2 (ja) | 1998-09-16 | 1998-09-16 | 電荷転送素子 |
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| JP2000091557A JP2000091557A (ja) | 2000-03-31 |
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-
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- 1998-09-16 JP JP26191598A patent/JP3349451B2/ja not_active Expired - Fee Related
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