KR100203311B1 - 배선 캐패시턴스를 감소시키기 위한 구조의 반도체 장치 - Google Patents

배선 캐패시턴스를 감소시키기 위한 구조의 반도체 장치 Download PDF

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KR100203311B1
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다까시 나까노
유끼오 다니지
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가네꼬 히사시
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Abstract

본 발명의 목적은 반도체 칩 내에 형성된 증폭기의 배선 캐패시턴스를 효과적으로 감소시킴으로써 증폭기의 대역폭을 확장하는 것이다. 반도체 칩은 패키지 내에서 제조되며, 반도체 칩 내에 형성된 증폭기(도시되지 않음)의 출력 신호는 외부버퍼 증폭기의 입력 단자에 공급된다. 출력 증폭기를 버퍼 증폭기에 접속하는 다양한 신호 경로들에서, 출력 증폭기의 출력 단자를 칩 주변에 형성된 출력 패드에 접속하는 신호 배선에는 그 하부에 실드 배선이 제공된다. 버퍼 증폭기에 의해 공급된 전압의 위상 및 진폭은 신호 배선의 위상 및 진폭과 거의 동일하며 양 배선들간의 배선 캐패시턴스는 등가적으로 제로가 된다.

Description

배선 캐패시턴스를 감소시키기 위한 구조의 반도체 장치
제1도는 종래의 반도체 칩의 등가 회로.
제2a도 내지 제2b도는 각각 종래의 반도체 칩 주변의 평면도 및 횡단면도.
제3도는 본 발명의 제1양호한 실시예의 등가 회로.
제4a도 내지 제4b도는 각각 본 발명에 따른 제1양호한 실시예의 반도체 칩 주변의 평면도 및 횡단면도.
제5a도 내지 제5c도는 각각 본 발명에 따른 제2양호한 실시예의 반도체 칩 주변의 평면도 및 횡단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 출력 증폭기 3 : MOS 트랜지스터
4 : 전달 전극 5 : 출력 게이트
6 : 부동 확산부 7 : 리셋 게이트
8 : 리셋 드레인 9 : 온칩 배선 캐패시턴스
10 : 패키지 내의 캐패시턴스 11 : 버퍼 증폭기
15 : 실드 패드 100 : 반도체 칩
200 : 패키지 300 : 외부 회로
본 발명은 반도체 장치에 관한 것으로, 특히 외부 버퍼 증폭기에 접속된 온칩 출력 증폭기의 용량성 부하를 효과적으로 감소시키는 반도체 장치에 관한 것이다.
종래의 반도체 장치에서는, 반도체 칩으로부터 출력 신호를 구하여 두 회로들의 임피던스가 양호하게 매치된 상태에 외부 회로에 제공하기 위해 임피던스 매칭회로가 필요하게 된다. 대부분의 경우, 임피던스 매칭 회로는 온칩 상에, 몇몇 경우에는 외부 회로 내에 제조된 여러 단계의 소스 폴로워 증폭기들로 구성된다. 즉, 신호는 온칩 증폭기에서 한번 증폭되며 외부 증폭기에서 다시 증폭된다. 따라서, 양 증폭기에서 총 배선 길이가 증가하며, 최종 단계의 온칩 증폭기의 용량성부하가 커진다. 상기 구조를 가진 통상 반도체 장치는 고체 이미지 센서이다. 고체 이미지 센서는 CDD(Coupled Charge Device) 및 출력 증폭기가 상부에 장착된 반도체 칩, 반도체 칩을 봉지하는 패키지, 및 패키지에 부착되어 외부 회로와의 임피던스 매칭 역할을 하는 버퍼 증폭기를 포함한다. 미세한 화상을 얻기 위해서는 화소 크기를 가능한한 작게 하여 출력 및 버퍼 증폭기가 광대역 주파수 범위를 가지는 것이 필수적이다. 따라서, 출력 증폭기에서 배선에 의해 발생된 용량성 부하를 감소시키는 것이 매우 바람직하다.
따라서, 본 발명의 목적은 반도체 칩 내의 출력 증폭기의 배선 캐패시턴스를 감소시키며 출력 증폭기의 대역폭을 확장하며 반도체 장치의 고속 동작을 가능하게 하는 것이다.
본 발명의 다른 목적은 반도체 칩 내의 출력 증폭기와 패키지부의 배선 캐패시턴스를 감소시키며 출력 증폭기의 대역폭을 확장하며 반도체 장치의 고속 동작을 가능하게 하는 것이다.
본 발명의 제1특징에 따르면, 반도체 장치는 반도체 칩 상에 장착되어 패키지 내에 봉지된 출력 증폭기; 상기 출력 증폭기의 출력 전압이 입력 단자에 공급되며 입력 및 출력 전압이 거의 동일한 위상 및 진폭을 가지는 상기 패키지의 외부에 배치된 버퍼 증폭기; 상기 출력 증폭기의 출력 단자를 상기 반도체 칩의 한 측단 근처의 출력 패드에 접속하는 반도체 칩 내의 신호 배선; 및 상기 신호 배선의 위 또는 아래에 배치되어 상기 버퍼 증폭기의 출력 단자하고만 통신하는 반도체 칩 내의 실드 배선을 포함한다.
본 발명의 제2특징에 따르면, 반도체 장치는 반도체 칩 상에 장착되어 패키지 내에 봉지된 출력 증폭기; 상기 출력 증폭기의 출력 전압이 입력 단자에 공급되며 입력 및 출력 전압이 거의 동일한 위상 및 진폭을 가지는 상기 패키지의 외부에 배치된 버퍼 증폭기; 상기 패키지의 한 측단에 형성되어, 상기 버퍼 증폭기의 상기 입력 및 출력단자에 각각 접속된 신호 및 피드백 배선; 및 상기 패키지 내의 상기 신호 배선의 위 또는 아래에 배치되어 상기 버퍼 증폭기의 출력 단자하고만 통신하는 반도체 칩 내의 실드 배선을 포함한다.
본 발명의 제3특징에 따르면, 반도체 장치는 반도체 칩 상에 장착되어 패키지 내에 봉지된 출력 증폭기; 상기 출력 증폭기의 출력 전압이 입력 단자에 공급되며 입력 및 출력 전압이 거의 동일한 위상 및 진폭을 가지는 상기 패키지의 외부에 배치된 버퍼 증폭기; 상기 출력 증폭기의 출력 단자를 상기 반도체 칩의 한 측단 근처의 출력 패드에 접속하는 반도체 칩 내의 제1신호 배선; 상기 신호 배선의 위 또는 아래에 배치되어 상기 버퍼 증폭기의 출력 단자하고만 통신하는 반도체 칩 내의 제1실드 배선; 둘다 상기 패키지의 한 측단에 형성되어 상기 버퍼 증폭기의 입력 및 출력 단자에 각각 접속된 제2신호 배선 및 피드백 배선; 및 상기 패키지 내의 상기 제2신호 배선의 위 또는 아래에 배치되어 상기 버퍼증폭기의 상기 출력 단자하고만 통신하는 반도체 칩 내의 제2실드 배선을 포함한다.
또는 대역폭의 여유분은 소비 전력 감소의 원인이 된다.
본 발명의 원리는 다음과 같이 요약될 수 있다. 출력 증폭기의 출력 신호가 얻어진 신호 배선 아래에 실드 배선을 형성함으로써, 신호 배선과 반도체 기판 사이의 배선 캐패시턴스가 실드되며, 신호 배선과 실드 배선 사이에 배선 캐패시턴스가 형성된다. 본 발명에서, 버퍼 증폭기의 출력 전압과 동위상인 전압이 실드 배선에 공급된다. 일반적으로, 버퍼 증폭기로서 에미터 폴로워 회로와 같이 입력 및 출력 전압이 거의 동위상이며 거의 동일한 진폭을 가진 증폭기가 사용된다. 따라서, 실드 배선에 그러한 버퍼 증폭기의 출력 신호가 인가되면, 신호 배선 및 실드 배선의 진폭 및 위상은 거의 동일해진다. 그러한 상태에서, 2개의 상기 배선들간의 기생 배선 캐패시턴스는 무시된다.
반면에, 패키지부 내에서 신호 배선 아래에 실드 배선이 형성되면, 신호 배선과 실드 배선을 제외하고 다이 패드를 포함하는 다른 배선들간의 배선 캐패시턴스는 형성되지 않는다. 패키지 내의 실드 배선에 단자부 내의 신호 배선과 동일한 위상 및 진폭을 가진 전압이 공급되면, 상기 배선 캐패시턴스는 회로 동작에 아무런 영향도 미치지 않는다.
따라서, 출력 증폭기의 출력부의 배선 캐패시턴스는 등가로 감소되며, 회로의 대역폭 확장이 달성될 수 있다.
본 발명에 따른 양호한 실시예에서 반도체 장치를 설명하기 전에, 제1도, 제2a도 및 제2b도를 참조하여 상기 종래의 반도체 칩이 설명될 것이다.
출력 증폭기를 가진 반도체 장치의 한예로서, 제1도를 참조하여 CCD와 같은 종래의 고체 이미지 센서가 설명될 것이다. 고체 이미지 센서(2)가 내부에 제조되는 반도체 칩(100)이 패키지(200) 내에서 제조되며, 반도체 칩(100) 내의 출력증폭기(1)은 외부 회로(300) 내의 버퍼 증폭기(11)에 접속된다.
MOS 트랜지스터들(3)으로 구성되는 출력 증폭기(1)은 다단(제1도에서, 3단) 소스 폴로워 증폭기를 포함한다. 더우기, CCD(2)는 반도체 칩(100) 내에서 제조된다. 제1도에 도시된 바와 같이, CCD(2)는 전달 클럭 신호 ΦH가 인가된 전달 전극(4), 출력 게이트 전압 VOG이 인가된 출력 게이트(5), 출력 증폭기(1)의 제1단 구동 트랜지스터에 접속된 부동-확산부(6), 리셋 펄스 ΦR가 인가된 리셋-게이트(7), 및 리셋 드레인 전압 VRD이 인가된 리셋 드레인(8)을 포함한다.
배선 캐패시턴스를 감소시켜 고속 동작을 실현하기 위해, 부동-확산부(6)과 출력 증폭기(1) 사이의 배선 길이 및 출력 증폭기(1)의 단들 사이의 배선 길이를 짧게 하는데 매우 유의한다.
제2a도는 반도체 칩의 패드를 외부 회로에 접속하는 구조 소자와 반도체 칩의 주변 상태를 나타내는 평면도이며, 제2b도는 제2a도에 도시된 회로의 Z-Z' 횡단부의 횡단면도이다. 제2a도에 도시된 바와 같이, 출력 증폭기(1)로부터 나온 신호배선(12) 및 그라운드 배선(14)는 반도체 칩(100) 상에 형성된다. 반도체 칩(100)의 측단부에서, 출력 패드(16) 및 그라운드 배드(17)이 각각 형성된다. 패키지(200) 내에서, 다이 패드(18)이 형성되며, 그 상부에 반도체 칩(100)이 장착된다. 패키지(200)의 주변에 신호 배선(20) 및 그라운드 배선(21)이 형성된다.
패키지(200) 내의 출력 패드(16)와 신호 배선(20)은 본딩 배선(22)에 의해 전속된다. 유사하게, 그라운드 패드(17)과 패키지(200) 내의 그라운드 배선(21)은 다른 본딩 배선(22)에 의해 접속된다. 제2b도에 도시된 바와 같이, 신호 배선(12)는 절연막(25)를 통해 반도체 기판(24) 상에 형성된다.
제2b도에 도시된 바와 같이, 출력 증폭기(1)로부터 버퍼 증폭기(11)까지 통하는 신호 경로 상의 신호 배선(12)는 제1절연막(25)를 통해 반도체 기판(24)에 면한다. 따라서, 제1도에 도시된 바와 같이, 출력 증폭기(1)의 출력부로부터 출력패드(16)까지 연장하는 영역 내에서 온칩 배선 캐패시턴스(9)가 형성된다. 유사하게, 패키지 단자부에서, 본딩 배선(22), 패키지부 내의 신호 배선(20) 등을 의미하는 신호 전송 배선과 그라운드 배선 사이에 배선 캐패시턴스(10)이 형성된다.
고체 이미지 센서에서, 화소의 소형화가 진행되어 출력 증폭기의 대역폭 확장이 진지하게 요구된다. 그러나, 종래의 출력 증폭기의 대역폭 향상은 온칩 배선 캐패시턴스(9) 및 패키지 단자부(10)의 배선 캐패시턴스 때문에 한계가 있다. 다른 점에서 보면, 출력 증폭기의 대역폭을 향상시키기 위해 소비 전력이 증가된다.
따라서, 본 발명의 목적은 증폭기의 출력부의 배선 캐패시턴스를 감소시켜 출력 증폭기의 대역폭을 확장함으로써 반도체 장치의 고속 동작이 가능하도록 하는 것이다. 또는, 대역폭 여유분은 소비 전력 감소의 원인이 된다.
이후, 첨부된 도면을 참조하여 본 발명의 실시예들이 설명될 것이다.
제3도는 본 발명의 제1실시예를 보여주는 등가 회로이다. 본 도면에서, 중복 설명을 피하기 위해서, 제1도에 도시된 것과 동일한 참조 번호로 표시된 구조소자들에 대한 설명은 생략하겠다. 그러나, 온칩 배선 캐패시턴스(9)는 반도체칩 상의 신호 배선과 버퍼 증폭기(11)의 출력 단자 사이에 형성된다는 것을 주의해야 한다. 다음에, 온칩 배선 캐패시턴스는 등가적으로 제로가 된다.
제4a도는 외부 회로와의 접속 상태와 함께 반도체 칩의 외부 주변 상태를 나타내는 평면도이며, 제4b도는 제4a도에 도시된 구조의 X-X' 횡단부의 횡단면도이다. 제4a도에 도시된 바와 같이, 반도체 칩(100)은 패키지(200) 상에 형성된 다이 패드(18) 상에 장착된다. 출력 증폭기로부터 나온 신호 배선(12) 및 그라운드 배선(14)는 반도체 칩(100) 상에 형성되며, 실드 배선(13)은 신호 배선(12)의 하부층 상에 형성된다. 즉, 제4b도에 도시된 바와 같이, 실드 배선(13)은 제1절연막(25)를 통해 반도체 기판(24) 상에 형성되며, 신호 배선(12)는 제1절연막(26)을 통해 실드 배선(13) 상에 형성된다. 신호 배선(12)는 도면의 좌측에서 증폭기(1)에 접속된다. 반면에, 실드 배선(13)은 출력 증폭기에 가까운 영역까지 연장되지만 어떠한 회로 소자와도 접속되지 않는다.
실드 배선(13)은 관통 홀을 통한 배선용 상부층까지 이르러 실드 배선용 패드(15), 본딩 배선(22) 및 패키지(200) 내의 피드백 배선(19)를 통해 버퍼 증폭기(11)의 출력 단자에 접속된다. 신호 배선(12)는 출력 패드(16), 본딩 배선(22) 및 신호 배선(20)을 통해 버퍼 증폭기(11)의 입력 단자에 접속된다. 그라운드 배선(14)는 그라운드 패드(17) 및 본딩 배선(22)를 통해 패키지(200) 내의 그라운드 배선(21)에 접속된다.
제5a도는 외부 회로와의 접속 상태와 함께 본 발명의 제2양호한 실시예에 따른 반도체 칩의 외부 주변 상태를 나타내는 평면도이다. 제5b도 및 제5c도는 각각 X-X' 및 Y-Y' 횡단부로 본제5도에 도시된 구조의 횡단면도이다. 제5a도 내지 제5c도에서, 제4a도 내지 4b도에 도시된 소자와 대응하는 구조 소자들은 동일한 참조 번호로 표시된다. 본 실시예에서, 실드 배선(13)은 반도체 칩(100) 내에 형성된다. 반면에, 패키지(200) 내에서, 실드 배선(23)은 신호 배선(20) 하부층 상에 형성된다. 패키지(200) 내의 실드 배선(23)은 관통 홀을 통해 버퍼 증폭기(11)의 출력 단자에 접속된 피드백 배선(19)에 접속된다.
이렇게 제조된 반도체 장치에서, 배선 캐패시턴스는 패키지부(200) 내의 신호배선(20)과 패키지부 내의 실드 배선(23) 사이에서만 형성된다. 배선 캐패시턴스는 신호 배선(20)과 그라운드 사이에서 형성되지 않으며, 이것은 제5a도 내지 제5c도에 도시된 구조와 제4a도 내지 제5b도에 도시된 구조간의 본질적인 차이점이다. 따라서, 제2양호한 실시예에서, 온칩부의 배선 캐패시턴스 뿐만 아니라, 패키지부의 배선 캐패시턴스도 제로가 됨으로써, 출력 증폭기의 대역폭이 보다 확장될 수 있다.
상기 제2실시예에서, 배선 캐패시턴스는 버퍼 증폭기의 출력 단자와 온칩 및 패키지부 사이에서 형성된다. 그러나, 배선 캐패시턴스가 종래 기술에서와 같이 온칩부와 패키지부 사이에 형성되며, 배선 캐패시턴스가 버퍼 증폭기의 출력 단자와 패키지부 내의 실드 배선 사이에 형성되는 다른 방식도 있다. 사실상, 배선 캐패시턴스가 패키지부 상의 신호 배선과 버퍼 증폭기의 출력 단자 사이에 형성되도록 회로를 구성함으로써, 3dB 다운 주파수 범위의 대역폭은 제1도에 도시된 종래 회로의 주파수 범위인 94MHz와 비교하여 114MHz까지 증가한다. 고체 이미지 센서에서 사용된 반도체 장치에 본 발명이 효과적으로 응용되지만, 그 응용 분야는 결코 이미지 센서에 한정되지 않으며, 출력 신호가 외부 버퍼 증폭기에 의해 증폭되는 증폭기에 응용될 수 있다.
상기의 설명에서, 신호 배선과 그라운드, 즉 반도체 기판 사이의 배선 캐패시턴스를 감소시키는 방식이 연구되었다. 그러나, 본 발명에 따른 반도체 장치는 광범위하게 응용될 수 있으므로, 신호 배선 위에 다른 배선들 또는 반도체 층들이 걸치는 경우에 직면할 수도 있다. 그러한 경우에도, 신호 배선 위에 실드 배선을 형성함으로써 상기 어려움이 해결될 수 있다.
본 발명에 따라 상술된 바와 같이, 온칩 출력 증폭기의 최종단의 부하가 효과적으로 감소될 수 있기 때문에, 출력 증폭기의 주파수 범위의 고주파수 한계가 증가될 수 있다. 반면에, 출력 증폭기의 주파수 범위가 여유분을 가지면, 주파수 대역의 여유분에 해당하는 소비 전력의 절약을 선택할 수 있다.
본 발명은 완전하고 정확한 기술을 위해 특정 실시예에 대해 설명되었지만, 첨부된 특허 청구 범위를 제한하려는 것이 아니며, 상술된 기본 원리 내에서 본 발명의 숙련자는 모든 번형 및 다른 구성을 실현할 수 있다.

Claims (6)

  1. 반도체 장치에 있어서, 반도체 칩 상에 장착되어 패키지 내에 봉지된 출력 증폭기; 상기 출력 증폭기의 출력 전압이 입력 단자에 공급되며, 입력 및 출력 전압이 거의 동일한 위상 및 진폭을 가지는, 상기 패키지의 외부에 배치된 버퍼 증폭기; 상기 출력 증폭기의 출력 단자를 상기 반도체 칩의 한 측단 근처의 출력 패드에 접속하는, 상기 반도체 칩 내의 신호 배선; 및 상기 신호 배선의 위 또는 아래에 배치되어, 상기 버퍼 증폭기의 출력 단자하고만 통신하는, 상기 반도체 칩 내의 실드 배선을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 반도체 장치에 있어서, 반도체 칩 상에 장착되어 패캐지 내에 봉지된 출력 증폭기; 상기 출력 증폭기의 출력 전압이 입력 단자에 공급되며, 입력 및 출력 전압이 거의 동일한 위상 및 진폭을 가지는, 상기 패키지의 외부에 배치된 버퍼 증폭기; 상기 패키지의 한 측단에 형성되어, 상기 버퍼 증폭기의 상기 입력 및 출력단자에 각각 접속된 신호 및 피드백 배선; 및 상기 패키지 내의 상기 신호 배선의 위 또는 아래에 배치되어, 상기 버퍼 증폭기의 출력 단자하고만 통신하는 실드 배선을 포함하는 것을 특징으로 하는 반도체 장치.
  3. 반도체 장치에 있어서, 반도체 칩 상에 장착되어 패키지 내에 봉지된 출력 증폭기; 상기 출력 증폭기의 출력 전압이 입력 단자에 공급되며, 입력 및 출력 전압이 거의 동일한 위상 및 진폭을 가지는, 상기 패키지의 외부에 배치된 버퍼 증폭기; 상기 출력 증폭기의 출력 단자를 상기 반도체 칩의 한 측단 근처의 출력 패드에 접속하는, 상기 반도체 칩 내의 제1실드 배선; 상기 신호 배선의 위 또는 아래에 배치되어, 상기 버퍼 증폭기의 출력 단자하고만 통신하는, 상기 반도체 칩 내의 제1 실드 배선; 둘다 상기 패키지의 한 측단에 형성되어, 상기 버퍼 증폭기의 입력 및 출력단자에 각각 접속된 제2신호 배선 및 피드백 배선; 및 상기 패키지 내의 상기 제2신호 배선의 위 또는 아래에 배치되어, 상기 버퍼증폭기의 상기 출력 단자하고만 통신하는 제2실드 배선을 포함하는 것을 특징으로 하는 반도체 장치.
  4. 반도체 장치에 있어서, 패키지 내에 장착되며 내부에 출력 증폭기를 가진 반도체 칩; 상기 출력 증폭기의 출력 신호를 버퍼링하며, 상기 반도체 칩용 외부 회로인 버퍼 증폭기; 및 상기 출력 증폭기의 출력 단자를 상기 반도체 칩의 신호 패드에 접속하는 신호 상호 접속부와 상기 출력 단자의 전위와 상이한 전위를 가진 부재 사이에 형성된 실드 상호 접속부를 포함하며, 상기 실드 상호 접속부는 상기 출력 증폭기의 상기 출력 단자와 동일한 위상을 갖는 상기 버퍼 증폭기의 출력 단자에 접속되는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 실드 상호 접속부는 상기 반도체 칩 내의 어떠한 다른 회로와도 접속되지 않는 상기 신호 상호 접속부 아래에 배치되는 것을 특징으로 하는 반도체 장치.
  6. 제4항에 있어서, 상기 실드 상호 접속부와 상기 신호 상호 접속부는 그라운드 상호 접속부로 둘러싸이는 것을 특징으로 하는 반도체 장치.
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