TWI793971B - 半導體裝置及接合襯墊配置 - Google Patents

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Abstract

本發明揭露一種半導體裝置以及接合襯墊配置。半導體裝置具有：第一層，包含導電材料；接合線，耦接至第一層的上部表面；以及第二層，包含在第一層下方的導電材料。一或多個互連線將第二層耦接至第一層。在一實例中，第二層具有多個非連續區段，多個非連續區段包含（i）耦接至一或多個互連線的連接區段及（ii）至少部分由連接區段包圍的一或多個浮動區段，其中一或多個浮動區段為電浮動的且與連接區段隔離。半導體裝置亦包含在第二層下方的基底上的襯墊下電路，襯墊下電路經由第一層將信號傳輸至半導體裝置外部的一或多個組件。

Description

半導體裝置及接合襯墊配置
本發明是關於積體電路，且具體言之，是關於用於積體電路的接合襯墊。
積體電路封裝可包含接合襯墊陣列，所述接合襯墊陣列提供自積體電路外部至積體電路內部的電路組件的電連接。圖1A示出接合襯墊配置100的橫截面視圖，且圖1B示出圖1A的接合襯墊配置100的組件中的至少一些的俯視圖。參考圖1A，接合線102耦接至接合襯墊配置100的導電層104的頂部表面，其中導電層104包括適當金屬或其他導電材料，諸如多晶矽。導電層104經由包括導電材料的一或多個對應導電互連線120a電耦接至另一導電層108a。導電層108a經由包括導電材料的一或多個對應導電互連線120b電耦接至另一導電層108b。
圖1B示出分別沿圖1A的橫截面視圖的線A-A'、線B-B'以及線C-C'的導電層104、導電層108a以及導電層108b的俯視圖。如圖1A及圖1B中所示出，導電層104為連續導電材料層。類似地，導電層108a為連續導電材料層，其中互連線120a沿導電層108a的頂部表面的周邊耦接。類似地，導電層108b為連續 導電材料層，其中互連線120b沿導電層108b的頂部表面的周邊耦接。在圖1A中，接合襯墊配置100包括導電層104、導電層108a、導電層108b以及互連線120a、互連線120b。
圖1A亦象徵性地示出用以形成襯墊下電路的一或多個襯墊下導電層116，諸如一或多個主動裝置(諸如電晶體)及/或被動裝置(諸如電阻器)。在一實例中，襯墊下導電層116藉由層間介電材料112與接合配置100的最底部導電層108b分離。層間介電材料112亦使導電層104、導電層108a、導電層108b彼此分離，如所示出。
在一實例中，因接合線102需要相對較大的面積來支撐及對準，故導電層104通常具有相對較大的導電材料面積(例如足夠大以在接合襯墊配置100中產生寄生電容，如將在本文論述)。亦即，導電層104的表面積不能減小超出臨限面積，此係由於導電層104的面積超出臨限面積的任何減小均可導致可用於接合接合線102的表面積較小及所得不良接合品質。
此外，一或多個導電層108a、導電層108b在此實例中存在於頂部導電層104與襯墊下導電層116之間，例如以在用以將接合線102耦接至導電層104的頂部表面的線接合製程期間減小機械應力及所得應力損壞。舉例而言，導電層108a、導電層108b可充當緩衝器，以減弱線接合製程的機械應力向襯墊下電路的傳播，因此防止在線接合製程期間對襯墊下電路的損壞。
在一實例中，接合襯墊配置100的導電層104、導電層108a、導電層108b的相對較大面積可導致寄生電容的較大負載。如圖1A中所示出，導電層104、導電層108a、導電層108b經由 互連線120a、互連線120b彼此電耦接。應注意，接合線102以及導電層104、導電層108a、導電層108b在電學上為相同節點。
在一實例中，接合線102上的信號所經受的電容負載為接合配置100的最底部導電層108b與襯墊下導電層116之間的電容負載(例如由於接合線102以及導電層104、導電層108a、導電層108b電耦接且在電學上為相同節點)。因此，藉由接合線102傳輸的信號所經受的寄生電容C寄生為接合配置100的最底部導電層108b與襯墊下導電層116之間的電容C1，所述電容C1可表述為：C寄生=C1=ε.(A/D1)， 公式1其中ε為層間介電材料112的絕對介電常數，D1為導電層108b與導電層116之間的距離，且A為導電層108b及導電層116的重疊部分的面積。應注意，導電層108b及導電層116的重疊面積A相對較大(例如與本文中稍後所論述的其他接合配置相比)，且因此，電容C1相對較大。此導致由接合線102傳輸的信號退化。信號退化尤其在高速應用中更為嚴重。
需要減小經由接合線102傳輸的信號所經受的寄生電容，同時不減小最頂部導電層104的面積(例如由於導電層104的面積的任何減小均將導致可用於接合至接合線102的表面積較小)，且不減小導電層108a、導電層108b的總面積(例如由於導電層108a、導電層108b的總面積的任何此減小均可導致接合製程的機械應力向襯墊下電路傳播)。
本發明提供一種接合襯墊配置，包含在頂部導電接合襯墊層與襯墊下電路之間的一或多個中間導電層，其中個別中間導電層分段為一或多個導電區段及一或多個浮動區段，以減小經由接合線傳輸的信號所經受的寄生電容。
本文中揭露一種半導體裝置，所述半導體裝置包含包括導電材料的第一層，其中第一層為接合襯墊層。半導體裝置更包含：第二層，包括在第一層下方的導電材料；及一或多個互連線，用以將第二層耦接至第一層。在一實例中，第二層包括多個非連續區段，所述多個非連續區段包含(i)耦接至一或多個互連線的連接區段及(ii)至少部分由連接區段包圍的一或多個浮動區段。半導體裝置亦包含在第二層下方的基底上的襯墊下電路，襯墊下電路經由第一層將信號傳輸至半導體裝置外部的一或多個組件。
本文中亦揭露一種用以向襯墊下電路及自襯墊下電路傳輸信號的接合襯墊配置，接合襯墊配置包括：頂部層，包括導電材料；接合線，接合至頂部層的頂部表面；以及中間層，包括導電材料，中間層在頂部層與襯墊下電路之間。在一實例中，中間層具有(i)用以在頂部層與襯墊下電路之間傳輸信號的第一區段及(ii)電浮動的第二區段。接合襯墊配置更包括互連線，所述互連線將中間層的第一區段電耦接至頂部層。
本文中亦揭露一種半導體裝置，包括第一導電層，所述第一導電層包括(i)電浮動的一或多個浮動導電區段及(ii)連接導電區段，其中浮動導電區段中的一或多者與連接導電區段共面。半導體裝置更包含在第一導電層上方的第二導電層，第二導電層電耦接至第一導電層的連接導電區段。接合線接合至第二導電層的 上部區段。
在審閱以下圖式、詳細描述以及申請專利範圍時可見本發明的其他態樣及優點。
1、2、3、4、5:金屬化層
100、200、300、300':接合襯墊配置
102、202:接合線
104、108a、108b、204、208a、208b:導電層
112、212:層間介電材料
116、216:襯墊下導電層
120a、120b、220a、220b:導電互連線
208:單一中間層
230a、232a:周邊區段
230b、232b、330b、330b1、330b2、332b、332b1:中心區段
500:系統
503:IC
505:外部組件
A-A'、B-B'、C-C':線
C1:電容
C12_0、C12_1、C12_2、C23、C34、C'12_0、C'12_1、C'12_2、C'12_5、C'23_1、C'23_2、C'34_1、C'34_2:寄生電容
D1、D2:距離
圖1A示出接合襯墊配置的橫截面視圖，且圖1B示出圖1A的接合襯墊配置的組件中的至少一些的俯視圖。
圖2A示出接合襯墊配置的橫截面視圖，其中至少一個中間導電層以對應周邊區段及對應中心區段進行分段，此使得經由接合線傳輸的信號所經受的寄生電容減小。
圖2B及圖2C示出圖2A的接合襯墊配置的組件中的至少一些的俯視圖。
圖2D示出圖2A至圖2C的接合襯墊配置的各種導電層的各種區段之間的寄生電容。
圖3A示出接合襯墊配置的橫截面視圖，其中至少一個中間導電層以對應周邊區段及多個中心區段進行分段，此使得經由接合線傳輸的信號所經受的寄生電容減小。
圖3B及圖3C示出圖3A的接合襯墊配置的組件中的至少一些的俯視圖。
圖3D示出圖3A至圖3C的接合襯墊配置的各種導電層的各種區段之間的寄生電容。
圖4示出其中兩個相鄰中間導電層的中心區段未對準的接合襯墊配置的橫截面視圖。
圖5示出其中可利用本文中所論述的各種接合襯墊配置的系統。
圖2A示出接合襯墊配置200的橫截面視圖，其中至少一個中間導電層以一個周邊區段及一個中心區段進行分段，此使得經由接合線傳輸的信號所經受的寄生電容減小。圖2B及圖2C示出圖2A的接合襯墊配置200的組件中的至少一些的俯視圖。
接合配置200(或本文中稍後所論述的其他接合配置)可併入包含接合線及接合襯墊的任何IC封裝及半導體裝置中(例如參見圖5)。接合配置200可用以在IC與外部組件(諸如電路板的引腳)之間傳送信號。可使用本文中所揭露的接合配置的實例IC包含記憶體(諸如快閃記憶體、動態隨機存取記憶體(Dynamic Random Access Memory；DRAM)等)；邏輯裝置，諸如微控制器；及/或包含接合線及接合襯墊的任何IC。
參考圖2A，接合線202接合至接合襯墊配置200的導電層204。在一實例中，接合線202包括適當金屬，諸如金、鋁、銀、銅、其合金及/或類似者。接合線202用以將積體電路(integrated circuit；IC)與IC外部的一或多個組件互連，所述一或多個組件諸如電路板上的外部引腳。接合配置200將接合線202耦接至IC的內部導電層及電路(諸如襯墊下電路216)。儘管將圖2A中的接合線202象徵性地示出為具有兩個矩形的組合的形狀，但諸如接合線202的形狀僅出於說明性目的，且在實務實施中，接合線202有可能採用不同形狀，如所屬技術領域具有通常知識者將易於 瞭解。
儘管圖2A及各種其他圖示出耦接至導電層204的接合線202，但配置200亦可用於其他目的，諸如球柵陣列配置。在一實例中，諸如焊球或焊料凸塊(例如而非接合線202)的球柵觸點可焊接至導電層204的頂部表面。本揭露中針對接合襯墊配置所論述的各種實例及實施例可替代地應用於其中焊球或焊料凸塊焊接至頂部導電層(例如而非接合線202)的配置。
如圖2A中所示出，接合線202為例如使用適當的線接合製程接合至導電層204的頂部表面的線。導電層204包括導電材料，例如金屬，諸如鋁、金、銅、銀、鎳、其合金及/或類似者。導電層204的導電材料可另外或可替代地包含多晶矽及/或其他非金屬導電材料。歸因於導電層204相對於本文中所論述的其他導電層的位置，導電層204在本文中亦稱為頂部導電層。
導電層204經由一或多個對應導電互連線220a電耦接至在導電層204下方的另一導電層208a。類似地，導電層208a經由一或多個對應導電互連線220b電耦接至在導電層208a下方的另一導電層208b。在一實例中，導電層208a、導電層208b以及互連線220a、互連線220b包括可與針對導電層204所論述的導電材料相同或不同的導電材料。
歸因於導電層208a、導電層208b相對於本文中所論述的其他導電層的相對位置，導電層208a、導電層208b在本文中亦稱為中間導電層。舉例而言，導電層204在中間導電層上方，且一或多個襯墊下導電層216在中間導電層下方。出於描述的目的，在此上下文中，當一個元件比另一元件相對更接近於接合線202時， 所述一個元件「在」另一元件「上方」。
圖2A亦象徵性地示出用以形成襯墊下電路的一或多個襯墊下導電層216，儘管圖2A中未分別示出電路以及主動裝置及/或被動裝置，但所述襯墊下電路包含一或多個主動裝置(諸如電晶體)及/或被動裝置(諸如電阻器)。在一實例中，襯墊下電路形成於在中間導電層下方的基底(圖2A中未示出)上。一或多個襯墊下電路經由中間導電層、最頂部導電層204以及接合線202將信號傳輸至一或多個外部組件(例如所示出的半導體裝置外部)。
僅作為一實例，襯墊下導電層216為IC的金屬化層1及金屬化層2，導電層208b為IC的金屬化層3，導電層208a為IC的金屬化層4，且導電層204為IC的金屬化層5。在一實例中，金屬化層1及金屬化層2用於在接合襯墊配置200下方的襯墊下電路的互連。
在一實例中，中間導電層208a及中間導電層208b置放於最頂部導電層204與襯墊下導電層216之間，例如以避免在線接合製程期間對襯墊下電路的機械應力及所得應力損壞，所述線接合製程用以將接合線202耦接至導電層204的頂部表面。因此，中間導電層208a及中間導電層208b充當最頂部導電層204與襯墊下導電層216之間的緩衝器，以例如在用以將接合線202接合至導電層204的線接合製程期間減少機械應力自線接合區向襯墊下電路的傳播。
在圖2A的實例中，兩個中間導電層208a及中間導電層208b置放於最頂部導電層204與襯墊下導電層216之間。然而，在另一實例中，例如視IC中的金屬化層的數目而定，及/或視在線 接合製程期間所產生的機械應力而定，任何不同數目個導電層可存在於最頂部導電層204與襯墊下導電層216之間，諸如一個、三個或更高數目個中間導電層。僅作為一實例，可使用單一中間導電層。在此實例中，金屬化層1、金屬化層2以及金屬化層3可用於襯墊下電路，金屬化層4可用於單一中間層208，且金屬化層5可用於最頂部導電層204。包含較高數目個金屬層的使用的任何其他組合亦可為可能的。僅作為一實例，可存在10個或更高數目個(或另一適當數目個)金屬層，其中第一至少一個金屬層用於襯墊下電路，第二至少一個金屬層用於中間導電層208，且第三單一金屬層用於最頂部導電層204。如本文中所論述，用於中間層208的第二至少一個金屬層可在(i)用於襯墊下電路的第一至少一個金屬層與(ii)用於最頂部導電層204的第三單一金屬層之間。亦如本文中所論述，中間導電層208可包含單一層、兩個層或更高數目個層。在一實例中，中間導電層208中的層的數目視所存在的圖案化金屬層的總數目而定。
在一實例中，襯墊下導電層216藉由包括任何適當介電材料的層間介電材料212與接合配置200的最底部中間導電層208b分離。層間介電材料212亦使導電層204、導電層208a、導電層208b彼此分離，如所示出。
如先前所提及，圖2B及圖2C示出圖2A的接合襯墊配置200的組件中的至少一些的俯視圖。舉例而言，圖2B示出分別沿圖2A的橫截面視圖的線A-A'、線B-B'以及線C-C'的導電層204、導電層208a以及導電層208b的俯視圖。圖2C示出不具有對應互連線220a、互連線220b的導電層204、導電層208a以及 導電層208b的俯視圖。因此，在圖2B的俯視圖中示出互連線220a、互連線220b，而在圖2C的俯視圖中未示出互連線220a、互連線220b。
在一實施例中，導電層208a、導電層208b中的每一者包括多個不相交或斷開(或分離)的區段。舉例而言，參考圖2A、圖2B以及圖2C，導電層208a包含耦接至互連線220a、互連線220b的至少一個周邊區段230a。舉例而言，圖2A及圖2B示出耦接至周邊區段230a的頂部表面的互連線220a。儘管未在圖2B中示出而是在圖2A中示出，但互連線220b亦耦接至導電層208a的周邊區段230a的底部表面。在圖2B的實例中，互連線220a沿導電層208a的周邊區段230a配置於閉合迴路周圍。互連線220a配置於導電層208a的周邊區段230a的周界周圍。由於導電層208a的周邊區段230a經由互連線220a、互連線220b耦接至接合線及襯墊下電路，故周邊區段230a亦稱為導電層208a的連接導電區段。
在一實例中，互連線220a、互連線220b中的個別者可對應於圖案化金屬層的元件或對應於形成於不同圖案化金屬層的互連線之間的通孔。舉例而言，互連線220b為形成於圖案化金屬層208a與圖案化金屬層208b之間的導通孔。
如圖2A的橫截面視圖及圖2B的俯視圖中所示出，在一實例中，互連線220a具有矩形形狀。舉例而言，互連線220a包括具有矩形橫截面(例如圖2B中所示出的矩形俯視圖)的矩形柱體，但在一些其他實例中，互連線220a的矩形形狀可具有橢圓形、圓形橫截面(或具有帶有另一形狀的橫截面)。互連線220b亦可具 有矩形形狀，例如，如針對互連線220a所論述。
在一實例中，頂部導電層204具有周界。周邊區段230a在頂部層的周界附近位於頂部層之下。舉例而言，設想由頂部層的周界沿垂直於頂部導電層204的軸的投影限定的矩形柱體(亦稱為周界矩形柱體)。中間層208a的周邊區段230a在頂部導電層204的此周界矩形內，或與所述周界矩形相交。在一實例中，互連線220a可相對於矩形定位。舉例而言，互連線220a形成互連線矩形，所述互連線矩形與頂部導電層204的周界矩形重合，在所述周界矩形內，或與所述周界矩形相交。
導電層208a更包含中心區段230b。周邊區段230a藉由層間介電質212與中心區段230b分離。因此，周邊區段230a及中心區段230b為導電層208a的不相交或非連續區段，且彼此電隔離。應注意，周邊區段230a及中心區段230b兩者由相同導電層(例如相同金屬化層4)形成，且因此共面並處於相同平面中。因此，周邊區段230a及中心區段230b兩者來自單一圖案化金屬層。舉例而言，周邊區段230a的頂部表面與中心區段230b的頂部表面在相同平面上，且周邊區段230a的底部表面與中心區段230b的底部表面在相同平面上。在一實例中，周邊區段230a在中心區段230b周圍形成閉合迴路。中心區段230b例如藉由層間介電質212與周邊區段230a電隔離。中心區段230b不電耦接至IC的任何電路元件(除與其他導電層的電容耦接之外，如本文中將論述)。因此，中心區段230b為電隔離且浮動的。因此，中心區段230b亦稱為導電層208a的浮動導電區段。
在一實例中，中心區段230b的面積為導電層208a的總 面積的至少臨限百分比。在一實例中，中心區段230b的面積為接合線202所接合的導電層204的連續區段的面積的至少臨限百分比。在一實例中，臨限百分比為50%、60%或類似者。使中心區段230b的面積相對於導電層208a的總面積更大減小總寄生電容，如本文中將論述。
類似地，在一實例中且參考圖2A、圖2B以及圖2C，導電層208b至少包含耦接至互連線220b的周邊區段232a。導電層208b更包含中心區段232b。在圖2B的實例中，互連線220b沿導電層208b的周邊區段232a配置於閉合迴路周圍。互連線220b配置於導電層208b的周邊區段232a的周界周圍。周邊區段232a藉由層間介電質212與中心區段232b分離。因此，周邊區段232a及中心區段232b為導電層208b的不相交或非連續區段。應注意，周邊區段232a及中心區段232b兩者由相同導電層(例如相同金屬化層3)形成，且因此共面並處於相同平面中。舉例而言，周邊區段232a的頂部表面與中心區段232b的頂部表面在相同平面上，且周邊區段232a的底部表面與中心區段232b的底部表面在相同平面上。在一實例中，周邊區段232a在中心區段232b周圍形成閉合迴路。中心區段232b例如藉由層間介電質212與周邊區段232a電隔離。中心區段232b並不電耦接至IC的任何電路元件(除與其他導電層的電容耦接之外，如本文中將論述)。因此，中心區段232b為電隔離且浮動的。
儘管圖2A中未示出，但導電層208b的周邊區段232a(例如周邊區段232a的底部表面)經由一或多個對應互連線電耦接至一或多個襯墊下電路。由於導電層208b的周邊區段232a經由互 連線220a、互連線220b耦接至接合線202及襯墊下電路，故周邊區段232a亦稱為導電層208b的連接導電區段。另外，由於中心區段232b為電浮動的且與IC的組件的其餘部分隔離，因而中心區段232b稱為導電層208b的浮動導電區段。
在一實例中，中心區段232b的面積為導電層208b的總面積的至少臨限百分比。在一實例中，中心區段232b的面積為接合線202所接合的導電層204的連續區段的面積的至少臨限百分比。在一實例中，臨限百分比為50%、60%或類似者。使中心區段232b的面積相對於導電層208b的總面積更大減小總寄生電容，如本文中將論述。
導電層208a、導電層208b各自的周邊區段230a、周邊區段232a以及互連線220a、互連線220b在接合線202與IC的內部電路(例如襯墊下導電層216)之間傳輸信號。導電層208a、導電層208b的中心區段230b、中心區段232b分別在此類信號的傳輸中不具有任何作用，且因此可保持浮動且與各別周邊區段隔離。中心區段230b、中心區段232b在線接合製程期間避免機械應力自最頂部導電層204傳播至襯墊下電路，如本文中先前所論述。保持中心區段230b、中心區段232b浮動有助於減小寄生電容，如本文中針對圖2D所論述。
圖2D示出圖2A至圖2C的接合襯墊配置200的各種導電層的各種區段之間的寄生電容。應注意，導電層208a、導電層208b各自的周邊區段230a、周邊區段232a以及導電層204電耦接，且基本上充當單一電節點。寄生電容C12_0及寄生電容C12_2可在此電節點與襯墊下導電層216之間產生，如圖2D中所示出。 圖2D亦示出在導電層208b的中心區段232b與襯墊下導電層216之間產生的寄生電容C12_1。圖2D進一步示出在導電層208a及導電層208b的中心區段230b及中心區段232b之間產生的寄生電容C23。圖2D進一步示出在導電層208a的中心區段230b與導電層204之間產生的寄生電容C34。
應注意，由於閉合迴路中可存在單一周邊區段232a，因而寄生電容C12_0及寄生電容C12_2可組合為單一電容，如圖2B及圖2C的俯視圖中所示出。此外，歸因於周邊區段232a的相對較小的面積(例如相對於整個導電層208b的面積，或相對於中心區段232b)，寄生電容C12_0及寄生電容C12_2將相對較小，如圖2B及圖2C中所示出。
此外，在襯墊下導電層216與接合線202之間經由中心區段230b及中心區段232b的串連電容由下式給出：
Figure 111101430-A0305-02-0016-1
因此，接合線202與襯墊下導電層216之間的總寄生電容由下式給出：
Figure 111101430-A0305-02-0016-2
如所論述，歸因於周邊區段232a的相對較小的面積(例如相對於整個導電層208b的面積)，寄生電容C12_0及寄生電容C12_2將相對較小，如圖2B及圖2C中所示出。另外，如公式2中所見，CSER相對較小，且小於C12_1。因此，例如與圖1的接合配置100的公式1的總電容C1相比，在接合線202與襯墊下導電層216之間的公式3的總寄生電容C寄生相對較小。
因此，如圖2A、圖2B以及圖2C中所示出對中間導電層 208a、中間導電層208b分段使得接合線202所經受的寄生電容減小。應注意，中間導電層208a、中間導電層208b的此分段不產生接合配置的面積的任何對應減小或增加，且圖2A至圖2C的接合配置200的面積可與圖1A、圖1B的接合配置100的面積相同。類似地，導電層208a與襯墊下導電層216之間的距離D2(參見圖2A)可與圖1A的距離D1相同。因此，對中間導電層208a、中間導電層208b分段且保持中心區段230b、中心區段232b電隔離且浮動使得接合線202所經受的寄生電容減小，同時無接合配置200的面積的任何對應減小或增加。藉由保持中間導電層208a、中間導電層208b的中心區段230b、中心區段232b浮動來減小寄生電容又使得接合線202及接合襯墊配置200的負載減小，且由接合線202所傳輸的信號的信號品質較佳。此技術使得能夠針對給定寄生電容規格使用具有較大可用接合表面的接合襯墊。
在圖2A至圖2D中，中間導電層208a、中間導電層208b以一個周邊區段及一個中心區段進行分段。然而，在另一實例中，中間導電層208可以一個周邊區段及多個中心區段進行分段。圖3A示出接合襯墊配置300的橫截面視圖，其中至少一個中間導電層以一對應周邊區段及多個中心區段進行分段，此使得經由接合線傳輸的信號所經受的寄生電容減小，且圖3B及圖3C示出圖3A的接合襯墊配置300的組件中的至少一些的俯視圖。
圖3A至圖3C的接合襯墊配置300至少部分類似於圖2A至圖2C的接合襯墊配置200，且此等兩組圖中的相似組件使用相同標籤來標註。舉例而言，類似於圖2A至圖2C的接合襯墊配置200，圖3A至圖3C的接合襯墊配置300包含導電層204、導電層 208a、導電層208b以及互連線220a、互連線220b。另外，類似於圖2A，在圖3A中，接合線202耦接至導電層204的頂部表面，且一或多個襯墊下導電層216用以形成襯墊下電路。另外，圖3B示出分別沿圖3A的橫截面視圖的線A-A'、線B-B'以及線C-C'的導電層204、導電層208a以及導電層208b的俯視圖。圖3C示出不具有對應互連線220a、互連線220b的導電層204、導電層208a以及導電層208b的俯視圖。因此，在圖3B的俯視圖中示出互連線220a、互連線220b，而在圖3C的俯視圖中未示出互連線220a、互連線220b。
然而，不同於中間導電層208a、中間導電層208b中的每一者包含對應單一中心區段的接合襯墊配置200，在接合襯墊配置300中，中間導電層208a、中間導電層208b中的每一者包含對應多個中心區段。
舉例而言，如圖3A、圖3B、圖3C中所示出，導電層208a以多個中心區段330b及一個周邊區段230a進行分段。儘管將每一中心區段330b示出為在圖3B及圖3C的俯視圖中具有矩形或正方形形狀，但此類圖示並不限制本發明的範圍，且個別中心區段330b可具有任何適當形狀，諸如橢圓形、菱形、不規則形狀或類似形狀。每一中心區段330b藉由層間介電質212與相鄰中心區段(或相鄰周邊區段230a)電隔離。因此，每一中心區段330b為電浮動的。儘管圖3B及圖3C示出4×4陣列或總共16個中心區段330b，但中心區段330b的此數目僅為一實例，且導電層208a可具有任何其他適當數目個中心區段330b。因此，圖2A至圖2C的中心區段230b在圖3A至圖3C中分解為多個中心區段330b(亦 稱為中心子區段332b或浮動導電區段)。
在一實例中，所有中心區段330b的面積的總和為導電層208a的總面積的至少臨限百分比。在一實例中，面積的總和為接合線202所接合的導電層204的連續區段的面積的至少臨限百分比。在一實例中，臨限百分比為50%、60%或類似者。使中心區段330b的總面積相對於導電層208a的總面積更大減小總寄生電容，且增加在接合製程期間的應力容限。
在一實例中，類似於導電層208a，導電層208b以多個區段332b及一個周邊區段232a進行分段。儘管將每一中心區段332b示出為在圖3B及圖3C的俯視圖中具有矩形或正方形形狀，但此類說明並不限制本發明的範圍，且個別中心區段332b可具有任何適當形狀，諸如橢圓形、菱形、不規則形狀或類似形狀。每一中心區段332b藉由層間介電質212與相鄰中心區段(或相鄰周邊區段232a)電隔離。因此，每一中心區段332b為電浮動的。儘管圖3B及圖3C示出4×4陣列或總共16個中心區段332b，但中心區段332b的此數目僅為一實例，且導電層208b可具有任何其他適當數目個中心區段332b。因此，圖2A至圖2C的中心區段232b在圖3A至圖3C中分解為多個中心區段332b(亦稱為中心子區段332b或浮動導電區段)。
在一實例中，所有中心區段332b的面積的總和為導電層208a的總面積的至少臨限百分比。在一實例中，面積的總和為接合線202所接合的導電層204的連續區段的面積的至少臨限百分比。在一實例中，臨限百分比為50%、60%或類似者。使中心區段332b的總面積相對於導電層208b的總面積更大減小總寄生電容， 且增加在接合製程期間的應力容限。
應注意，周邊區段230a及中心區段330b兩者由相同導電層(例如相同金屬化層4)形成，且因此共面並處於相同平面中。在一實例中，周邊區段230a的頂部表面及中心區段330b的頂部表面在相同平面上，且周邊區段230a的底部表面及中心區段330b的底部表面在相同平面上。類似地，在一實例中，周邊區段232a的頂部表面及中心區段332b的頂部表面在相同平面上，且周邊區段232a的底部表面及中心區段332b的底部表面在相同平面上。
圖3D示出圖3A至圖3C的接合襯墊配置300的各種導電層的各種區段之間的寄生電容。應注意，導電層208a、導電層208b各自的周邊區段230a、周邊區段232a、接合線202以及導電層204電耦接，且基本上充當單一電節點。寄生電容C'12_0及寄生電容C'12_5可在此電節點與襯墊下導電層216之間產生，如圖3D中所示出。圖3D亦示出在導電層208b的第一中心區段332b與襯墊下導電層216之間產生的寄生電容C'12_1、在導電層208b的第二中心區段332b與襯墊下導電層216之間產生的寄生電容C'12_2等。因此，寄生電容將在16個中心區段332b(參見圖3B及圖3C)中的每一者與襯墊下導電層216之間產生。
圖3D亦示出在導電層208b的第一中心區段332b與導電層208a的第一中心區段330b之間產生的寄生電容C'23_1、在導電層208b的第二中心區段332b與導電層208a的第二中心區段330b之間產生的寄生電容C'23_2等。因此，寄生電容將在16個中心區段332b(參見圖3B及圖3C)中的每一者與對應中心區段330b之間產生。
圖3D亦示出在導電層208a的第一中心區段330b與導電層204之間產生的寄生電容C'34_1、在導電層208a的第二中心區段330b與導電層204之間產生的寄生電容C'34_2等。因此，寄生電容將在16個中心區段330b(參見圖3B及圖3C)中的每一者與導電層204之間產生。
在接合線202與襯墊下導電層216之間產生的總寄生電容由下式給出：
Figure 111101430-A0305-02-0021-3
如先前針對圖2C所論述，歸因於周邊區段232a的相對較小的面積(例如相對於整個導電層208b的面積)，寄生電容C'12_0及寄生電容C'12_5將相對較小，如圖3A至圖3C中所示出。另外，剩餘分數項為多個串聯電容器的電容，所述電容亦將相對較小。因此，例如與圖1的接合配置100的公式1的總電容C1相比，在圖3A至圖3D的接合配置300中所產生的公式4的總寄生電容C'寄生將相對較小。因此，如圖3A至圖3D中所示出，對中間導電層208a、中間導電層208b分段使得接合線202所經受的寄生電容減小。應注意，中間導電層208a、中間導電層208b的此分段不導致接合配置的面積的任何對應增加。
在圖3A至圖3D中，將導電層208a的中心區段330b示出為與導電層208b的對應中心區段332b對準。然而，在一些實例中，導電層208a的中心區段330b可不與導電層208b的中心區段332b完全對準。圖4示出其中兩個相鄰中間導電層的中心區段未對準的接合襯墊配置300'的橫截面視圖。圖4的接合襯墊配置 300'類似於圖3A的接合襯墊配置300，但圖4中示出每一中間導電層208a、中間導電層208b的僅三個對應中心區段(應注意，所示出中心區段的數目僅為一實例)。
此外，在圖4中，導電層208b的特定中心區段標註為332b1，且導電層208a的兩個特定中心區段標註為330b1及330b2。如所示出，中心區段332b1不與中心區段330b1及中心區段330b2中的任一者對準。亦即，中心區段332b1相對於中心區段330b1及中心區段330b2中的每一者偏移。舉例而言，中心區段332b1的至少一個區段在中心區段330b1下方，且中心區段332b1的至少另一區段在中心區段330b2下方，如所示出。因中心區段330b1與中心區段332b1之間的重疊面積由於未對準而減小，故兩個導電層208a、導電層208b的中心區段的此未對準進一步減小寄生電容。
圖5示出其中可利用本文中所論述的各種接合襯墊配置的系統500。系統500包括包含本文中所論述的各種接合襯墊配置的IC 503。舉例而言，本文中所論述的各種接合襯墊配置的頂部導電層204示出於圖5中。圖5亦示出接合線202，其第一末端接合至頂部導電層204。接合線202的第二末端耦接至外部組件505，其中外部組件505在IC 503外部。接合線202使本文中針對圖2A至圖4所論述的襯墊下電路與外部組件505互連。外部組件505可為任何適當組件，諸如另一IC、引線框、電路板、被動組件及/或類似者。
可使用本文中所揭露的接合配置的IC 503的實例包含記憶體(諸如快閃記憶體、動態隨機存取記憶體(DRAM)；三維(three dimensional；3D)記憶體晶片等)；邏輯裝置，諸如微控制器；及/或包含接合線及接合襯墊的任何IC。
儘管圖5及各種其他圖示出耦接至導電層204的接合線202，但本文中所論述的接合襯墊配置亦可用於其他目的，諸如用於球柵陣列配置。在一實例中，諸如焊球或焊料凸塊(例如而非接合線202)的球柵觸點可焊接至導電層204的頂部表面。因此，本揭露內容中針對接合襯墊配置所論述的各種實例及實施例可替代地應用於其中焊球或焊料凸塊焊接至頂部導電層(例如而非接合線202)的配置。
雖然參考上文詳述的較佳實施例及實例來揭露本發明，但應理解，此等實例意欲為說明性而非限制性意義。經考慮，所屬技術領域具有通常知識者將易於想到各種修改及組合，所述修改及組合將在本發明的精神及以下申請專利範圍的範圍內。
100:接合襯墊配置
102:接合線
104、108a、108b:導電層
112:層間介電材料
116:襯墊下導電層
120a、120b:導電互連線
A-A'、B-B'、C-C':線
C1:電容
D1:距離

Claims (16)

  1. 一種半導體裝置，包括：第一層，包括導電材料，其中所述第一層為接合襯墊層；第二層，包括導電材料且在所述第一層下方；第一至少一個互連線，用以將所述第二層耦接至所述第一層，其中所述第二層包括第一多個非連續區段，所述第一多個非連續區段包含(i)耦接至所述第一至少一個互連線的第一連接區段及(ii)至少部分由所述第一連接區段包圍的第一至少一個浮動區段；第三層，包括導電材料且在所述第二層下方；第二至少一個互連線，用以將所述第二層耦接至所述第三層；以及襯墊下電路，位於所述第二層下方的基底上，所述襯墊下電路經由所述第一層將信號傳輸至所述半導體裝置外部的一或多個組件，其中所述第三層包括第二多個非連續區段，所述第二多個非連續區段包含(i)耦接至所述第二至少一個互連線的第二連接區段及(ii)至少部分由所述第二連接區段包圍的第二至少一個浮動區段，其中所述第二層的所述第一至少一個浮動區段包含第一浮動區段；所述第三層的所述第二至少一個浮動區段包含第二浮動區段；且所述第二浮動區段至少部分在所述第一浮動區段下方，且相 對於所述第一浮動區段偏移。
  2. 如請求項1所述的半導體裝置，其中：所述第一至少一個浮動區段包括多個浮動區段；且所述多個浮動區段中的每一浮動區段為電浮動的，且藉由介電材料與所述多個浮動區段中的其他浮動區段隔離。
  3. 如請求項1所述的半導體裝置，其中：所述第一至少一個浮動區段藉由介電材料與所述第一連接區段隔離。
  4. 如請求項1所述的半導體裝置，其中所述第二層的所述第一連接區段及所述第一至少一個浮動區段在單一圖案化金屬層中。
  5. 如請求項1所述的半導體裝置，其中所述第一連接區段配置於所述第一至少一個浮動區段周圍的閉合迴路中。
  6. 如請求項1所述的半導體裝置，其中所述第一至少一個浮動區段的組合面積為所述第一層的連續區段的面積的至少一半。
  7. 如請求項1所述的半導體裝置，其中所述第一至少一個互連線包括配置於所述第一層的周界與所述第二層的所述第一連接區段之間的互連線，以使得所述互連線在所述第一至少一個浮動區段周圍形成閉合迴路。
  8. 如請求項1所述的半導體裝置，其中所述第一至少一個互連線包括以矩形形狀配置於所述第一層與所述第二層的所述第一連接區段之間的互連線。
  9. 如請求項1所述的半導體裝置，更包括： 接合線，連接至所述第一層的頂部表面。
  10. 一種接合襯墊配置，用以向襯墊下電路及自所述襯墊下電路傳輸信號，所述接合襯墊配置包括：頂部層，包括導電材料；接合線，接合至所述頂部層的頂部表面；第一中間層，包括導電材料，所述第一中間層在所述頂部層與所述襯墊下電路之間，其中所述第一中間層具有(i)用以在所述頂部層與所述襯墊下電路之間傳輸信號的第一區段及(ii)電浮動的第二區段；第二中間層，包括導電材料，所述第二中間層在所述第一中間層與所述襯墊下電路之間，其中所述第二中間層具有(i)用以在所述頂部層與所述襯墊下電路之間傳輸信號的第三區段及(ii)電浮動的第四區段；以及互連線，將所述第一中間層的所述第一區段電耦接至所述頂部層，其中所述第一中間層的所述第二區段包含第一浮動區段；所述第二中間層的所述第四區段包含第二浮動區段；且所述第二浮動區段至少部分在所述第一浮動區段下方，且相對於所述第一浮動區段偏移。
  11. 如請求項10所述的接合襯墊配置，其中：所述第一中間層的所述第一區段至少部分沿所述第一中間層的周邊；且所述第一中間層的所述第二區段至少部分由所述第一中間層的所述第一區段包圍。
  12. 如請求項10所述的接合襯墊配置，其中：所述第一中間層的所述第二區段藉由介電材料與所述第一中間層的所述第一區段隔離。
  13. 如請求項10所述的接合襯墊配置，其中：所述第一中間層的所述第二區段包括多個子區段，所述多個子區段的每一子區段藉由介電材料彼此隔離，且藉由所述介電材料與所述第一中間層的所述第一區段隔離；且所述多個子區段中的每一子區段為電浮動的。
  14. 如請求項10所述的接合襯墊配置，其中所述互連線為第一互連線，且其中所述接合襯墊配置更包括：第二互連線，將所述第一中間層的所述第一區段電耦接至所述第二中間層的所述第三區段。
  15. 一種半導體裝置，包括：第一導電層，包括(i)電浮動的第一至少一個浮動導電區段及(ii)第一連接導電區段，其中所述第一至少一個浮動導電區段與所述第一連接導電區段共面；第二導電層，位於所述第一導電層上方，所述第二導電層電耦接至所述第一導電層的所述第一連接導電區段；第三導電層，包括(i)電浮動的第二至少一個浮動導電區段及(ii)第二連接導電區段，其中所述第二至少一個浮動導電區段與所述第二連接導電區段共面，其中所述第三導電層在所述第二導電層下方，且其中所述第三導電層藉由介電材料與所述第二導電層分離；以及接合線，接合至所述第二導電層的上部區段， 其中所述第一導電層的所述第一至少一個浮動導電區段包含第一浮動區段；所述第三導電層的所述第二至少一個浮動導電區段包含第二浮動區段；且所述第二浮動區段至少部分在所述第一浮動區段下方，且相對於所述第一浮動區段偏移。
  16. 如請求項15所述的半導體裝置，其中所述第一連接導電區段至少部分包圍所述第一至少一個浮動導電區段，且藉由介電材料與所述第一至少一個浮動導電區段分離。
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