CN115939096A - 半导体装置及接合衬垫配置 - Google Patents

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CN115939096A CN202210053251.0A CN202210053251A CN115939096A CN 115939096 A CN115939096 A CN 115939096A CN 202210053251 A CN202210053251 A CN 202210053251A CN 115939096 A CN115939096 A CN 115939096A
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Abstract

本发明提供了一种半导体装置以及接合衬垫配置。半导体装置具有：第一层，包含导电材料；接合线，耦接至第一层的上部表面；以及第二层，包含在第一层下方的导电材料。一或多个互连线将第二层耦接至第一层。在一实例中，第二层具有多个非连续区段，多个非连续区段包含(i)耦接至一或多个互连线的连接区段及(ii)至少部分由连接区段包围的一或多个浮动区段，其中一或多个浮动区段为电浮动的且与连接区段隔离。半导体装置也包含在第二层下方的基底上的衬垫下电路，衬垫下电路经由第一层将信号传输至半导体装置外部的一或多个组件。

Description

半导体装置及接合衬垫配置
技术领域
本发明是关于集成电路，具体是关于用于集成电路的接合衬垫。
背景技术
集成电路封装可包含接合衬垫阵列，所述接合衬垫阵列提供自集成电路外部至集成电路内部的电路组件的电连接。图1A示出接合衬垫配置100的横截面视图，且图1B示出图1A的接合衬垫配置100的组件中的至少一些的俯视图。参考图1A，接合线102耦接至接合衬垫配置100的导电层104的顶部表面，其中导电层104包括适当金属或其他导电材料，诸如多晶硅。导电层104经由包括导电材料的一或多个对应导电互连线120a电耦接至另一导电层108a。导电层108a经由包括导电材料的一或多个对应导电互连线120b电耦接至另一导电层108b。
图1B示出分别沿图1A的横截面视图的线A-A′、线B-B′以及线C-C′的导电层104、导电层108a以及导电层108b的俯视图。如图1A及图1B中所示出，导电层104为连续导电材料层。类似地，导电层108a为连续导电材料层，其中互连线120a沿导电层108a的顶部表面的周边耦接。类似地，导电层108b为连续导电材料层，其中互连线120b沿导电层108b的顶部表面的周边耦接。在图1A中，接合衬垫配置100包括导电层104、导电层108a、导电层108b以及互连线120a、互连线120b。
图1A也象征性地示出用以形成衬垫下电路的一或多个衬垫下导电层116，诸如一或多个有源装置(诸如晶体管)及/或无源装置(诸如电阻器)。在一实例中，衬垫下导电层116通过层间介电材料112与接合配置100的最底部导电层108b分离。层间介电材料112也使导电层104、导电层108a、导电层108b彼此分离，如所示出。
在一实例中，因接合线102需要相对较大的面积来支撑及对准，故导电层104通常具有相对较大的导电材料面积(例如足够大以在接合衬垫配置100中产生寄生电容，如将在本文论述)。也即，导电层104的表面积不能减小超出阈值面积，此系由于导电层104的面积超出阈值面积的任何减小均可导致可用于接合接合线102的表面积较小及所得不良接合质量。
此外，一或多个导电层108a、导电层108b在此实例中存在于顶部导电层104与衬垫下导电层116之间，例如以在用以将接合线102耦接至导电层104的顶部表面的线接合工艺期间减小机械应力及所得应力损坏。举例而言，导电层108a、导电层108b可充当缓冲器，以减弱线接合工艺的机械应力向衬垫下电路的传播，因此防止在线接合工艺期间对衬垫下电路的损坏。
在一实例中，接合衬垫配置100的导电层104、导电层108a、导电层108b的相对较大面积可导致寄生电容的较大负载。如图1A中所示出，导电层104、导电层108a、导电层108b经由互连线120a、互连线120b彼此电耦接。应注意，接合线102以及导电层104、导电层108a、导电层108b在电学上为相同节点。
在一实例中，接合线102上的信号所经受的电容负载为接合配置100的最底部导电层108b与衬垫下导电层116之间的电容负载(例如由于接合线102以及导电层104、导电层108a、导电层108b电耦接且在电学上为相同节点)。因此，通过接合线102传输的信号所经受的寄生电容C寄生为接合配置100的最底部导电层108b与衬垫下导电层116之间的电容C1，所述电容C1可表述为：
C寄生＝C1＝ε·(A/D1)，          (1)
其中ε为层间介电材料112的绝对介电常数，D1为导电层108b与导电层116之间的距离，且A为导电层108b及导电层116的重叠部分的面积。应注意，导电层108b及导电层116的重叠面积A相对较大(例如与本文中稍后所论述的其他接合配置相比)，且因此，电容C1相对较大。此导致由接合线102传输的信号退化。信号退化尤其在高速应用中更为严重。
需要减小经由接合线102传输的信号所经受的寄生电容，同时不减小最顶部导电层104的面积(例如由于导电层104的面积的任何减小均将导致可用于接合至接合线102的表面积较小)，且不减小导电层108a、导电层108b的总面积(例如由于导电层108a、导电层108b的总面积的任何此减小均可导致接合工艺的机械应力向衬垫下电路传播)。
公开内容
本发明提供一种接合衬垫配置，包含在顶部导电接合衬垫层与衬垫下电路之间的一或多个中间导电层，其中个别中间导电层分段为一或多个导电区段及一或多个浮动区段，以减小经由接合线传输的信号所经受的寄生电容。
本文中提供一种半导体装置，所述半导体装置包含包括导电材料的第一层，其中第一层为接合衬垫层。半导体装置还包含：第二层，包括在第一层下方的导电材料；及一或多个互连线，用以将第二层耦接至第一层。在一实例中，第二层包括多个非连续区段，所述多个非连续区段包含(i)耦接至一或多个互连线的连接区段及(ii)至少部分由连接区段包围的一或多个浮动区段。半导体装置也包含在第二层下方的基底上的衬垫下电路，衬垫下电路经由第一层将信号传输至半导体装置外部的一或多个组件。
本文中也提供一种用以向衬垫下电路及自衬垫下电路传输信号的接合衬垫配置，接合衬垫配置包括：顶部层，包括导电材料；接合线，接合至顶部层的顶部表面；以及中间层，包括导电材料，中间层在顶部层与衬垫下电路之间。在一实例中，中间层具有(i)用以在顶部层与衬垫下电路之间传输信号的第一区段及(ii)电浮动的第二区段。接合衬垫配置还包括互连线，所述互连线将中间层的第一区段电耦接至顶部层。
本文中也提供一种半导体装置，包括第一导电层，所述第一导电层包括(i)电浮动的一或多个浮动导电区段及(ii)连接导电区段，其中浮动导电区段中的一或多者与连接导电区段共面。半导体装置还包含在第一导电层上方的第二导电层，第二导电层电耦接至第一导电层的连接导电区段。接合线接合至第二导电层的上部区段。
在审阅以下附图、详细描述以及权利要求书时可见本发明的其他态样及优点。
附图说明
图1A示出接合衬垫配置的横截面视图，且图1B示出图1A的接合衬垫配置的组件中的至少一些的俯视图。
图2A示出接合衬垫配置的横截面视图，其中至少一个中间导电层以对应周边区段及对应中心区段进行分段，此使得经由接合线传输的信号所经受的寄生电容减小。
图2B及图2C示出图2A的接合衬垫配置的组件中的至少一些的俯视图。
图2D示出图2A至图2C的接合衬垫配置的各种导电层的各种区段之间的寄生电容。
图3A示出接合衬垫配置的横截面视图，其中至少一个中间导电层以对应周边区段及多个中心区段进行分段，此使得经由接合线传输的信号所经受的寄生电容减小。
图3B及图3C示出图3A的接合衬垫配置的组件中的至少一些的俯视图。
图3D示出图3A至图3C的接合衬垫配置的各种导电层的各种区段之间的寄生电容。
图4示出其中两个相邻中间导电层的中心区段未对准的接合衬垫配置的横截面视图。
图5示出其中可利用本文中所论述的各种接合衬垫配置的系统。
附图标记说明
1、2、3、4、5：金属化层
100、200、300、300′：接合衬垫配置
102、202：接合线
104、108a、108b、204、208a、208b：导电层
112、212：层间介电材料
116、216：衬垫下导电层
120a、120b、220a、220b：导电互连线
208：单一中间层
230a、232a：周边区段
230b、232b、330b、330b1、330b2、332b、332b1：中心区段
500：系统
503：IC
505：外部组件
A-A′、B-B′、C-C′：线
C1：电容
C12_0、C12_1、C12_2、C23、C34、C′12_0、C′12_1、C′12_2、C′12_5、C′23_1、C′23_2、C′34_1、C′34_2：寄生电容
D1、D2：距离
具体实施方式
图2A示出接合衬垫配置200的横截面视图，其中至少一个中间导电层以一个周边区段及一个中心区段进行分段，此使得经由接合线传输的信号所经受的寄生电容减小。图2B及图2C示出图2A的接合衬垫配置200的组件中的至少一些的俯视图。
接合配置200(或本文中稍后所论述的其他接合配置)可并入包含接合线及接合衬垫的任何IC封装及半导体装置中(例如参见图5)。接合配置200可用以在IC与外部组件(诸如电路板的引脚)之间传送信号。可使用本文中所提供的接合配置的实例IC包含存储器(诸如快闪存储器、动态随机存取存储器(Dynamic Random Access Memory；DRAM)等)；逻辑装置，诸如微控制器；及/或包含接合线及接合衬垫的任何IC。
参考图2A，接合线202接合至接合衬垫配置200的导电层204。在一实例中，接合线202包括适当金属，诸如金、铝、银、铜、其合金及/或类似者。接合线202用以将集成电路(integrated circuit；IC)与IC外部的一或多个组件互连，所述一或多个组件诸如电路板上的外部引脚。接合配置200将接合线202耦接至IC的内部导电层及电路(诸如衬垫下电路216)。尽管将图2A中的接合线202象征性地示出为具有两个矩形的组合的形状，但诸如接合线202的形状仅出于说明性目的，且在实务实施中，接合线202有可能采用不同形状，如所属技术领域的技术人员将易于了解。
尽管图2A及各种其他图示出耦接至导电层204的接合线202，但配置200也可用于其他目的，诸如球栅阵列配置。在一实例中，诸如焊球或焊料凸块(例如而非接合线202)的球栅触点可焊接至导电层204的顶部表面。本提供中针对接合衬垫配置所论述的各种实例及实施例可替代地应用于其中焊球或焊料凸块焊接至顶部导电层(例如而非接合线202)的配置。
如图2A中所示出，接合线202为例如使用适当的线接合工艺接合至导电层204的顶部表面的线。导电层204包括导电材料，例如金属，诸如铝、金、铜、银、镍、其合金及/或类似者。导电层204的导电材料可另外或可替代地包含多晶硅及/或其他非金属导电材料。归因于导电层204相对于本文中所论述的其他导电层的位置，导电层204在本文中也称为顶部导电层。
导电层204经由一或多个对应导电互连线220a电耦接至在导电层204下方的另一导电层208a。类似地，导电层208a经由一或多个对应导电互连线220b电耦接至在导电层208a下方的另一导电层208b。在一实例中，导电层208a、导电层208b以及互连线220a、互连线220b包括可与针对导电层204所论述的导电材料相同或不同的导电材料。
归因于导电层208a、导电层208b相对于本文中所论述的其他导电层的相对位置，导电层208a、导电层208b在本文中也称为中间导电层。举例而言，导电层204在中间导电层上方，且一或多个衬垫下导电层216在中间导电层下方。出于描述的目的，在此上下文中，当一个元件比另一元件相对更接近于接合线202时，所述一个元件“在”另一元件“上方”。
图2A也象征性地示出用以形成衬垫下电路的一或多个衬垫下导电层216，尽管图2A中未分别示出电路以及有源装置及/或无源装置，但所述衬垫下电路包含一或多个有源装置(诸如晶体管)及/或无源装置(诸如电阻器)。在一实例中，衬垫下电路形成于在中间导电层下方的基底(图2A中未示出)上。一或多个衬垫下电路经由中间导电层、最顶部导电层204以及接合线202将信号传输至一或多个外部组件(例如所示出的半导体装置外部)。
仅作为一实例，衬垫下导电层216为IC的金属化层1及金属化层2，导电层208b为IC的金属化层3，导电层208a为IC的金属化层4，且导电层204为IC的金属化层5。在一实例中，金属化层1及金属化层2用于在接合衬垫配置200下方的衬垫下电路的互连。
在一实例中，中间导电层208a及中间导电层208b置放于最顶部导电层204与衬垫下导电层216之间，例如以避免在线接合工艺期间对衬垫下电路的机械应力及所得应力损坏，所述线接合工艺用以将接合线202耦接至导电层204的顶部表面。因此，中间导电层208a及中间导电层208b充当最顶部导电层204与衬垫下导电层216之间的缓冲器，以例如在用以将接合线202接合至导电层204的线接合工艺期间减少机械应力自线接合区向衬垫下电路的传播。
在图2A的实例中，两个中间导电层208a及中间导电层208b置放于最顶部导电层204与衬垫下导电层216之间。然而，在另一实例中，例如视IC中的金属化层的数量而定，及/或视在线接合工艺期间所产生的机械应力而定，任何不同数量的导电层可存在于最顶部导电层204与衬垫下导电层216之间，诸如一个、三个或更多数量的中间导电层。仅作为一实例，可使用单一中间导电层。在此实例中，金属化层1、金属化层2以及金属化层3可用于衬垫下电路，金属化层4可用于单一中间层208，且金属化层5可用于最顶部导电层204。包含较所数量的金属层的使用的任何其他组合也可为可能的。仅作为一实例，可存在10个或更多数量的(或另一适当数量)金属层，其中第一至少一个金属层用于衬垫下电路，第二至少一个金属层用于中间导电层208，且第三单一金属层用于最顶部导电层204。如本文中所论述，用于中间层208的第二至少一个金属层可在(i)用于衬垫下电路的第一至少一个金属层与(ii)用于最顶部导电层204的第三单一金属层之间。也如本文中所论述，中间导电层208可包含单一层、两个层或更多数量的层。在一实例中，中间导电层208中的层的数量视所存在的图案化金属层的总数量而定。
在一实例中，衬垫下导电层216通过包括任何适当介电材料的层间介电材料212与接合配置200的最底部中间导电层208b分离。层间介电材料212也使导电层204、导电层208a、导电层208b彼此分离，如所示出。
如先前所提及，图2B及图2C示出图2A的接合衬垫配置200的组件中的至少一些的俯视图。举例而言，图2B示出分别沿图2A的横截面视图的线A-A′、线B-B′以及线C-C′的导电层204、导电层208a以及导电层208b的俯视图。图2C示出不具有对应互连线220a、互连线220b的导电层204、导电层208a以及导电层208b的俯视图。因此，在图2B的俯视图中示出互连线220a、互连线220b，而在图2C的俯视图中未示出互连线220a、互连线220b。
在一实施例中，导电层208a、导电层208b中的每一个包括多个不相交或断开(或分离)的区段。举例而言，参考图2A、图2B以及图2C，导电层208a包含耦接至互连线220a、互连线220b的至少一个周边区段230a。举例而言，图2A及图2B示出耦接至周边区段230a的顶部表面的互连线220a。尽管未在图2B中示出而是在图2A中示出，但互连线220b也耦接至导电层208a的周边区段230a的底部表面。在图2B的实例中，互连线220a沿导电层208a的周边区段230a配置于闭合回路周围。互连线220a配置于导电层208a的周边区段230a的周界周围。由于导电层208a的周边区段230a经由互连线220a、互连线220b耦接至接合线及衬垫下电路，故周边区段230a也称为导电层208a的连接导电区段。
在一实例中，互连线220a、互连线220b中的个别者可对应于图案化金属层的元件或对应于形成于不同图案化金属层的互连线之间的通孔。举例而言，互连线220b为形成于图案化金属层208a与图案化金属层208b之间的导通孔。
如图2A的横截面视图及图2B的俯视图中所示出，在一实例中，互连线220a具有圆柱形形状。举例而言，互连线220a包括具有矩形横截面(例如图2B中所示出的矩形俯视图)的圆柱体，但在一些其他实例中，互连线220a的圆柱形形状可具有椭圆形、圆形横截面(或具有带有另一形状的横截面)。互连线220b也可具有圆柱形形状，例如，如针对互连线220a所论述。
在一实例中，顶部导电层204具有周界。周边区段230a在顶部层的周界附近位于顶部层之下。举例而言，设想由顶部层的周界沿垂直于顶部导电层204的轴的投影限定的圆柱体(也称为周界圆柱体)。中间层208a的周边区段230a在顶部导电层204的此周界圆柱形内，或与所述周界圆柱形相交。在一实例中，互连线220a可相对于圆柱形定位。举例而言，互连线220a形成互连线圆柱形，所述互连线圆柱形与顶部导电层204的周界圆柱形重合，在所述周界圆柱形内，或与所述周界圆柱形相交。
导电层208a还包含中心区段230b。周边区段230a通过层间介电质212与中心区段230b分离。因此，周边区段230a及中心区段230b为导电层208a的不相交或非连续区段，且彼此电隔离。应注意，周边区段230a及中心区段230b两者由相同导电层(例如相同金属化层4)形成，且因此共面并处于相同平面中。因此，周边区段230a及中心区段230b两者来自单一图案化金属层。举例而言，周边区段230a的顶部表面与中心区段230b的顶部表面在相同平面上，且周边区段230a的底部表面与中心区段230b的底部表面在相同平面上。在一实例中，周边区段230a在中心区段230b周围形成闭合回路。中心区段230b例如通过层间介电质212与周边区段230a电隔离。中心区段230b不电耦接至IC的任何电路元件(除与其他导电层的电容耦接之外，如本文中将论述)。因此，中心区段230b为电隔离且浮动的。因此，中心区段230b也称为导电层208a的浮动导电区段。
在一实例中，中心区段230b的面积为导电层208a的总面积的至少阈值百分比。在一实例中，中心区段230b的面积为接合线202所接合的导电层204的连续区段的面积的至少阈值百分比。在一实例中，阈值百分比为50％、60％或类似者。使中心区段230b的面积相对于导电层208a的总面积更大减小总寄生电容，如本文中将论述。
类似地，在一实例中且参考图2A、图2B以及图2C，导电层208b至少包含耦接至互连线220b的周边区段232a。导电层208b还包含中心区段232b。在图2B的实例中，互连线220b沿导电层208b的周边区段232a配置于闭合回路周围。互连线220b配置于导电层208b的周边区段232a的周界周围。周边区段232a通过层间介电质212与中心区段232b分离。因此，周边区段232a及中心区段232b为导电层208b的不相交或非连续区段。应注意，周边区段232a及中心区段232b两者由相同导电层(例如相同金属化层3)形成，且因此共面并处于相同平面中。举例而言，周边区段232a的顶部表面与中心区段232b的顶部表面在相同平面上，且周边区段232a的底部表面与中心区段232b的底部表面在相同平面上。在一实例中，周边区段232a在中心区段232b周围形成闭合回路。中心区段232b例如通过层间介电质212与周边区段232a电隔离。中心区段232b并不电耦接至IC的任何电路元件(除与其他导电层的电容耦接之外，如本文中将论述)。因此，中心区段232b为电隔离且浮动的。
尽管图2A中未示出，但导电层208b的周边区段232a(例如周边区段232a的底部表面)经由一或多个对应互连线电耦接至一或多个衬垫下电路。由于导电层208b的周边区段232a经由互连线220a、互连线220b耦接至接合线202及衬垫下电路，故周边区段232a也称为导电层208b的连接导电区段。另外，由于中心区段232b为电浮动的且与IC的组件的其余部分隔离，因而中心区段232b称为导电层208b的浮动导电区段。
在一实例中，中心区段232b的面积为导电层208b的总面积的至少阈值百分比。在一实例中，中心区段232b的面积为接合线202所接合的导电层204的连续区段的面积的至少阈值百分比。在一实例中，阈值百分比为50％、60％或类似者。使中心区段232b的面积相对于导电层208b的总面积更大减小总寄生电容，如本文中将论述。
导电层208a、导电层208b各自的周边区段230a、周边区段232a以及互连线220a、互连线220b在接合线202与IC的内部电路(例如衬垫下导电层216)之间传输信号。导电层208a、导电层208b的中心区段230b、中心区段232b分别在此类信号的传输中不具有任何作用，且因此可保持浮动且与个别周边区段隔离。中心区段230b、中心区段232b在线接合工艺期间避免机械应力自最顶部导电层204传播至衬垫下电路，如本文中先前所论述。保持中心区段230b、中心区段232b浮动有助于减小寄生电容，如本文中针对图2D所论述。
图2D示出图2A至图2C的接合衬垫配置200的各种导电层的各种区段之间的寄生电容。应注意，导电层208a、导电层208b各自的周边区段230a、周边区段232a以及导电层204电耦接，且基本上充当单一电节点。寄生电容C12_0及寄生电容C12_2可在此电节点与衬垫下导电层216之间产生，如图2D中所示出。图2D也示出在导电层208b的中心区段232b与衬垫下导电层216之间产生的寄生电容C12_1。图2D进一步示出在导电层208a及导电层208b的中心区段230b及中心区段232b之间产生的寄生电容C23。图2D进一步示出在导电层208a的中心区段230b与导电层204之间产生的寄生电容C34。
应注意，由于闭合回路中可存在单一周边区段232a，因而寄生电容C12_0及寄生电容C12_2可组合为单一电容，如图2B及图2C的俯视图中所示出。此外，归因于周边区段232a的相对较小的面积(例如相对于整个导电层208b的面积，或相对于中心区段232b)，寄生电容C12_0及寄生电容C12_2将相对较小，如图2B及图2C中所示出。
此外，在衬垫下导电层216与接合线202之间经由中心区段230b及中心区段232b的串联电容由下式给出：
Figure BDA0003475150420000111
因此，接合线202与衬垫下导电层216之间的总寄生电容由下式给出：
Figure BDA0003475150420000112
如所论述，归因于周边区段232a的相对较小的面积(例如相对于整个导电层208b的面积)，寄生电容C12_0及寄生电容C12_2将相对较小，如图2B及图2C中所示出。另外，如公式2中所见，CSER相对较小，且小于C12_1。因此，例如与图1的接合配置100的公式1的总电容C1相比，在接合线202与衬垫下导电层216之间的公式3的总寄生电容C寄生相对较小。
因此，如图2A、图2B以及图2C中所示出对中间导电层208a、中间导电层208b分段使得接合线202所经受的寄生电容减小。应注意，中间导电层208a、中间导电层208b的此分段不产生接合配置的面积的任何对应减小或增加，且图2A至图2C的接合配置200的面积可与图1A、图1B的接合配置100的面积相同。类似地，导电层208a与衬垫下导电层216之间的距离D2(参见图2A)可与图1A的距离D1相同。因此，对中间导电层208a、中间导电层208b分段且保持中心区段230b、中心区段232b电隔离且浮动使得接合线202所经受的寄生电容减小，同时无接合配置200的面积的任何对应减小或增加。通过保持中间导电层208a、中间导电层208b的中心区段230b、中心区段232b浮动来减小寄生电容又使得接合线202及接合衬垫配置200的负载减小，且由接合线202所传输的信号的信号质量较佳。此技术使得能够针对给定寄生电容规格使用具有较大可用接合表面的接合衬垫。
在图2A至图2D中，中间导电层208a、中间导电层208b以一个周边区段及一个中心区段进行分段。然而，在另一实例中，中间导电层208可以一个周边区段及多个中心区段进行分段。图3A示出接合衬垫配置300的横截面视图，其中至少一个中间导电层以一对应周边区段及多个中心区段进行分段，此使得经由接合线传输的信号所经受的寄生电容减小，且图3B及图3C示出图3A的接合衬垫配置300的组件中的至少一些的俯视图。
图3A至图3C的接合衬垫配置300至少部分类似于图2A至图2C的接合衬垫配置200，且此等两组图中的相似组件使用相同标签来标注。举例而言，类似于图2A至图2C的接合衬垫配置200，图3A至图3C的接合衬垫配置300包含导电层204、导电层208a、导电层208b以及互连线220a、互连线220b。另外，类似于图2A，在图3A中，接合线202耦接至导电层204的顶部表面，且一或多个衬垫下导电层216用以形成衬垫下电路。另外，图3B示出分别沿图3A的横截面视图的线A-A′、线B-B′以及线C-C′的导电层204、导电层208a以及导电层208b的俯视图。图3C示出不具有对应互连线220a、互连线220b的导电层204、导电层208a以及导电层208b的俯视图。因此，在图3B的俯视图中示出互连线220a、互连线220b，而在图3C的俯视图中未示出互连线220a、互连线220b。
然而，不同于中间导电层208a、中间导电层208b中的每一个包含对应单一中心区段的接合衬垫配置200，在接合衬垫配置300中，中间导电层208a、中间导电层208b中的每一个包含对应多个中心区段。
举例而言，如图3A、图3B、图3C中所示出，导电层208a以多个中心区段330b及一个周边区段230a进行分段。尽管将每一中心区段330b示出为在图3B及图3C的俯视图中具有矩形或正方形形状，但此类图示并不限制本发明的范围，且个别中心区段330b可具有任何适当形状，诸如椭圆形、菱形、不规则形状或类似形状。每一中心区段330b通过层间介电质212与相邻中心区段(或相邻周边区段230a)电隔离。因此，每一中心区段330b为电浮动的。尽管图3B及图3C示出4×4阵列或总共16个中心区段330b，但中心区段330b的此数量仅为一实例，且导电层208a可具有任何其他适当数量的中心区段330b。因此，图2A至图2C的中心区段230b在图3A至图3C中分解为多个中心区段330b(也称为中心子区段332b或浮动导电区段)。
在一实例中，所有中心区段330b的面积的总和为导电层208a的总面积的至少阈值百分比。在一实例中，面积的总和为接合线202所接合的导电层204的连续区段的面积的至少阈值百分比。在一实例中，阈值百分比为50％、60％或类似者。使中心区段330b的总面积相对于导电层208a的总面积更大减小总寄生电容，且增加在接合工艺期间的应力容限。
在一实例中，类似于导电层208a，导电层208b以多个区段332b及一个周边区段232a进行分段。尽管将每一中心区段332b示出为在图3B及图3C的俯视图中具有矩形或正方形形状，但此类说明并不限制本发明的范围，且个别中心区段332b可具有任何适当形状，诸如椭圆形、菱形、不规则形状或类似形状。每一中心区段332b通过层间介电质212与相邻中心区段(或相邻周边区段232a)电隔离。因此，每一中心区段332b为电浮动的。尽管图3B及图3C示出4×4阵列或总共16个中心区段332b，但中心区段332b的此数量仅为一实例，且导电层208b可具有任何其他适当数量的中心区段332b。因此，图2A至图2C的中心区段232b在图3A至图3C中分解为多个中心区段332b(也称为中心子区段332b或浮动导电区段)。
在一实例中，所有中心区段332b的面积的总和为导电层208a的总面积的至少阈值百分比。在一实例中，面积的总和为接合线202所接合的导电层204的连续区段的面积的至少阈值百分比。在一实例中，阈值百分比为50％、60％或类似者。使中心区段332b的总面积相对于导电层208b的总面积更大减小总寄生电容，且增加在接合工艺期间的应力容限。
应注意，周边区段230a及中心区段330b两者由相同导电层(例如相同金属化层4)形成，且因此共面并处于相同平面中。在一实例中，周边区段230a的顶部表面及中心区段330b的顶部表面在相同平面上，且周边区段230a的底部表面及中心区段330b的底部表面在相同平面上。类似地，在一实例中，周边区段232a的顶部表面及中心区段332b的顶部表面在相同平面上，且周边区段232a的底部表面及中心区段332b的底部表面在相同平面上。
图3D示出图3A至图3C的接合衬垫配置300的各种导电层的各种区段之间的寄生电容。应注意，导电层208a、导电层208b各自的周边区段230a、周边区段232a、接合线202以及导电层204电耦接，且基本上充当单一电节点。寄生电容C′12_0及寄生电容C′12_5可在此电节点与衬垫下导电层216之间产生，如图3D中所示出。图3D也示出在导电层208b的第一中心区段332b与衬垫下导电层216之间产生的寄生电容C′12_1、在导电层208b的第二中心区段332b与衬垫下导电层216之间产生的寄生电容C′12_2等。因此，寄生电容将在16个中心区段332b(参见图3B及图3C)中的每一个与衬垫下导电层216之间产生。
图3D也示出在导电层208b的第一中心区段332b与导电层208a的第一中心区段330b之间产生的寄生电容C′23_1、在导电层208b的第二中心区段332b与导电层208a的第二中心区段330b之间产生的寄生电容C′23_2等。因此，寄生电容将在16个中心区段332b(参见图3B及图3C)中的每一个与对应中心区段330b之间产生。
图3D也示出在导电层208a的第一中心区段330b与导电层204之间产生的寄生电容C′34_1、在导电层208a的第二中心区段330b与导电层204之间产生的寄生电容C′34_2等。因此，寄生电容将在16个中心区段330b(参见图3B及图3C)中的每一个与导电层204之间产生。
在接合线202与衬垫下导电层216之间产生的总寄生电容由下式给出：
Figure BDA0003475150420000151
如先前针对图2C所论述，归因于周边区段232a的相对较小的面积(例如相对于整个导电层208b的面积)，寄生电容C′12_0及寄生电容C′12_5将相对较小，如图3A至图3C中所示出。另外，剩余分数项为多个串联电容器的电容，所述电容也将相对较小。因此，例如与图1的接合配置100的公式1的总电容C1相比，在图3A至图3D的接合配置300中所产生的公式4的总寄生电容C′寄生将相对较小。因此，如图3A至图3D中所示出，对中间导电层208a、中间导电层208b分段使得接合线202所经受的寄生电容减小。应注意，中间导电层208a、中间导电层208b的此分段不导致接合配置的面积的任何对应增加。
在图3A至图3D中，将导电层208a的中心区段330b示出为与导电层208b的对应中心区段332b对准。然而，在一些实例中，导电层208a的中心区段330b可不与导电层208b的中心区段332b完全对准。图4示出其中两个相邻中间导电层的中心区段未对准的接合衬垫配置300′的横截面视图。图4的接合衬垫配置300′类似于图3A的接合衬垫配置300，但图4中示出每一中间导电层208a、中间导电层208b的仅三个对应中心区段(应注意，所示出中心区段的数量仅为一实例)。
此外，在图4中，导电层208b的特定中心区段标注为332b1，且导电层208a的两个特定中心区段标注为330b1及330b2。如所示出，中心区段332b1不与中心区段330b1及中心区段330b2中的任一个对准。也即，中心区段332b1相对于中心区段330b1及中心区段330b2中的每一个偏移。举例而言，中心区段332b1的至少一个区段在中心区段330b1下方，且中心区段332b1的至少另一区段在中心区段330b2下方，如所示出。因中心区段330b1与中心区段332b1之间的重叠面积由于未对准而减小，故两个导电层208a、导电层208b的中心区段的此未对准进一步减小寄生电容。
图5示出其中可利用本文中所论述的各种接合衬垫配置的系统500。系统500包括包含本文中所论述的各种接合衬垫配置的IC 503。举例而言，本文中所论述的各种接合衬垫配置的顶部导电层204示出于图5中。图5也示出接合线202，其第一末端接合至顶部导电层204。接合线202的第二末端耦接至外部组件505，其中外部组件505在IC 503外部。接合线202使本文中针对图2A至图4所论述的衬垫下电路与外部组件505互连。外部组件505可为任何适当组件，诸如另一IC、引线框、电路板、被动组件及/或类似者。
可使用本文中所提供的接合配置的IC 503的实例包含存储器(诸如快闪存储器、动态随机存取存储器(DRAM)；三维(three dimensional；3D)存储器芯片等)；逻辑装置，诸如微控制器；及/或包含接合线及接合衬垫的任何IC。
尽管图5及各种其他图示出耦接至导电层204的接合线202，但本文中所论述的接合衬垫配置也可用于其他目的，诸如用于球栅阵列配置。在一实例中，诸如焊球或焊料凸块(例如而非接合线202)的球栅触点可焊接至导电层204的顶部表面。因此，本提供内容中针对接合衬垫配置所论述的各种实例及实施例可替代地应用于其中焊球或焊料凸块焊接至顶部导电层(例如而非接合线202)的配置。
虽然参考上文详述的较佳实施例及实例来提供本发明，但应理解，此等实例意欲为说明性而非限制性意义。经考虑，所属技术领域的技术人员将易于想到各种修改及组合，所述修改及组合将在本发明的精神及以下权利要求书的范围内。

Claims (20)

1.一种半导体装置，包括：
第一层，包括导电材料，其中所述第一层为接合衬垫层；
第二层，包括导电材料且在所述第一层下方；一或多个互连线，用以将所述第二层耦接至所述第一层，
其中所述第二层包括多个非连续区段，所述多个非连续区段包含耦接至所述一或多个互连线的连接区段及至少部分由所述连接区段包围的一或多个浮动区段；以及
衬垫下电路，位于所述第二层下方的基底上，所述衬垫下电路经由所述第一层将信号传输至所述半导体装置外部的一或多个组件。
2.根据权利要求1所述的半导体装置，其中：
所述一或多个浮动区段包括多个浮动区段；且
所述多个浮动区段中的每一浮动区段为电浮动的，且通过介电材料与所述多个浮动区段中的其他浮动区段隔离。
3.根据权利要求1所述的半导体装置，其中：
所述一或多个浮动区段通过介电材料与所述连接区段隔离。
4.根据权利要求1所述的半导体装置，其中所述第二层的所述连接区段及所述一或多个浮动区段在单一图案化金属层中。
5.根据权利要求1所述的半导体装置，其中所述连接区段配置于所述一或多个浮动区段周围的闭合回路中。
6.根据权利要求1所述的半导体装置，其中所述一或多个浮动区段的组合面积为所述第一层的连续区段的面积的至少一半。
7.根据权利要求1所述的半导体装置，其中所述一或多个互连线包括配置于所述第一层的周界与所述第二层的所述连接区段之间的互连线，以使得所述互连线在所述一或多个浮动区段周围形成闭合回路。
8.根据权利要求1所述的半导体装置，其中所述一或多个互连线包括以圆柱形形状配置于所述第一层与所述第二层的所述连接区段之间的互连线。
9.根据权利要求1所述的半导体装置，还包括：
接合线，连接至所述第一层的顶部表面。
10.根据权利要求1所述的半导体装置，其中所述第二层的所述多个非连续区段为第一多个非连续区段，其中所述第二层的所述连接区段为第一连接区段，其中所述第二层的所述一或多个浮动区段为第一至少一个浮动区段，其中所述一或多个互连线为第一至少一个互连线，且其中所述半导体装置还包括：
第三层，包括导电材料且在所述第二层下方；及
第二至少一个互连线，用以将所述第二层耦接至所述第三层，
其中所述第三层包括第二多个非连续区段，所述第二多个非连续区段包含耦接至所述第二至少一个互连线的第二连接区段及至少部分由所述第二连接区段包围的第二至少一个浮动区段。
11.根据权利要求10所述的半导体装置，其中：
所述第二层的所述第一至少一个浮动区段包含第一浮动区段；
所述第三层的所述第二至少一个浮动区段包含第二浮动区段；且
所述第二浮动区段至少部分在所述第一浮动区段下方，且相对于所述第一浮动区段偏移。
12.一种接合衬垫配置，用以向衬垫下电路及自所述衬垫下电路传输信号，所述接合衬垫配置包括：
顶部层，包括导电材料；
接合线，接合至所述顶部层的顶部表面；
中间层，包括导电材料，所述中间层在所述顶部层与所述衬垫下电路之间，其中所述中间层具有用以在所述顶部层与所述衬垫下电路之间传输信号的第一区段及电浮动的第二区段；以及
互连线，将所述中间层的所述第一区段电耦接至所述顶部层。
13.根据权利要求12所述的接合衬垫配置，其中：
所述中间层的所述第一区段至少部分沿所述中间层的周边；且
所述中间层的所述第二区段至少部分由所述中间层的所述第一区段包围。
14.根据权利要求12所述的接合衬垫配置，其中：
所述中间层的所述第二区段通过介电材料与所述中间层的所述第一区段隔离。
15.根据权利要求12所述的接合衬垫配置，其中：
所述中间层的所述第二区段包括多个子区段，所述多个子区段的每一子区段通过介电材料彼此隔离，且通过所述介电材料与所述中间层的所述第一区段隔离；且
所述多个子区段中的每一子区段为电浮动的。
16.根据权利要求12所述的接合衬垫配置，其中所述中间层为第一中间层，且其中所述接合衬垫配置还包括：
第二中间层，包括导电材料，所述第二中间层在所述第一中间层与所述衬垫下电路之间，
其中所述第二中间层具有用以在所述顶部层与所述衬垫下电路之间传输信号的第三区段及电浮动的第四区段。
17.根据权利要求16所述的接合衬垫配置，其中所述互连线为第一互连线，且其中所述接合衬垫配置还包括：
第二互连线，将所述第一中间层的所述第一区段电耦接至所述第二中间层的所述第三区段。
18.一种半导体装置，包括：
第一导电层，包括电浮动的一或多个浮动导电区段及连接导电区段，其中所述一或多个浮动导电区段与所述连接导电区段共面；
第二导电层，位于所述第一导电层上方，所述第二导电层电耦接至所述第一导电层的所述连接导电区段；以及
线，接合至所述第二导电层的上部区段。
19.根据权利要求18所述的半导体装置，其中所述连接导电区段至少部分包围所述一或多个浮动导电区段，且通过介电材料与所述一或多个浮动导电区段分离。
20.根据权利要求18所述的半导体装置，其中所述一或多个浮动导电区段为第一至少一个浮动导电区段，所述连接导电区段为第一连接导电区段，且其中所述半导体装置还包括：
第三导电层，包括电浮动的第二至少一个浮动导电区段及第二连接导电区段，
其中所述第二至少一个浮动导电区段与所述第二连接导电区段共面，
其中所述第三导电层在所述第二导电层下方，且
其中所述第三导电层通过介电材料与所述第二导电层分离。
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