JPH0263299B2 - - Google Patents
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- JPH0263299B2 JPH0263299B2 JP58006981A JP698183A JPH0263299B2 JP H0263299 B2 JPH0263299 B2 JP H0263299B2 JP 58006981 A JP58006981 A JP 58006981A JP 698183 A JP698183 A JP 698183A JP H0263299 B2 JPH0263299 B2 JP H0263299B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
- H01L29/765—Charge-coupled devices
- H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
- H01L29/76816—Output structures
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、固体撮像装置とか電荷転送形の遅延
線、くし形フイルタ、トランスバーサルフイルタ
などに用いられる電荷転送素子の出力装置に関す
る。
線、くし形フイルタ、トランスバーサルフイルタ
などに用いられる電荷転送素子の出力装置に関す
る。
近年、電荷転送素子（以下、CTDと略記する）
を利用して電荷転送形の遅延線、くし形フイル
タ、トランスバーサルフイルタなどが実現されて
いる。これらの各種CTDは、特性を良くするこ
とや適用システム全体のコストを下げるなどの目
的から外部回路を内部に取り入れ、１チツプでか
なりの機能を有する集積回路として開発されるよ
うになつてきた。
を利用して電荷転送形の遅延線、くし形フイル
タ、トランスバーサルフイルタなどが実現されて
いる。これらの各種CTDは、特性を良くするこ
とや適用システム全体のコストを下げるなどの目
的から外部回路を内部に取り入れ、１チツプでか
なりの機能を有する集積回路として開発されるよ
うになつてきた。
従来、CTDの出力方式としては、フローテイ
ング拡散方式とかフローテイングゲート方式が使
用されてきた。このフローテイングゲート方式
は、電荷を非破壊的に検出することができるなど
の利点を有するが、フローテイング拡散方式に比
べて利得を取り難く、Ｓ／Ｎが悪いなどの欠点が
ある。これに対して、フローテイング拡散方式
は、電荷を一度しか検出できないという欠点はあ
るが、フローテイングゲート方式に比べて利得を
取り易く、Ｓ／Ｎが良いなどの利点が多いので、
一般的に使用されている。
ング拡散方式とかフローテイングゲート方式が使
用されてきた。このフローテイングゲート方式
は、電荷を非破壊的に検出することができるなど
の利点を有するが、フローテイング拡散方式に比
べて利得を取り難く、Ｓ／Ｎが悪いなどの欠点が
ある。これに対して、フローテイング拡散方式
は、電荷を一度しか検出できないという欠点はあ
るが、フローテイングゲート方式に比べて利得を
取り易く、Ｓ／Ｎが良いなどの利点が多いので、
一般的に使用されている。
第１図は、従来のCTD集積回路の構成要素を
示しており、第２図は第１図の一部（たとえばＮ
チヤンネル埋め込み形CTD）の断面構造を示し
ている。第１図、第２図において、１は入力端
子、２は出力端子、３はVDD電位の第１電源端
子、４はVSS電位の第２電源端子である。５は集
積回路の半導体基板、６は絶縁膜、７は入力端子
１からのアナログ信号入力に直流バイアスを与え
て電圧／電荷変換を行なう入力部、８はこの入力
部７から直列に与えられる電荷を転送する電荷転
送部、９はこの電荷転送部８の最終段の出力ゲー
ト電極１０下に隣接するフローテイング拡散領域
（Ｎ形拡散層）、１１は電源電圧VDDが印加される
CTDドレイン領域（拡散層）である。１２は上
記フローテイング拡散領域９とドレイン領域１１
との間にリセツトゲート電極１３を有し、この電
極１３には低電圧VRLと高電圧VRHとの間で変化
するリセツトパルスφRが印加され、リセツトパ
ルスφRが高電圧RHのときにフローテイング拡散領
域９から不要電荷をドレイン領域１１に排出する
ためのリセツト手段である。１４は前記フローテ
イング拡散領域９にゲートが接続され、ドレイン
に電源電圧VDDが与えられた電荷検出（電荷／電
圧変換）用のFET（電界効果トランジスタ）、１
５は少なくとも１個のFETより構成されて電流
源機能を有し、前記FET１４のソースと第２電
源端子４との間に接続された回路ブロツクであ
り、上記FET１４と回路ブロツク１５とからな
るソースホロワ回路は出力回路１６となつてお
り、FET１４のソースが出力端子２に接続され
ている。なお、前記転送部８は、たとえば２相の
転送クロツクφ1，φ2により駆動される２相駆動
形CTDであり、その電荷転送方向を定めるため
に各相当り２個のたとえばポリシリコン転送電極
１７ｉ，１８ｉ（ｉ＝１〜ｎ）を有し、最終段に
は直流電圧VBが印加された出力ゲート電極１０
を有する。また、前記リセツト電圧VGGおよびリ
セツトパルスφRの高電圧VRHはそれぞれVGG≦
VDD，VRH≦VDDに設定されている。
示しており、第２図は第１図の一部（たとえばＮ
チヤンネル埋め込み形CTD）の断面構造を示し
ている。第１図、第２図において、１は入力端
子、２は出力端子、３はVDD電位の第１電源端
子、４はVSS電位の第２電源端子である。５は集
積回路の半導体基板、６は絶縁膜、７は入力端子
１からのアナログ信号入力に直流バイアスを与え
て電圧／電荷変換を行なう入力部、８はこの入力
部７から直列に与えられる電荷を転送する電荷転
送部、９はこの電荷転送部８の最終段の出力ゲー
ト電極１０下に隣接するフローテイング拡散領域
（Ｎ形拡散層）、１１は電源電圧VDDが印加される
CTDドレイン領域（拡散層）である。１２は上
記フローテイング拡散領域９とドレイン領域１１
との間にリセツトゲート電極１３を有し、この電
極１３には低電圧VRLと高電圧VRHとの間で変化
するリセツトパルスφRが印加され、リセツトパ
ルスφRが高電圧RHのときにフローテイング拡散領
域９から不要電荷をドレイン領域１１に排出する
ためのリセツト手段である。１４は前記フローテ
イング拡散領域９にゲートが接続され、ドレイン
に電源電圧VDDが与えられた電荷検出（電荷／電
圧変換）用のFET（電界効果トランジスタ）、１
５は少なくとも１個のFETより構成されて電流
源機能を有し、前記FET１４のソースと第２電
源端子４との間に接続された回路ブロツクであ
り、上記FET１４と回路ブロツク１５とからな
るソースホロワ回路は出力回路１６となつてお
り、FET１４のソースが出力端子２に接続され
ている。なお、前記転送部８は、たとえば２相の
転送クロツクφ1，φ2により駆動される２相駆動
形CTDであり、その電荷転送方向を定めるため
に各相当り２個のたとえばポリシリコン転送電極
１７ｉ，１８ｉ（ｉ＝１〜ｎ）を有し、最終段に
は直流電圧VBが印加された出力ゲート電極１０
を有する。また、前記リセツト電圧VGGおよびリ
セツトパルスφRの高電圧VRHはそれぞれVGG≦
VDD，VRH≦VDDに設定されている。
次に、上記CTD集積回路における動作を第３
図を参照して説明する。入力部７は、アナログ信
号入力を適切な直流バイアス電荷を持ち入力レベ
ルに応じた量の交流信号電荷に変換する。この直
流バイアスを与えられた信号電荷は、転送部８に
より転送されてフローテイング拡散領域９に入力
される。この電荷３１は、あるタイミングで
FET１４により電荷／電圧変換されて検出され
る。このとき、リセツトパルスφRは低電圧VRLに
なつており、このときのリセツトゲート電極１３
下のポテンシヤル値PRLは、リセツト電圧VGGレ
ベルを維持しているドレイン領域１１とフローテ
イング領域９とを遮断するような値となつてい
る。次に、リセツトパルスφRが高電圧VRHになる
と、このときのリセツトゲート電極１３下のポテ
ンシヤル値PRHは、フローテイング拡散領域９と
ドレイン領域１１とを導通させ、フローテイング
拡散領域９の不要電荷（前記検出後の電荷）はリ
セツトゲート電極１３下を通つてドレイン領域１
１に排出（吸収）され、フローテイング拡散領域
９はリセツト電圧VGGレベルにリセツトされる。
そして、リセツトパルスφRが再び低電圧VRLにな
ると、フローテイング拡散領域９はフローテイン
グ状態になり、次の電荷入力を待機する。
図を参照して説明する。入力部７は、アナログ信
号入力を適切な直流バイアス電荷を持ち入力レベ
ルに応じた量の交流信号電荷に変換する。この直
流バイアスを与えられた信号電荷は、転送部８に
より転送されてフローテイング拡散領域９に入力
される。この電荷３１は、あるタイミングで
FET１４により電荷／電圧変換されて検出され
る。このとき、リセツトパルスφRは低電圧VRLに
なつており、このときのリセツトゲート電極１３
下のポテンシヤル値PRLは、リセツト電圧VGGレ
ベルを維持しているドレイン領域１１とフローテ
イング領域９とを遮断するような値となつてい
る。次に、リセツトパルスφRが高電圧VRHになる
と、このときのリセツトゲート電極１３下のポテ
ンシヤル値PRHは、フローテイング拡散領域９と
ドレイン領域１１とを導通させ、フローテイング
拡散領域９の不要電荷（前記検出後の電荷）はリ
セツトゲート電極１３下を通つてドレイン領域１
１に排出（吸収）され、フローテイング拡散領域
９はリセツト電圧VGGレベルにリセツトされる。
そして、リセツトパルスφRが再び低電圧VRLにな
ると、フローテイング拡散領域９はフローテイン
グ状態になり、次の電荷入力を待機する。
したがつて、上記のように電荷／電圧変換によ
り検出されて出力端子２に得られる出力信号のダ
イナミツクレンジDRは、ドレイン領域１１のポ
テンシヤル値PDと出力ゲート電極１０下のポテ
ンシヤル値PGとの差（PD−PG）で表わされる。
り検出されて出力端子２に得られる出力信号のダ
イナミツクレンジDRは、ドレイン領域１１のポ
テンシヤル値PDと出力ゲート電極１０下のポテ
ンシヤル値PGとの差（PD−PG）で表わされる。
ところで、上記したようなCTD集積回路にお
いて、電源電圧VDDが現状のままで、Ｓ／Ｎおよ
び線形性が良く、より大きな出力信号レベルを得
たいという要求、あるいは電源電圧VDDがより低
くなつたとしても、Ｓ／Ｎおよび線形性が良く、
現状並みの出力信号レベルを得たいといつた要求
が出た場合、従来は出力ゲート電極１０の印加電
圧VBを下げて対応している。しかし、このよう
にしても、転送部８の最終段転送電極１７ｎ，１
８ｎの電圧（クロツクφ2の電圧）が0Vのときの
転送電極１８ｎ下のポテンシヤル値PoLがある程
度低い値になると、転送電荷が表面準位の影響を
受け易くなるため、上記ポテンシヤル値PoLの絶
対値の下限には己ずと限度があり、前記要求に十
分には対応できない。また、出力ゲート電極１０
下のポテンシヤルの絶対値が電極１８ｎ下のポテ
ンシヤルの絶対値PGより低くなると転送部８に
おける電荷の収容能力が減少する。
いて、電源電圧VDDが現状のままで、Ｓ／Ｎおよ
び線形性が良く、より大きな出力信号レベルを得
たいという要求、あるいは電源電圧VDDがより低
くなつたとしても、Ｓ／Ｎおよび線形性が良く、
現状並みの出力信号レベルを得たいといつた要求
が出た場合、従来は出力ゲート電極１０の印加電
圧VBを下げて対応している。しかし、このよう
にしても、転送部８の最終段転送電極１７ｎ，１
８ｎの電圧（クロツクφ2の電圧）が0Vのときの
転送電極１８ｎ下のポテンシヤル値PoLがある程
度低い値になると、転送電荷が表面準位の影響を
受け易くなるため、上記ポテンシヤル値PoLの絶
対値の下限には己ずと限度があり、前記要求に十
分には対応できない。また、出力ゲート電極１０
下のポテンシヤルの絶対値が電極１８ｎ下のポテ
ンシヤルの絶対値PGより低くなると転送部８に
おける電荷の収容能力が減少する。
本発明は上記の事情に鑑みてなされたもので、
所定の電源電圧下でＳ／Ｎおよび線形性が良く、
大きなレベルの出力信号を得ることが可能とな
る、あるいはＳ／Ｎおよび線形性が良く所定レベ
ルの出力信号を得るための電源電圧を低くし得る
電荷転送素子の出力装置を提供するものである。
所定の電源電圧下でＳ／Ｎおよび線形性が良く、
大きなレベルの出力信号を得ることが可能とな
る、あるいはＳ／Ｎおよび線形性が良く所定レベ
ルの出力信号を得るための電源電圧を低くし得る
電荷転送素子の出力装置を提供するものである。
即ち、本発明のCTDの出力装置は、フローテ
イング拡散領域の電荷量を電圧量に変換する出力
回路の電源電圧よりも絶対値が大きい電圧を昇圧
により生成してドレイン領域にリセツト電圧とし
て供給する第１の昇圧手段と、出力回路の電源電
圧よりも絶対値が大きい電圧を昇圧により生成し
てこの電圧を前記フローテイング拡散領域とドレ
イン領域とを導通させる時の前記リセツトパルス
の電圧として供給する第２の昇圧手段とを、
CTDと同一チツプ上に形成してなることを特徴
とするものである。
イング拡散領域の電荷量を電圧量に変換する出力
回路の電源電圧よりも絶対値が大きい電圧を昇圧
により生成してドレイン領域にリセツト電圧とし
て供給する第１の昇圧手段と、出力回路の電源電
圧よりも絶対値が大きい電圧を昇圧により生成し
てこの電圧を前記フローテイング拡散領域とドレ
イン領域とを導通させる時の前記リセツトパルス
の電圧として供給する第２の昇圧手段とを、
CTDと同一チツプ上に形成してなることを特徴
とするものである。
これによつて、フローテイング拡散領域のポテ
ンシヤル値の変化範囲が大きくなり、CTDの出
力信号のダイナミツクレンジが大きくなり、Ｓ／
Ｎおよび線形性が良く大きなレベルの出力信号が
得られるようになる。
ンシヤル値の変化範囲が大きくなり、CTDの出
力信号のダイナミツクレンジが大きくなり、Ｓ／
Ｎおよび線形性が良く大きなレベルの出力信号が
得られるようになる。
以下、図面を参照して本発明の一実施例を詳細
に説明する。
に説明する。
第４図はCTD集積回路の構成要素を示してお
り、その一部の断面構造を第５図に示している。
ここに示されたCTD集積回路は、第１図および
第２図を参照して前述したCTD集積回路に比べ
て、電源電圧VDDを昇圧する昇圧回路４１を設
け、この昇圧回路４１の昇圧電圧出力を前記ドレ
イン領域１１のリセツト電圧VGGとして印加する
ようにした点が異なり、その他は同じであるので
第１図および第２図中と同一符号を付してその説
明を省略する。
り、その一部の断面構造を第５図に示している。
ここに示されたCTD集積回路は、第１図および
第２図を参照して前述したCTD集積回路に比べ
て、電源電圧VDDを昇圧する昇圧回路４１を設
け、この昇圧回路４１の昇圧電圧出力を前記ドレ
イン領域１１のリセツト電圧VGGとして印加する
ようにした点が異なり、その他は同じであるので
第１図および第２図中と同一符号を付してその説
明を省略する。
上記CTD集積回路における動作は第６図に示
すようなものとなり、これは第３図を参照して前
述した動作と殆んど同じであるが、異なる点はリ
セツト電圧VGGと電源電圧VDDとの間に｜VGG｜＞
｜VDD｜の関係が成立していることによつて、フ
ローテイング拡散領域９のポテンシヤル値の変化
範囲が従来例におけるそれよりも増大しているこ
とである。即ち、本実施例ではリセツト電圧VGG
が電源電圧VDDより高いので、出力ゲート電極１
０の印加電圧VBが従来例と同じであるものとす
れば、出力信号のダイナミツクレンジDR（ドレ
イン領域１１のポテンシヤル値PD′と出力ゲート
電極１０下のポテンシヤル値PGとの差）は従来
例に比べて大きくなる。
すようなものとなり、これは第３図を参照して前
述した動作と殆んど同じであるが、異なる点はリ
セツト電圧VGGと電源電圧VDDとの間に｜VGG｜＞
｜VDD｜の関係が成立していることによつて、フ
ローテイング拡散領域９のポテンシヤル値の変化
範囲が従来例におけるそれよりも増大しているこ
とである。即ち、本実施例ではリセツト電圧VGG
が電源電圧VDDより高いので、出力ゲート電極１
０の印加電圧VBが従来例と同じであるものとす
れば、出力信号のダイナミツクレンジDR（ドレ
イン領域１１のポテンシヤル値PD′と出力ゲート
電極１０下のポテンシヤル値PGとの差）は従来
例に比べて大きくなる。
換言すれば、電源電圧を上記実施例の値VDDよ
りも低い値VDD′にし、昇圧されたリセツト電圧
VGGをVDDに設定すれば、従来例と同じダイナミ
ツクレンジを得ることができる。このことは、現
在いろいろな集積回路で動作電源の低電圧化を目
指す傾向にあることに対応して、上記CTD集積
回路の電源電圧VDDを低電圧化して同一電源系の
システムに適用することが可能になる。
りも低い値VDD′にし、昇圧されたリセツト電圧
VGGをVDDに設定すれば、従来例と同じダイナミ
ツクレンジを得ることができる。このことは、現
在いろいろな集積回路で動作電源の低電圧化を目
指す傾向にあることに対応して、上記CTD集積
回路の電源電圧VDDを低電圧化して同一電源系の
システムに適用することが可能になる。
また、上記実施例によれば、フローテイング拡
散領域９に付随している容量成分を従来例に比べ
て大きくすることなくCTDの出力部の電荷の収
容能力が増加している。
散領域９に付随している容量成分を従来例に比べ
て大きくすることなくCTDの出力部の電荷の収
容能力が増加している。
なお、ドレイン領域１１のリセツト電圧VGGが
電源電圧VDDより高いと、電荷／電圧変換用FET
１４のゲートにもフローテイング拡散領域９のリ
セツト時に高いリセツト電圧VGGが印加される。
いま、信号検出時の上記FET１４のゲート電圧
をVG、ドレイン・ソース間電圧をVDS、ゲート・
ソース間電圧をVGS、閾値電圧をVTH、ソース電
圧（出力端子２の電圧）をVOで表わすと、 VDS＝VDD−VO ……(1) VGS−VTH＝VG−VO−VTH ……(2) となる。したがつて、FET１４が信号検出時に
ほぼ飽和動作をするためには、 VGS−VTH＜VDS ……(3) となることが必要であり、上式(3)に前式(1)，(2)を
代入して VG−VTH＜VDD ……(4) となることが必要である。即ち、出力信号として
かなり線形性の良いものを必要とする場合には、
信号検出時に上式(4)をほぼ成立させるように電圧
関係を定めておく必要があるが、それほどの線形
性を必要としない場合にはこの限りでない。
電源電圧VDDより高いと、電荷／電圧変換用FET
１４のゲートにもフローテイング拡散領域９のリ
セツト時に高いリセツト電圧VGGが印加される。
いま、信号検出時の上記FET１４のゲート電圧
をVG、ドレイン・ソース間電圧をVDS、ゲート・
ソース間電圧をVGS、閾値電圧をVTH、ソース電
圧（出力端子２の電圧）をVOで表わすと、 VDS＝VDD−VO ……(1) VGS−VTH＝VG−VO−VTH ……(2) となる。したがつて、FET１４が信号検出時に
ほぼ飽和動作をするためには、 VGS−VTH＜VDS ……(3) となることが必要であり、上式(3)に前式(1)，(2)を
代入して VG−VTH＜VDD ……(4) となることが必要である。即ち、出力信号として
かなり線形性の良いものを必要とする場合には、
信号検出時に上式(4)をほぼ成立させるように電圧
関係を定めておく必要があるが、それほどの線形
性を必要としない場合にはこの限りでない。
また、上記実施例において、ドレイン領域１１
のリセツト電圧VGGがある程度まで高くなると、
ドレイン領域１１のポテンシヤル値PD′よりもリ
セツトパルスφRが高電圧VRHのときのリセツトゲ
ート電極１３下のポテンシヤル値PRHが低くなつ
てリセツト不能になる場合が生じてくる。これを
解決するためには、リセツトパルスφRの高電圧
VRHもCTD集積回路内で昇圧し、このVRHをリセ
ツト電圧VGGよりも高くすればよい。また、リセ
ツトパルスφRの低電圧VRLは、フローテイング拡
散領域９に流入した信号電荷レベルに相当するポ
テンシヤル値をリセツトゲート電極１３下に形成
するのに相当する電圧レベル以下にしておけばよ
い。
のリセツト電圧VGGがある程度まで高くなると、
ドレイン領域１１のポテンシヤル値PD′よりもリ
セツトパルスφRが高電圧VRHのときのリセツトゲ
ート電極１３下のポテンシヤル値PRHが低くなつ
てリセツト不能になる場合が生じてくる。これを
解決するためには、リセツトパルスφRの高電圧
VRHもCTD集積回路内で昇圧し、このVRHをリセ
ツト電圧VGGよりも高くすればよい。また、リセ
ツトパルスφRの低電圧VRLは、フローテイング拡
散領域９に流入した信号電荷レベルに相当するポ
テンシヤル値をリセツトゲート電極１３下に形成
するのに相当する電圧レベル以下にしておけばよ
い。
第７図は、リセツト電圧VGG昇圧用の昇圧回路
（第４図４１）の一具体例を示しており、７１〜
７３はＮチヤンネルエンハンスメント形のMOS
トランジスタ、７４〜７６はＮチヤンネルデプレ
ツシヨン形のMOSトランジスタ、７７は低電圧
がVSSで高電圧がVDDのパルスφが入力するパル
ス入力端、７８は昇圧用容量、７９は昇圧電圧出
力ノードである。即ち、トランジスタ７１のソー
スはVSS電源に接続され、そのゲートはパルス入
力端７７に接続され、そのドレインとVDD電源と
の間にはゲート・ソース相互が接続されたトラン
ジスタ７４が負荷として接続されることによつて
インバータが形成されている。このインバータの
出力ノード８０に前記容量７８の一端が接続さ
れ、この容量７８の他端とVSS電源との間にはト
ランジスタ７２および７６が直列に接続されてい
る。また、上記トランジスタ７２のゲートはパル
ス入力端７１に接続され、トランジスタ７６はド
レイン・ソース相互が接続されている。トランジ
スタ７５はドレイン・ゲート相互が接続され、
VDD電源と前記トランジスタ７２，７６相互の接
続点との間に接続されている。さらに、前記容量
７８の他端と昇圧電圧出力ノード７９との間にド
レイン・ゲート相互が接続されたトランジスタ７
３が挿入されている。
（第４図４１）の一具体例を示しており、７１〜
７３はＮチヤンネルエンハンスメント形のMOS
トランジスタ、７４〜７６はＮチヤンネルデプレ
ツシヨン形のMOSトランジスタ、７７は低電圧
がVSSで高電圧がVDDのパルスφが入力するパル
ス入力端、７８は昇圧用容量、７９は昇圧電圧出
力ノードである。即ち、トランジスタ７１のソー
スはVSS電源に接続され、そのゲートはパルス入
力端７７に接続され、そのドレインとVDD電源と
の間にはゲート・ソース相互が接続されたトラン
ジスタ７４が負荷として接続されることによつて
インバータが形成されている。このインバータの
出力ノード８０に前記容量７８の一端が接続さ
れ、この容量７８の他端とVSS電源との間にはト
ランジスタ７２および７６が直列に接続されてい
る。また、上記トランジスタ７２のゲートはパル
ス入力端７１に接続され、トランジスタ７６はド
レイン・ソース相互が接続されている。トランジ
スタ７５はドレイン・ゲート相互が接続され、
VDD電源と前記トランジスタ７２，７６相互の接
続点との間に接続されている。さらに、前記容量
７８の他端と昇圧電圧出力ノード７９との間にド
レイン・ゲート相互が接続されたトランジスタ７
３が挿入されている。
而して、入力パルスφがVDD電圧のとき、トラ
ンジスタ７１および７２がオンになり、容量７８
の一端側のインバータ出力ノード８０はVSS電圧
になり、容量７８の他端はトランジスタ７５，７
６の相互接続点の電圧VAになる。次に、入力パ
ルスφがVSS電圧になると、トランジスタ７１お
よび７２はオフになり、容量７８の一端側のイン
バータ出力ノード８０はVDD電圧になり、容量７
８の他端の電圧は容量７８の効果によりおよそ
（VDD＋VA）の値まで上昇する。ここで、ドレイ
ン・ゲート相互が接続されたダイオード的動作を
行なうトランジスタ７３の閾値電圧をVTHで表わ
すと、昇圧電圧出力ノード７９の電圧（リセツト
電圧VGGとなる）は理想的にはおよそ（VDD＋VA
−VTH）の値まで上昇する。
ンジスタ７１および７２がオンになり、容量７８
の一端側のインバータ出力ノード８０はVSS電圧
になり、容量７８の他端はトランジスタ７５，７
６の相互接続点の電圧VAになる。次に、入力パ
ルスφがVSS電圧になると、トランジスタ７１お
よび７２はオフになり、容量７８の一端側のイン
バータ出力ノード８０はVDD電圧になり、容量７
８の他端の電圧は容量７８の効果によりおよそ
（VDD＋VA）の値まで上昇する。ここで、ドレイ
ン・ゲート相互が接続されたダイオード的動作を
行なうトランジスタ７３の閾値電圧をVTHで表わ
すと、昇圧電圧出力ノード７９の電圧（リセツト
電圧VGGとなる）は理想的にはおよそ（VDD＋VA
−VTH）の値まで上昇する。
第８図は、前述したようにリセツトパルスφR
を昇圧する必要がある場合にCTD集積回路に内
蔵される昇圧回路の一具体例を示しており、８１
および８２はＮチヤンネルデプレツシヨン形
MOSトランジスタであつて、それぞれドレイ
ン・ゲート相互が接続されると共に互いに直列に
VDD電源とVSS電源との間に接続されている。上
記トランジスタ８１，８２の相互接続点と昇圧パ
ルス出力ノード８３との間に直列にＮチヤンネル
エンハンスメント形MOSトランジスタ８４が接
続されており、そのゲートは低電圧がVSSで高電
圧がVDDのパルスφが入力するパルス入力端８５
に接続されている。また、前記昇圧パルス出力ノ
ード８３には昇圧用容量８６の一端が接続され、
この容量８６の他端は前記パルスφとは逆相の反
転パルスが入力するパルス入力端８７に接続さ
れている。
を昇圧する必要がある場合にCTD集積回路に内
蔵される昇圧回路の一具体例を示しており、８１
および８２はＮチヤンネルデプレツシヨン形
MOSトランジスタであつて、それぞれドレイ
ン・ゲート相互が接続されると共に互いに直列に
VDD電源とVSS電源との間に接続されている。上
記トランジスタ８１，８２の相互接続点と昇圧パ
ルス出力ノード８３との間に直列にＮチヤンネル
エンハンスメント形MOSトランジスタ８４が接
続されており、そのゲートは低電圧がVSSで高電
圧がVDDのパルスφが入力するパルス入力端８５
に接続されている。また、前記昇圧パルス出力ノ
ード８３には昇圧用容量８６の一端が接続され、
この容量８６の他端は前記パルスφとは逆相の反
転パルスが入力するパルス入力端８７に接続さ
れている。
而して、入力パルスφがVDD電圧、がVSS電
圧のとき、トランジスタ８４はオンになり、トラ
ンジスタ８１，８２の相互接続点の電圧VCが昇
圧パルス出力ノード８３から前記リセツトパルス
φRの低電圧VRLとして供給される。同時に、容量
８６には端子電圧がVCとなるような電荷が充電
されている。入力パルスφがVSS電圧、がVDD
電圧になると、トランジスタ８４はオフになり、
昇圧パルス出力ノード８３にはリセツトパルス
φRの高電圧VRHとして理想的には（VC＋
VDD／１＋C2／C1）の値まで上昇した電圧が現われ る。ここで、C1は容量値、C2はリセツトゲート
電極側の容量成分である。
圧のとき、トランジスタ８４はオンになり、トラ
ンジスタ８１，８２の相互接続点の電圧VCが昇
圧パルス出力ノード８３から前記リセツトパルス
φRの低電圧VRLとして供給される。同時に、容量
８６には端子電圧がVCとなるような電荷が充電
されている。入力パルスφがVSS電圧、がVDD
電圧になると、トランジスタ８４はオフになり、
昇圧パルス出力ノード８３にはリセツトパルス
φRの高電圧VRHとして理想的には（VC＋
VDD／１＋C2／C1）の値まで上昇した電圧が現われ る。ここで、C1は容量値、C2はリセツトゲート
電極側の容量成分である。
なお、上記実施例は、Ｎチヤンネル形、埋め込
みチヤンネル形、２層ポリシリコン構造、２相駆
動形のCTD集積回路を示したが、本発明は上記
実施例以外のCTD構造（電荷転送チヤンネルの
導電形、電極構造、電極材質、チヤンネル部の深
さ、入力部構造、転送クロツクの相数を含む転送
部構造など）にも適用可能である。また、CTD
はそれ自体で電荷転送形の遅延線、くし形（コ
ム）フイルタ、トランスバーサルフイルタなどを
形成することができるが、その他の様々の応用品
にも本発明を適用可能である。たとえば、ライン
センサとか二次元イメージセンサの電荷読出部
（水平方向CTDレジスタおよび出力回路）にも本
発明を適用可能であり、この場合には転送部に撮
像部からの水平方向信号電荷列の各電荷が並列に
入力する。また、くし形フイルタを構成する場合
には、CTDの１つの転送段で他のCTDを経由し
た電荷を加算すればよい。
みチヤンネル形、２層ポリシリコン構造、２相駆
動形のCTD集積回路を示したが、本発明は上記
実施例以外のCTD構造（電荷転送チヤンネルの
導電形、電極構造、電極材質、チヤンネル部の深
さ、入力部構造、転送クロツクの相数を含む転送
部構造など）にも適用可能である。また、CTD
はそれ自体で電荷転送形の遅延線、くし形（コ
ム）フイルタ、トランスバーサルフイルタなどを
形成することができるが、その他の様々の応用品
にも本発明を適用可能である。たとえば、ライン
センサとか二次元イメージセンサの電荷読出部
（水平方向CTDレジスタおよび出力回路）にも本
発明を適用可能であり、この場合には転送部に撮
像部からの水平方向信号電荷列の各電荷が並列に
入力する。また、くし形フイルタを構成する場合
には、CTDの１つの転送段で他のCTDを経由し
た電荷を加算すればよい。
上述したように本発明のCTDの出力装置によ
れば、所定の電源電圧下でＳ／Ｎおよび線形性が
良く大きなレベルの出力信号を得ることができ、
あるいはＳ／Ｎおよび線形性が良く所定レベルの
出力信号を得るための電源電圧を低くすることが
できる利点がある。
れば、所定の電源電圧下でＳ／Ｎおよび線形性が
良く大きなレベルの出力信号を得ることができ、
あるいはＳ／Ｎおよび線形性が良く所定レベルの
出力信号を得るための電源電圧を低くすることが
できる利点がある。
第１図は従来の電荷転送素子集積回路を示す構
成説明図、第２図は第１図の電荷転送素子の一部
の断面構造を示す図、第３図は第２図の電荷転送
素子における基板内ポテンシヤル分布の変化を説
明するために示す図、第４図は本発明に係る電荷
転送素子の出力装置の一実施例を示す構成説明
図、第５図は第４図の電荷転送素子の一部の断面
構造を示す図、第６図は第５図の電荷転送素子に
おける基板内ポテンシヤル分布の変化を説明する
ために示す図、第７図は第４図のリセツト電圧昇
圧回路の一具体例を示す回路図、第８図はリセツ
トパルス昇圧回路の一具体例を示す回路図であ
る。 ５……半導体基板、８……電荷転送部、９……
フローテイング拡散領域、１１……ドレイン領
域、１２……リセツト手段、１３……リセツトゲ
ート電極、１４……FET、１６……出力回路、
４１……昇圧回路、VDD……電源電圧、VGG……
リセツト電圧、φR……リセツトパルス。
成説明図、第２図は第１図の電荷転送素子の一部
の断面構造を示す図、第３図は第２図の電荷転送
素子における基板内ポテンシヤル分布の変化を説
明するために示す図、第４図は本発明に係る電荷
転送素子の出力装置の一実施例を示す構成説明
図、第５図は第４図の電荷転送素子の一部の断面
構造を示す図、第６図は第５図の電荷転送素子に
おける基板内ポテンシヤル分布の変化を説明する
ために示す図、第７図は第４図のリセツト電圧昇
圧回路の一具体例を示す回路図、第８図はリセツ
トパルス昇圧回路の一具体例を示す回路図であ
る。 ５……半導体基板、８……電荷転送部、９……
フローテイング拡散領域、１１……ドレイン領
域、１２……リセツト手段、１３……リセツトゲ
ート電極、１４……FET、１６……出力回路、
４１……昇圧回路、VDD……電源電圧、VGG……
リセツト電圧、φR……リセツトパルス。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に形成され、電荷転送部から信
号電荷が転送されるフローテイング拡散領域と、
リセツト電圧が与えられるドレイン領域と、この
ドレイン領域と前記フローテイング拡散領域との
間の導通、非導通をリセツトパルスの電圧レベル
によつて制御するリセツト手段と、前記フローテ
イング拡散領域に電気的に接続され、その領域の
電荷量を電圧量に変換して出力信号を取出す出力
回路とを具備する電荷転送素子の出力装置におい
て、前記出力回路の電源電圧よりも絶対値が大き
い電圧を昇圧により生成して前記リセツト電圧と
して供給する第１の昇圧手段と、前記出力回路の
電源電圧よりも絶対値が大きい電圧を昇圧により
生成してこの電圧を前記フローテイング拡散領域
とドレイン領域とを導通させる時の前記リセツト
パルスの電圧として供給する第２の昇圧手段とを
前記半導体基板上に形成してなることを特徴とす
る電荷転送素子の出力装置。 ２ 前記出力回路は、ゲートが前記フローテイン
グ拡散領域に接続された電界効果トランジスタを
用いたソースホロワ回路であり、信号検出時に上
記電界効果トランジスタがほぼ飽和領域で動作す
るように電圧関係が定められていることを特徴と
する前記特許請求の範囲第１項記載の電荷転送素
子の出力装置。 ３ 前記電荷転送部は電荷転送形遅延線であるこ
とを特徴とする前記特許請求の範囲第１項記載の
電荷転送素子の出力装置。 ４ 前記電荷転送部は電荷転送形トランスバーサ
ルフイルタであることを特徴とする前記特許請求
の範囲第１項記載の電荷転送素子の出力装置。 ５ 前記電荷転送部は、その内の１つの転送段で
他の電荷転送素子から転送されてきた電荷を加算
するくし型フイルタを形成していることを特徴と
する前記特許請求の範囲第１項記載の電荷転送素
子の出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP698183A JPS59132668A (ja) | 1983-01-19 | 1983-01-19 | 電荷転送素子の出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP698183A JPS59132668A (ja) | 1983-01-19 | 1983-01-19 | 電荷転送素子の出力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59132668A JPS59132668A (ja) | 1984-07-30 |
| JPH0263299B2 true JPH0263299B2 (ja) | 1990-12-27 |
Family
ID=11653356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP698183A Granted JPS59132668A (ja) | 1983-01-19 | 1983-01-19 | 電荷転送素子の出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59132668A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4984256A (en) * | 1987-02-13 | 1991-01-08 | Kabushiki Kaisha Toshiba | Charge transfer device with booster circuit |
| JPH0828499B2 (ja) * | 1987-02-13 | 1996-03-21 | 株式会社東芝 | 電荷転送素子 |
| JP2672507B2 (ja) * | 1987-05-21 | 1997-11-05 | 株式会社東芝 | 電荷転送素子 |
| JPH07123163B2 (ja) * | 1989-07-21 | 1995-12-25 | 日本電気株式会社 | 電荷転送装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5911680A (ja) * | 1982-07-12 | 1984-01-21 | Hitachi Ltd | 電荷転送装置 |
| JPS5911679A (ja) * | 1982-07-12 | 1984-01-21 | Hitachi Ltd | 電荷転送装置 |
-
1983
- 1983-01-19 JP JP698183A patent/JPS59132668A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5911680A (ja) * | 1982-07-12 | 1984-01-21 | Hitachi Ltd | 電荷転送装置 |
| JPS5911679A (ja) * | 1982-07-12 | 1984-01-21 | Hitachi Ltd | 電荷転送装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59132668A (ja) | 1984-07-30 |
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