JP2864553B2 - Ｃｃｄ遅延装置 - Google Patents
Ｃｃｄ遅延装置Info
- Publication number
- JP2864553B2 JP2864553B2 JP1226749A JP22674989A JP2864553B2 JP 2864553 B2 JP2864553 B2 JP 2864553B2 JP 1226749 A JP1226749 A JP 1226749A JP 22674989 A JP22674989 A JP 22674989A JP 2864553 B2 JP2864553 B2 JP 2864553B2
- Authority
- JP
- Japan
- Prior art keywords
- register
- delay line
- input
- ccd delay
- charge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
- G11C19/285—Peripheral circuits, e.g. for writing into the first stage; for reading-out of the last stage
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/04—Shift registers
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はビデオ信号等のアナログ信号の遅延処理に使
用されるCCD遅延装置に関する。
用されるCCD遅延装置に関する。
本発明はビデオ信号等のアナログ信号の遅延処理に使
用されるCCD遅延装置に関し、CCD遅延線とこのCCD遅延
線の最大取扱電荷量と略々同一の最大取扱電荷量を有す
る第１及び第２のレジスタを共通半導体基板に形成し、
このCCD遅延線とこの第１のレジスタとの入力部を実質
的に同一構造とし、この第１及び第２のレジスタを略々
同一幅、同一長さとすると共に夫々の出力部を実質的に
同一構造とし、この第２のレジスタの出力信号が常にこ
の最大取扱電荷量に相当する信号となる様にすると共に
この第１及び第２のレジスタの夫々の出力信号を比較回
路に供給して比較し、この第１のレジスタの出力信号が
この第２のレジスタの出力信号と同一となる様にこの比
較回路の出力信号をこの第１のレジスタの入力部のイン
プットソースにフィードバックさせると共にこの第１の
レジスタの入力ゲートにクロック信号の高レベル時の電
圧を供給する様にし、この第１のレジスタのインプット
ソースの電圧をこのCCD遅延線の入力部のインプットソ
ースに供給する様にすることにより、良好に電荷オーバ
ーフローを防止できる様にしたものである。
用されるCCD遅延装置に関し、CCD遅延線とこのCCD遅延
線の最大取扱電荷量と略々同一の最大取扱電荷量を有す
る第１及び第２のレジスタを共通半導体基板に形成し、
このCCD遅延線とこの第１のレジスタとの入力部を実質
的に同一構造とし、この第１及び第２のレジスタを略々
同一幅、同一長さとすると共に夫々の出力部を実質的に
同一構造とし、この第２のレジスタの出力信号が常にこ
の最大取扱電荷量に相当する信号となる様にすると共に
この第１及び第２のレジスタの夫々の出力信号を比較回
路に供給して比較し、この第１のレジスタの出力信号が
この第２のレジスタの出力信号と同一となる様にこの比
較回路の出力信号をこの第１のレジスタの入力部のイン
プットソースにフィードバックさせると共にこの第１の
レジスタの入力ゲートにクロック信号の高レベル時の電
圧を供給する様にし、この第１のレジスタのインプット
ソースの電圧をこのCCD遅延線の入力部のインプットソ
ースに供給する様にすることにより、良好に電荷オーバ
ーフローを防止できる様にしたものである。
近年、テレビジョン受像機等において、ビデオ信号等
のアナログ信号の遅延処理のためにCCD遅延線を使用し
たCCD遅延装置が使用されている。このゲート入力方式
のCCD遅延線に於いては大きな入力信号（このCCD遅延線
の最大取扱電荷量に対応するレベルをこえる程度）が供
給されたときには、このCCD遅延線の転送部で電荷オー
バーフローを生じ、種々の不都合を生じていた。そこで
従来はこの電荷オーバーフローを防止する為にこのCCD
遅延装置とは別にリミッタ回路を設け、入力信号のレベ
ルを制限する如くしていた。
のアナログ信号の遅延処理のためにCCD遅延線を使用し
たCCD遅延装置が使用されている。このゲート入力方式
のCCD遅延線に於いては大きな入力信号（このCCD遅延線
の最大取扱電荷量に対応するレベルをこえる程度）が供
給されたときには、このCCD遅延線の転送部で電荷オー
バーフローを生じ、種々の不都合を生じていた。そこで
従来はこの電荷オーバーフローを防止する為にこのCCD
遅延装置とは別にリミッタ回路を設け、入力信号のレベ
ルを制限する如くしていた。
然しながらこのCCD遅延線とは別にリミッタ回路を設
け、入力信号のレベルを制限する方法ではこのCCD遅延
線の特性によって夫々最大取扱電荷量が異なるためにこ
のリミッタ回路の制限レベルを夫々のCCD遅延線に対応
して調整する必要があり手間がかかる不都合があると共
にこのCCD遅延線は温度特性を有し、温度が変化するこ
とによりこのリミッタ回路で制御したレベルＫ、CCD遅
延線に入力される最大取扱電荷量とのずれが生じ温度に
よっては電荷のオーバーフローが生じる不都合があっ
た。
け、入力信号のレベルを制限する方法ではこのCCD遅延
線の特性によって夫々最大取扱電荷量が異なるためにこ
のリミッタ回路の制限レベルを夫々のCCD遅延線に対応
して調整する必要があり手間がかかる不都合があると共
にこのCCD遅延線は温度特性を有し、温度が変化するこ
とによりこのリミッタ回路で制御したレベルＫ、CCD遅
延線に入力される最大取扱電荷量とのずれが生じ温度に
よっては電荷のオーバーフローが生じる不都合があっ
た。
本発明は斯る点に鑑み、良好に電荷オーバーフローを
防止できる様にすることを目的とする。
防止できる様にすることを目的とする。
本発明CCD遅延装置は例えば第１図，第２図に示す如
くCCD遅延線（１）とこのCCD遅延線（１）の最大取扱電
荷量と略々同一の最大取扱電荷量を有する第１及び第２
のレジスタ（２）及び（３）を共通半導体基板（４）に
形成し、このCCD遅延線（１）とこの第１のレジスタ
（２）との入力部を実質的に同一構造とし、この第１及
び第２のレジスタ（２）及び（３）を略々同一幅、同一
長さとすると共に夫々の出力部を実質的に同一構造と
し、この第２のレジスタ（３）の出力信号が常にこの最
大取扱電荷量に相当する信号となる様にすると共にこの
第１及び第２のレジスタ（２）及び（３）の夫々の出力
信号を比較回路（５）に供給して比較し、この第１のレ
ジスタ（２）の出力信号がこの第２のレジスタ（３）の
出力信号と同一となる様にこの比較回路（５）の出力信
号をこの第１のレジスタ（２）の入力部のインプットソ
ースにフィードバックさせると共にこの第１のレジスタ
（２）の入力ゲートにクロック信号の高レベルの電圧V
DDを供給する様にし、この第１のレジスタ（２）のイン
プットソースの電圧をこのCCD遅延線（１）の入力部の
インプットソースに供給する様にしたものである。
くCCD遅延線（１）とこのCCD遅延線（１）の最大取扱電
荷量と略々同一の最大取扱電荷量を有する第１及び第２
のレジスタ（２）及び（３）を共通半導体基板（４）に
形成し、このCCD遅延線（１）とこの第１のレジスタ
（２）との入力部を実質的に同一構造とし、この第１及
び第２のレジスタ（２）及び（３）を略々同一幅、同一
長さとすると共に夫々の出力部を実質的に同一構造と
し、この第２のレジスタ（３）の出力信号が常にこの最
大取扱電荷量に相当する信号となる様にすると共にこの
第１及び第２のレジスタ（２）及び（３）の夫々の出力
信号を比較回路（５）に供給して比較し、この第１のレ
ジスタ（２）の出力信号がこの第２のレジスタ（３）の
出力信号と同一となる様にこの比較回路（５）の出力信
号をこの第１のレジスタ（２）の入力部のインプットソ
ースにフィードバックさせると共にこの第１のレジスタ
（２）の入力ゲートにクロック信号の高レベルの電圧V
DDを供給する様にし、この第１のレジスタ（２）のイン
プットソースの電圧をこのCCD遅延線（１）の入力部の
インプットソースに供給する様にしたものである。
本発明に依ればCCD遅延線（１）のインプットソース
の電圧はこのCCD遅延線（１）の転送部の最大取扱電荷
量と等しい電荷量の供給源となる様に設定されるので、
このCCD遅延線（１）の転送部に転送される電荷に上限
があり、大きな入力信号が供給されても電荷オーバーフ
ローを生じることがないと共にこのCCD遅延線（１）の
インプットソースの電圧を設定する第１及び第２のレジ
スタ（２）及び（３）をCCD遅延線（１）と同一の半導
体基板（４）に形成したので温度変化に依る特性の変化
がこのCCD遅延線（１）と第１及び第２のレジスタ
（２）及び（３）とは同様であり、温度変化に応じたイ
ンプットソースの電圧が設定され、これによりインプッ
トソースの電荷量が決るので温度変化があっても電荷オ
ーバーフローを生じることがない。
の電圧はこのCCD遅延線（１）の転送部の最大取扱電荷
量と等しい電荷量の供給源となる様に設定されるので、
このCCD遅延線（１）の転送部に転送される電荷に上限
があり、大きな入力信号が供給されても電荷オーバーフ
ローを生じることがないと共にこのCCD遅延線（１）の
インプットソースの電圧を設定する第１及び第２のレジ
スタ（２）及び（３）をCCD遅延線（１）と同一の半導
体基板（４）に形成したので温度変化に依る特性の変化
がこのCCD遅延線（１）と第１及び第２のレジスタ
（２）及び（３）とは同様であり、温度変化に応じたイ
ンプットソースの電圧が設定され、これによりインプッ
トソースの電荷量が決るので温度変化があっても電荷オ
ーバーフローを生じることがない。
以下図面を参照しながら本発明CCD遅延装置の一実施
例につき説明しよう。
例につき説明しよう。
第１図及び第２図に於いて、（４）はＰ形シリコンの
半導体基板を示し、この半導体基板（４）に信号電荷が
転送されかつ遅延時間に応じた長さのCCD遅延線（１）
を形成すると共にこの半導体基板（４）にこのCCD遅延
線（１）の幅ａと同一幅ａでかつ所定長ｌの第１のレジ
スタ（２）とこの第１のレジスタ（２）と同じ幅ａと同
じ長さｌの第２のレジスタ（３）とを形成する。この場
合この第１及び第２のレジスタ（２）及び（３）の幅ａ
とCCD遅延線（１）の幅ａとを等しくし、之等の最大取
扱電荷量を等しくする如くする。またこの例のCCD遅延
線（１）は二相形式で動作する二層電極構造のｎチャン
ネルBCCD（埋め込みチャンネルCCD）から成るものであ
る。このCCD遅延線（１），第１及び第２のレジスタ
（２）及び（３）はこのＰ形シリコン基板（４）の表面
に形成されているｎ層から成っている。
半導体基板を示し、この半導体基板（４）に信号電荷が
転送されかつ遅延時間に応じた長さのCCD遅延線（１）
を形成すると共にこの半導体基板（４）にこのCCD遅延
線（１）の幅ａと同一幅ａでかつ所定長ｌの第１のレジ
スタ（２）とこの第１のレジスタ（２）と同じ幅ａと同
じ長さｌの第２のレジスタ（３）とを形成する。この場
合この第１及び第２のレジスタ（２）及び（３）の幅ａ
とCCD遅延線（１）の幅ａとを等しくし、之等の最大取
扱電荷量を等しくする如くする。またこの例のCCD遅延
線（１）は二相形式で動作する二層電極構造のｎチャン
ネルBCCD（埋め込みチャンネルCCD）から成るものであ
る。このCCD遅延線（１），第１及び第２のレジスタ
（２）及び（３）はこのＰ形シリコン基板（４）の表面
に形成されているｎ層から成っている。
またこのCCD遅延線（１）の入力部の一端にはn+層か
らなるインプットソース領域（６）が形成されている。
このCCD遅延線（１）上にはSiO2から成る絶縁層（７）
を介して、夫々不純物をドープした多結晶シリコンから
成る第１及び第２の入力ゲート電極（８）及び（９）
と、第１層の多数の転送電極（10）及び第２層の多数の
転送電極（11）とが形成されている。この第１層および
第２層の夫々の転送電極（10）及び（11）並びに第１及
び第２の入力ゲート電極（８）及び（９）はSiO2から成
る層間絶縁膜（12）によって互いに電気的に絶縁されて
いる。
らなるインプットソース領域（６）が形成されている。
このCCD遅延線（１）上にはSiO2から成る絶縁層（７）
を介して、夫々不純物をドープした多結晶シリコンから
成る第１及び第２の入力ゲート電極（８）及び（９）
と、第１層の多数の転送電極（10）及び第２層の多数の
転送電極（11）とが形成されている。この第１層および
第２層の夫々の転送電極（10）及び（11）並びに第１及
び第２の入力ゲート電極（８）及び（９）はSiO2から成
る層間絶縁膜（12）によって互いに電気的に絶縁されて
いる。
また第１のレジスタ（２）の入力部はCCD遅延線
（１）の入力部と実質的に同一に構成するもので、この
入力部の一端にはCCD遅延線（１）のインプットソース
領域（６）と同一のインプットソース領域（6a）が形成
され、この第１のレジスタ（２）の上にはSiO2から成る
絶縁層（７）を介して夫々不純物をドープした多結晶シ
リコンから成る第１及び第２の入力ゲート電極（8a）及
び（9a）と第１層の転送電極（10a）及び第２層の転送
電極（11a）とが形成され、この第１層及び第２層の転
送電極（10a）及び（11a）並びに第１及び第２の入力ゲ
ート電極（8a）及び（9a）はSiO2から成る層間絶縁膜
（12）によって互いに電気的に絶縁されている。またこ
の第１層及び第２層の転送電極（10a）及び（11a）は第
２のレジスタ（３）上に迄延びて形成されていて、この
第２のレジスタ（３）の第１層及び第２層の転送電極を
兼用している。
（１）の入力部と実質的に同一に構成するもので、この
入力部の一端にはCCD遅延線（１）のインプットソース
領域（６）と同一のインプットソース領域（6a）が形成
され、この第１のレジスタ（２）の上にはSiO2から成る
絶縁層（７）を介して夫々不純物をドープした多結晶シ
リコンから成る第１及び第２の入力ゲート電極（8a）及
び（9a）と第１層の転送電極（10a）及び第２層の転送
電極（11a）とが形成され、この第１層及び第２層の転
送電極（10a）及び（11a）並びに第１及び第２の入力ゲ
ート電極（8a）及び（9a）はSiO2から成る層間絶縁膜
（12）によって互いに電気的に絶縁されている。またこ
の第１層及び第２層の転送電極（10a）及び（11a）は第
２のレジスタ（３）上に迄延びて形成されていて、この
第２のレジスタ（３）の第１層及び第２層の転送電極を
兼用している。
またこの第１のレジスタ（２）の他端の出力部にはn+
層から成る浮動拡散領域（13）が形成されている。更に
この浮動拡散領域（13）から所定間隔離れた部分のＰ形
シリコン基板（４）中にはプレチャージドレイン領域
（14）が形成されている。この第１のレジスタ（２）上
にはこの第１及び第２の入力ゲート電極（8a）及び（9
a）並びに第１層及び第２層の転送電極（10a）及び（11
a）に加えて、夫々不純物をドープした多結晶シリコン
から成る出力ゲート電極（15）及びプレチャージゲート
電極（16）が形成されている。この場合之等出力ゲート
電極（15）及びプレチャージゲート電極（16）は第２の
レジスタ（３）上に迄延びて形成されていて、この第２
のレジスタ（３）の出力ゲート電極及びプレチャージゲ
ート電極を兼用している。
層から成る浮動拡散領域（13）が形成されている。更に
この浮動拡散領域（13）から所定間隔離れた部分のＰ形
シリコン基板（４）中にはプレチャージドレイン領域
（14）が形成されている。この第１のレジスタ（２）上
にはこの第１及び第２の入力ゲート電極（8a）及び（9
a）並びに第１層及び第２層の転送電極（10a）及び（11
a）に加えて、夫々不純物をドープした多結晶シリコン
から成る出力ゲート電極（15）及びプレチャージゲート
電極（16）が形成されている。この場合之等出力ゲート
電極（15）及びプレチャージゲート電極（16）は第２の
レジスタ（３）上に迄延びて形成されていて、この第２
のレジスタ（３）の出力ゲート電極及びプレチャージゲ
ート電極を兼用している。
またこの第２のレジスタ（３）の一端の入力部にはn+
層から成るインプットソース領域（17）が形成され、ま
た他端の出力部には第１のレジスタ（２）の浮動拡散領
域（13）と同一の浮動拡散領域（18）が形成され、この
浮動拡散領域（18）から所定間隔離れて、第１のレジス
タ（２）のプレチャージドレイン領域（14）と同一のプ
レチャージドレイン領域（19）が形成されている。また
この第２のレジスタ（３）上には第１層及び第２層の転
送電極（10a）及び（11a），出力ゲート電極（15）及び
プレチャージゲート電極（16）に加えて、この第１のレ
ジスタ（２）の第１及び第２の入力ゲート電極（8a）及
び（9a）に対応する位置に不純物をドープした多結晶シ
リコンから成る第１層及び第２層の転送電極（20）及び
（21）が形成されている。
層から成るインプットソース領域（17）が形成され、ま
た他端の出力部には第１のレジスタ（２）の浮動拡散領
域（13）と同一の浮動拡散領域（18）が形成され、この
浮動拡散領域（18）から所定間隔離れて、第１のレジス
タ（２）のプレチャージドレイン領域（14）と同一のプ
レチャージドレイン領域（19）が形成されている。また
この第２のレジスタ（３）上には第１層及び第２層の転
送電極（10a）及び（11a），出力ゲート電極（15）及び
プレチャージゲート電極（16）に加えて、この第１のレ
ジスタ（２）の第１及び第２の入力ゲート電極（8a）及
び（9a）に対応する位置に不純物をドープした多結晶シ
リコンから成る第１層及び第２層の転送電極（20）及び
（21）が形成されている。
この第１及び第２のレジスタ（２）及び（３）のプレ
チャージドレイン領域（14）及び（19）は浮動拡散領域
（13）及び（18）の電荷を後述のスイッチ（25）及び
（30）の開閉動作に関連して蓄積するためのものであ
り、プレチャージゲート電極（16）によって電荷の蓄積
が制御される。
チャージドレイン領域（14）及び（19）は浮動拡散領域
（13）及び（18）の電荷を後述のスイッチ（25）及び
（30）の開閉動作に関連して蓄積するためのものであ
り、プレチャージゲート電極（16）によって電荷の蓄積
が制御される。
またこの第１のレジスタ（２）の浮動拡散領域（13）
はMOS FET（22）（23）から成るソーススホロワ（24）
及びスイッチ（25）を介して比較回路を構成する演算増
幅回路（５）の反転入力端子に接続されている。同様
に第２のレジスタ（３）の浮動拡散領域（18）はMOS FE
T（27）（28）から成るソースホロワ（29）及びスイッ
チ（30を介して比較回路を構成する演算増幅回路（５）
の非反転入力端子に接続されている。
はMOS FET（22）（23）から成るソーススホロワ（24）
及びスイッチ（25）を介して比較回路を構成する演算増
幅回路（５）の反転入力端子に接続されている。同様
に第２のレジスタ（３）の浮動拡散領域（18）はMOS FE
T（27）（28）から成るソースホロワ（29）及びスイッ
チ（30を介して比較回路を構成する演算増幅回路（５）
の非反転入力端子に接続されている。
この演算増幅回路（５）の出力端子は抵抗器（31）及
びコンデンサ（32）の直列回路を介して接地され、この
抵抗器（31）及びコンデンサ（32）の接続中点は第１の
レジスタ（２）のインプットソース領域（6a）に接続さ
れている。即ち演算増幅回路（５）の比較出力信号をこ
の第１のレジスタ（２）のインプットソース領域（6a）
にフィードバックする。
びコンデンサ（32）の直列回路を介して接地され、この
抵抗器（31）及びコンデンサ（32）の接続中点は第１の
レジスタ（２）のインプットソース領域（6a）に接続さ
れている。即ち演算増幅回路（５）の比較出力信号をこ
の第１のレジスタ（２）のインプットソース領域（6a）
にフィードバックする。
また本例に於いてはCCD遅延線（１）の第２の入力ゲ
ート電極（９）には入力信号源（33）が接続され、この
第１のレジスタ（２）の第２の入力ゲート電極（9a）に
はクロック信号の高レベル時の電圧例えば5Vの電源電圧
VDDが供給されている。
ート電極（９）には入力信号源（33）が接続され、この
第１のレジスタ（２）の第２の入力ゲート電極（9a）に
はクロック信号の高レベル時の電圧例えば5Vの電源電圧
VDDが供給されている。
また本例に於いては第２のレジスタ（３）のインプッ
トソース領域（17）は直流電圧の得られる電池（34）が
接続されている。この電池（34）はこの第２のレジスタ
（３）にその最大取扱電荷量に等しい電荷即ちCCD遅延
線（１）の最大取扱電荷量に等しい電荷を常時転送させ
ておく電圧に設定する。
トソース領域（17）は直流電圧の得られる電池（34）が
接続されている。この電池（34）はこの第２のレジスタ
（３）にその最大取扱電荷量に等しい電荷即ちCCD遅延
線（１）の最大取扱電荷量に等しい電荷を常時転送させ
ておく電圧に設定する。
またこのCCD遅延線（１），第１及び第２のレジスタ
（２）及び（３）の電荷の転送は第１層の転送電極（1
0），（10a），（20）と第２層の転送電極（11），（11
a），（21）とから成る対に所定の二相のクロック信号
φ１及びφ２を所定の順序に従って供給することにより
行われる。
（２）及び（３）の電荷の転送は第１層の転送電極（1
0），（10a），（20）と第２層の転送電極（11），（11
a），（21）とから成る対に所定の二相のクロック信号
φ１及びφ２を所定の順序に従って供給することにより
行われる。
この電荷の転送方向は互いに対をなす第１層の転送電
極（10），（10a），（20）と第２層の転送電極（1
1），（11a），（21）との下の半導体基板（４）の不純
物濃度を変化し非対称なポテンシャル井戸を形成するこ
とにより決定されている。
極（10），（10a），（20）と第２層の転送電極（1
1），（11a），（21）との下の半導体基板（４）の不純
物濃度を変化し非対称なポテンシャル井戸を形成するこ
とにより決定されている。
本例に於いてはこの第１のレジスタ（２）のインプッ
トソース領域（6a）に供給される電圧をCCD遅延線
（１）のインプットソース領域（６）に供給する如くさ
れている。
トソース領域（6a）に供給される電圧をCCD遅延線
（１）のインプットソース領域（６）に供給する如くさ
れている。
またこのCCD遅延線（１）及び第１のレジスタ（２）
の夫々の第１の入力ゲート電極（８）及び（8a）に第２
の入力ゲート電極（９）及び（9a）の出力側の転送電極
（11），（10），（11a），（10a）に供給するクロック
信号φ１とは位相の異なるクロック信号φ２が供給され
る。
の夫々の第１の入力ゲート電極（８）及び（8a）に第２
の入力ゲート電極（９）及び（9a）の出力側の転送電極
（11），（10），（11a），（10a）に供給するクロック
信号φ１とは位相の異なるクロック信号φ２が供給され
る。
本例は上述の如く構成されているので第２のレジスタ
（３）を転送されて浮動拡散領域（18）に到達した電荷
はソースホロワ（29）によって電圧に変換された後、ス
イッチ（30）によりサンプルホールドが行われる。この
ようにして演算増幅回路（５）の非反転入力端子に、
この第２のレジスタ（３）の最大取扱電荷量即ちCCD遅
延線（１）の最大取扱電荷量に応じた大きさの電圧が供
給される。ところで動作開始時においては、第１のレジ
スタ（２）には電荷が存在しないため、演算増幅回路
（５）の反転入力端子への供給電圧はハイレベルとな
る。そして、演算増幅回路（５）の出力からこの非反転
入力端子及び反転入力端子に夫々供給される電圧の
差に応じた大きさの帰還電圧が第１のレジスタ（２）の
インプットソース領域（6a）に供給されるので、この帰
還電圧によってこのインプットソース領域（6a）の電荷
量が所定量となる。この状態で第１のレジスタ（２）の
第１の入力ゲート電極（8a）にクロック信号φ２を供給
すると共にこの第２の入力ゲート電極（9a）にロック信
号φ1,φ２の高レベルの時の電圧VDDを供給しているの
で、この第１層及び第２層の転送電極（10a）及び（11
a）下の第１のレジスタ（２）中に電荷が転送される。
この電荷は第１層及び第２層の転送電極（10a）及び（1
1a）によって最終的に浮動拡散領域（13）に転送され
る。この場合第１層及び第２層の転送電極（10a）及び
（11a）並びに出力ゲート電極（15）は第１のレジスタ
（２）と第２のレジスタ（３）とで共通であるため第１
のレジスタ（２）の浮動拡散領域（13）にこの電荷が転
送されるタイミングと同一のタイミングで、第２のレジ
スタ（３）の浮動拡散領域（18）にもこの第２のレジス
タ（３）の最大取扱電荷量に等しい量の電荷が転送され
る。この第１のレジスタ（２）の浮動拡散領域（13）と
第２のレジスタ（３）の浮動拡散領域（18）とに夫々転
送された電荷はソースホロワ（24），（29）によって夫
々電圧に変換された後、同一のタイミングでサンプルホ
ールドが行われる。この結果、演算増幅回路（５）の反
転入力端子には第１のレジスタ（２）を転送されてい
る電荷量に応じた大きさの電圧が、またこの非反転入力
端子にはこの第２のレジスタ（３）の最大取扱電荷量
に応じた大きさの電圧が夫々供給される。演算増幅回路
（５）の出力端子からこの反転入力端子及び非反転入
力端子に夫々供給される電圧の差に応じた大きさの帰
還電圧が出力され、この出力された帰還電圧によって第
１のレジスタ（２）のインプットソース領域（6a）の電
荷量が制御される。このようにして第１のレジスタ
（２）の転送する電荷量が第２のレジスタ（３）を転送
される電荷量と等しくなるように演算増幅回路（５）の
出力端子から帰還電圧が出力され、この帰還電圧が第１
のレジスタ（２）のインプットソース領域（6a）に供給
される。
（３）を転送されて浮動拡散領域（18）に到達した電荷
はソースホロワ（29）によって電圧に変換された後、ス
イッチ（30）によりサンプルホールドが行われる。この
ようにして演算増幅回路（５）の非反転入力端子に、
この第２のレジスタ（３）の最大取扱電荷量即ちCCD遅
延線（１）の最大取扱電荷量に応じた大きさの電圧が供
給される。ところで動作開始時においては、第１のレジ
スタ（２）には電荷が存在しないため、演算増幅回路
（５）の反転入力端子への供給電圧はハイレベルとな
る。そして、演算増幅回路（５）の出力からこの非反転
入力端子及び反転入力端子に夫々供給される電圧の
差に応じた大きさの帰還電圧が第１のレジスタ（２）の
インプットソース領域（6a）に供給されるので、この帰
還電圧によってこのインプットソース領域（6a）の電荷
量が所定量となる。この状態で第１のレジスタ（２）の
第１の入力ゲート電極（8a）にクロック信号φ２を供給
すると共にこの第２の入力ゲート電極（9a）にロック信
号φ1,φ２の高レベルの時の電圧VDDを供給しているの
で、この第１層及び第２層の転送電極（10a）及び（11
a）下の第１のレジスタ（２）中に電荷が転送される。
この電荷は第１層及び第２層の転送電極（10a）及び（1
1a）によって最終的に浮動拡散領域（13）に転送され
る。この場合第１層及び第２層の転送電極（10a）及び
（11a）並びに出力ゲート電極（15）は第１のレジスタ
（２）と第２のレジスタ（３）とで共通であるため第１
のレジスタ（２）の浮動拡散領域（13）にこの電荷が転
送されるタイミングと同一のタイミングで、第２のレジ
スタ（３）の浮動拡散領域（18）にもこの第２のレジス
タ（３）の最大取扱電荷量に等しい量の電荷が転送され
る。この第１のレジスタ（２）の浮動拡散領域（13）と
第２のレジスタ（３）の浮動拡散領域（18）とに夫々転
送された電荷はソースホロワ（24），（29）によって夫
々電圧に変換された後、同一のタイミングでサンプルホ
ールドが行われる。この結果、演算増幅回路（５）の反
転入力端子には第１のレジスタ（２）を転送されてい
る電荷量に応じた大きさの電圧が、またこの非反転入力
端子にはこの第２のレジスタ（３）の最大取扱電荷量
に応じた大きさの電圧が夫々供給される。演算増幅回路
（５）の出力端子からこの反転入力端子及び非反転入
力端子に夫々供給される電圧の差に応じた大きさの帰
還電圧が出力され、この出力された帰還電圧によって第
１のレジスタ（２）のインプットソース領域（6a）の電
荷量が制御される。このようにして第１のレジスタ
（２）の転送する電荷量が第２のレジスタ（３）を転送
される電荷量と等しくなるように演算増幅回路（５）の
出力端子から帰還電圧が出力され、この帰還電圧が第１
のレジスタ（２）のインプットソース領域（6a）に供給
される。
この為定常状態に於いては第１のレジスタ（２）を転
送される電荷量は常に第２のレジスタを転送される最大
取扱い電荷量と等しく保たれる。
送される電荷量は常に第２のレジスタを転送される最大
取扱い電荷量と等しく保たれる。
この第１のレジスタ（２）のインプットソース領域
（6a）に供給される電圧がCCD遅延線（１）のインプッ
トソース領域（６）に供給されるので、このCCD遅延線
（１）のインプットソース領域（６）の電圧はこのレジ
スタの最大取扱電荷量と等しい電荷量の供給源となる。
この為このCCD遅延線（１）の第２の入力ゲート電極
（９）に供給される入力信号がいかに大きくてもこの最
大取扱電荷量以上の電荷がこのCCD遅延線（１）の電荷
転送部に供給されることがないので、このCCD遅延線
（１）の電荷転送部で電荷のオーバーフローを生じるこ
とはない。また共通半導体基板（４）に於いてCCD遅延
線（１）と第１のレジスタ（２）との入力構造を同一に
すると共に第１のレジスタ（２）と第２のレジスタ
（３）との出力構造を同一にしているので、温度が変化
した場合、CCD遅延線（１）の入力部及び第１のレジス
タ（２）の入力部は共に同一の影響を受け、また第１の
レジスタ（２）の出力部及び第２のレジスタ（３）の出
力部も共に同一の影響を受けるので、温度変化によるCC
D遅延線（１）の電荷転送部の電荷のオーバーフローを
防止できる。
（6a）に供給される電圧がCCD遅延線（１）のインプッ
トソース領域（６）に供給されるので、このCCD遅延線
（１）のインプットソース領域（６）の電圧はこのレジ
スタの最大取扱電荷量と等しい電荷量の供給源となる。
この為このCCD遅延線（１）の第２の入力ゲート電極
（９）に供給される入力信号がいかに大きくてもこの最
大取扱電荷量以上の電荷がこのCCD遅延線（１）の電荷
転送部に供給されることがないので、このCCD遅延線
（１）の電荷転送部で電荷のオーバーフローを生じるこ
とはない。また共通半導体基板（４）に於いてCCD遅延
線（１）と第１のレジスタ（２）との入力構造を同一に
すると共に第１のレジスタ（２）と第２のレジスタ
（３）との出力構造を同一にしているので、温度が変化
した場合、CCD遅延線（１）の入力部及び第１のレジス
タ（２）の入力部は共に同一の影響を受け、また第１の
レジスタ（２）の出力部及び第２のレジスタ（３）の出
力部も共に同一の影響を受けるので、温度変化によるCC
D遅延線（１）の電荷転送部の電荷のオーバーフローを
防止できる。
尚上述の実施例においては、第１及び第２のレジスタ
（２）及び（３）の浮動拡散領域（13），（18）に転送
される電荷をソース・ホロワ（24），（29）によって電
圧に変換後、演算増幅回路（５）によってそれぞれの電
圧を比較検出しているが、例えば次のようにしてもよ
い。即ち、第３図に示すように、第１及び第２のレジス
タ（２）及び（３）上に絶縁膜（７）を介して多結晶シ
リコンから成る浮遊ゲート電極（36）及び（37）をそれ
ぞれ形成し、これらの浮遊ゲート電極（36）及び（37）
をソース・ホロワ（24），（29）に接続するようにして
もよい。この場合には、第１及び第２のレジスタ（２）
及び（３）中を転送される電荷をこの浮遊ゲート電極
（36），（37）に生ずる鏡像電荷として検出することが
できる。またMOS FET（38）はリセットスイッチであっ
て、このスイッチのオン・オフにより浮遊ゲート電極
（36）のポテンシャルが制御される。この浮遊ゲート電
極（36）（37）中の電荷をソース・ホロワ（24），（2
9）によって電圧に変換後、演算増幅回路（５）によっ
て両電圧を比較検出することは上述の実施例と同様であ
る。
（２）及び（３）の浮動拡散領域（13），（18）に転送
される電荷をソース・ホロワ（24），（29）によって電
圧に変換後、演算増幅回路（５）によってそれぞれの電
圧を比較検出しているが、例えば次のようにしてもよ
い。即ち、第３図に示すように、第１及び第２のレジス
タ（２）及び（３）上に絶縁膜（７）を介して多結晶シ
リコンから成る浮遊ゲート電極（36）及び（37）をそれ
ぞれ形成し、これらの浮遊ゲート電極（36）及び（37）
をソース・ホロワ（24），（29）に接続するようにして
もよい。この場合には、第１及び第２のレジスタ（２）
及び（３）中を転送される電荷をこの浮遊ゲート電極
（36），（37）に生ずる鏡像電荷として検出することが
できる。またMOS FET（38）はリセットスイッチであっ
て、このスイッチのオン・オフにより浮遊ゲート電極
（36）のポテンシャルが制御される。この浮遊ゲート電
極（36）（37）中の電荷をソース・ホロワ（24），（2
9）によって電圧に変換後、演算増幅回路（５）によっ
て両電圧を比較検出することは上述の実施例と同様であ
る。
さらに、例えば第４図に示すように、プレチャージド
レイン領域（14），（19）と電源VDDとの間に抵抗器（3
9），（40）をそれぞれ接続し、この間の電圧降下を演
算増幅回路（５）によって比較検出するようにしてもよ
い。
レイン領域（14），（19）と電源VDDとの間に抵抗器（3
9），（40）をそれぞれ接続し、この間の電圧降下を演
算増幅回路（５）によって比較検出するようにしてもよ
い。
また上述の実施例においては、二相形式で動作する二
層電極構造のｎチャンネルBCCDから成るCCD遅延線を用
いた場合につき説明したが、表面チャネルCCDから成るC
CD遅延線を適用することができることは勿論、三相また
はそれよりも多相の構成のCCD遅延線を用いても、また
単層電極構造または三層以上の多層の電極構造のCCD遅
延線を用いる様にしても良い。
層電極構造のｎチャンネルBCCDから成るCCD遅延線を用
いた場合につき説明したが、表面チャネルCCDから成るC
CD遅延線を適用することができることは勿論、三相また
はそれよりも多相の構成のCCD遅延線を用いても、また
単層電極構造または三層以上の多層の電極構造のCCD遅
延線を用いる様にしても良い。
また本発明は上述実施例に限ることなく本発明の要旨
を逸脱することなくその他種々の構成が取り得ることは
勿論である。
を逸脱することなくその他種々の構成が取り得ることは
勿論である。
本発明に依ればCCD遅延線（１）のインプットソース
に供給される電圧をこのCCD遅延線（１）の転送部の最
大取扱電荷量と等しい電荷供給源となる様にしているの
で、このCCD遅延線（１）の転送部に転送される電荷の
上限が最大取扱電荷量であり、大きな入力信号が供給さ
れても電荷オーバーフローを生ずることがない利益があ
ると共にこのCCD遅延線（１）のインプットソースの電
圧を設定する第１及び第２のレジスタ（２）及び（３）
をCCD遅延線（１）と同一の半導体基板（４）に形成し
たので温度変化に依る影響は同じであり温度変化があっ
てもこのCCD遅延線（１）の電荷転送部で電荷オーバー
フローを防止できる利益がある。
に供給される電圧をこのCCD遅延線（１）の転送部の最
大取扱電荷量と等しい電荷供給源となる様にしているの
で、このCCD遅延線（１）の転送部に転送される電荷の
上限が最大取扱電荷量であり、大きな入力信号が供給さ
れても電荷オーバーフローを生ずることがない利益があ
ると共にこのCCD遅延線（１）のインプットソースの電
圧を設定する第１及び第２のレジスタ（２）及び（３）
をCCD遅延線（１）と同一の半導体基板（４）に形成し
たので温度変化に依る影響は同じであり温度変化があっ
てもこのCCD遅延線（１）の電荷転送部で電荷オーバー
フローを防止できる利益がある。
第１図は本発明CCD遅延装置の一実施例を示す断面図、
第２図は第１図の平面図、第３図及び第４図は夫々本発
明の要部の他の例を示す断面図である。 （１）はCCD遅延線、（２）及び（３）は夫々第１及び
第２のレジスタ、（４）は半導体基板、（５）は比較回
路、（６）及び（6a）は夫々インプットソース領域、
（８）及び（8a）は夫々第１の入力ゲート電極、（９）
及び（9a）は夫々第２の入力ゲート電極、（10），（10
a），（11）及び（11a）は夫々転送電極、（33）は入力
信号源、（34）は電池、VDDは電源電圧である。
第２図は第１図の平面図、第３図及び第４図は夫々本発
明の要部の他の例を示す断面図である。 （１）はCCD遅延線、（２）及び（３）は夫々第１及び
第２のレジスタ、（４）は半導体基板、（５）は比較回
路、（６）及び（6a）は夫々インプットソース領域、
（８）及び（8a）は夫々第１の入力ゲート電極、（９）
及び（9a）は夫々第２の入力ゲート電極、（10），（10
a），（11）及び（11a）は夫々転送電極、（33）は入力
信号源、（34）は電池、VDDは電源電圧である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/339 H01L 29/762 - 29/768 G11C 27/04
Claims (1)
- 【請求項１】CCD遅延線と該CCD遅延線の最大取扱電荷量
と略々同一の最大取扱電荷量を有する第１及び第２のレ
ジスタを共通半導体基板に形成し、 上記CCD遅延線と上記第１のレジスタとの入力部を実質
的に同一構造とし、 上記第１及び第２のレジスタを略々同一幅、同一長さと
すると共に夫々の出力部を実質的に同一構造とし、 上記第２のレジスタの出力信号が常に上記最大取扱電荷
量に相当する信号となる様にすると共に上記第１及び第
２のレジスタの夫々の出力信号を比較回路に供給して比
較し、上記第１のレジスタの出力信号が上記第２のレジ
スタの出力信号と同一となる様に上記比較回路の出力信
号を上記第１のレジスタの入力部のインプットソースに
フィードバックさせると共に上記第１のレジスタの入力
ゲートにクロック信号の高レベルの電圧を供給する様に
し、 上記第１のレジスタのインプットソースの電圧を上記CC
D遅延線の入力部のインプットソースに供給する様にし
たことを特徴とするCCD遅延装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1226749A JP2864553B2 (ja) | 1989-09-01 | 1989-09-01 | Ｃｃｄ遅延装置 |
| US07/575,381 US5087843A (en) | 1989-09-01 | 1990-08-30 | Input circuit for ccd delay line |
| EP90402413A EP0415852B1 (en) | 1989-09-01 | 1990-08-31 | Input circuit for CCD delay line |
| DE69023988T DE69023988T2 (de) | 1989-09-01 | 1990-08-31 | Eingangsschaltung für CCD-Verzögerungsleitung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1226749A JP2864553B2 (ja) | 1989-09-01 | 1989-09-01 | Ｃｃｄ遅延装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0391250A JPH0391250A (ja) | 1991-04-16 |
| JP2864553B2 true JP2864553B2 (ja) | 1999-03-03 |
Family
ID=16850009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1226749A Expired - Lifetime JP2864553B2 (ja) | 1989-09-01 | 1989-09-01 | Ｃｃｄ遅延装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5087843A (ja) |
| EP (1) | EP0415852B1 (ja) |
| JP (1) | JP2864553B2 (ja) |
| DE (1) | DE69023988T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9104705D0 (en) * | 1991-03-06 | 1991-04-17 | Lowe John M | Vision system |
| EP0579974B1 (en) * | 1992-06-29 | 1996-09-04 | Murata Manufacturing Co., Ltd. | Drift suppressing circuit of gyroscope |
| US5691629A (en) * | 1995-07-13 | 1997-11-25 | The United States Of America As Represented By The Secretary Of The Air Force | Non-volatile power supply having energy efficient DC/DC voltage converters with a small storage capacitor |
| US6924938B2 (en) | 2003-03-19 | 2005-08-02 | Ricoh Company, Ltd. | Zoom lens, camera, and mobile information terminal |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4625322A (en) * | 1983-11-18 | 1986-11-25 | Hitachi, Ltd. | Charge coupled device provided with automatic bias-voltage setting means |
| GB2197556B (en) * | 1986-10-01 | 1990-08-29 | Sony Corp | Charge coupled devices |
-
1989
- 1989-09-01 JP JP1226749A patent/JP2864553B2/ja not_active Expired - Lifetime
-
1990
- 1990-08-30 US US07/575,381 patent/US5087843A/en not_active Expired - Lifetime
- 1990-08-31 DE DE69023988T patent/DE69023988T2/de not_active Expired - Fee Related
- 1990-08-31 EP EP90402413A patent/EP0415852B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0391250A (ja) | 1991-04-16 |
| DE69023988T2 (de) | 1996-05-30 |
| EP0415852A3 (en) | 1991-07-17 |
| DE69023988D1 (de) | 1996-01-18 |
| US5087843A (en) | 1992-02-11 |
| EP0415852B1 (en) | 1995-12-06 |
| EP0415852A2 (en) | 1991-03-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2666928B2 (ja) | 電荷転送素子の出力検出器 | |
| EP0321953B1 (en) | A charge transfer device provided with an improved output stage | |
| US20060221220A1 (en) | Output-Compensated Buffers with Source-Follower Input Structure and Image Capture Devices Using Same | |
| JPS63120465A (ja) | 電荷転送装置 | |
| JP2864553B2 (ja) | Ｃｃｄ遅延装置 | |
| US4132903A (en) | CCD output circuit using thin film transistor | |
| JPS6065571A (ja) | 半導体装置 | |
| US4984256A (en) | Charge transfer device with booster circuit | |
| JP3553576B2 (ja) | 固体撮像装置、ｍｏｓトランジスタ及び寄生容量抑制方法 | |
| JPS60239058A (ja) | ダイナミツク制御を有する電荷結合半導体装置 | |
| US5309009A (en) | Integrated electrically adjustable analog transistor device | |
| JPH05315587A (ja) | 半導体装置 | |
| US5461247A (en) | Load resistance structure for source follower in charge transfer device | |
| JPH0721960B2 (ja) | テレビジョン信号の遅延装置 | |
| JP2963572B2 (ja) | 電荷結合素子 | |
| JP2578615B2 (ja) | 固体撮像装置 | |
| JP3208829B2 (ja) | 電荷結合装置 | |
| JPH0576770B2 (ja) | ||
| JP2569501B2 (ja) | 電荷結合装置 | |
| JPH0263299B2 (ja) | ||
| US5086440A (en) | Charge coupled device with enhanced input structure | |
| JP2864626B2 (ja) | 固体撮像装置 | |
| JPH04332167A (ja) | 半導体集積回路 | |
| JPH0758314A (ja) | 電荷結合素子 | |
| JPH04369230A (ja) | 電荷結合装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071218 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081218 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091218 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091218 Year of fee payment: 11 |