JPH0391250A - Ｃｃｄ遅延装置 - Google Patents
Ｃｃｄ遅延装置Info
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- JPH0391250A JPH0391250A JP1226749A JP22674989A JPH0391250A JP H0391250 A JPH0391250 A JP H0391250A JP 1226749 A JP1226749 A JP 1226749A JP 22674989 A JP22674989 A JP 22674989A JP H0391250 A JPH0391250 A JP H0391250A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
- G11C19/285—Peripheral circuits, e.g. for writing into the first stage; for reading-out of the last stage
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/04—Shift registers
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はビデオ信号等のアナログ信号の遅延処理に使用
されるＣＣＤ遅延装置に関する。
されるＣＣＤ遅延装置に関する。
本発明はビデオ信号等のアナログ信号の遅延処理に使用
されるＣＣＤ遅延装置に関し、ＣＣＤ遅延線とこのＣＣ
Ｄ遅延線の最大取扱電荷量と略々同一の最大取扱電荷量
を有する第１及び第２のレジスタを共通半導体基板に形
成し、このＣＣＤ遅延線とこの第１のレジスタとの入力
部を実質的に同一構造とすると共にこの第１及び第２の
レジスタの夫々の出力部を実質的に同一構造とし、この
第２のレジスタの出力信号が常にこの最大取扱電荷量に
相当する信号となる様にすると共にこの第１及び第２の
レジスタの夫々の出力信号を比較回路に供給して比較し
、この第１のレジスタの出力信号がこの第２のレジスタ
の出力信号と同一となる様にこの比較回路の出力信号を
この第１のレジスタの入力部のインプットソースにフィ
ードバックさせると共にこの第１のレジスタの入力ゲー
トにクロック信号の高しヘル時の電圧を供給する様にし
、この第１のレジスタのインプットソースの電圧をこの
ＣＣＤ遅延線の入力部のインプットソースに供給する様
にすることにより、良好に電荷オーバーフローを防止で
きる様にしたものである。
されるＣＣＤ遅延装置に関し、ＣＣＤ遅延線とこのＣＣ
Ｄ遅延線の最大取扱電荷量と略々同一の最大取扱電荷量
を有する第１及び第２のレジスタを共通半導体基板に形
成し、このＣＣＤ遅延線とこの第１のレジスタとの入力
部を実質的に同一構造とすると共にこの第１及び第２の
レジスタの夫々の出力部を実質的に同一構造とし、この
第２のレジスタの出力信号が常にこの最大取扱電荷量に
相当する信号となる様にすると共にこの第１及び第２の
レジスタの夫々の出力信号を比較回路に供給して比較し
、この第１のレジスタの出力信号がこの第２のレジスタ
の出力信号と同一となる様にこの比較回路の出力信号を
この第１のレジスタの入力部のインプットソースにフィ
ードバックさせると共にこの第１のレジスタの入力ゲー
トにクロック信号の高しヘル時の電圧を供給する様にし
、この第１のレジスタのインプットソースの電圧をこの
ＣＣＤ遅延線の入力部のインプットソースに供給する様
にすることにより、良好に電荷オーバーフローを防止で
きる様にしたものである。
近年、テレビジョン受像機等において、ビデオ信号等の
アナログ信号の遅延処理のためにＣＣＤ遅延線を使用し
たＣＣＤ遅延装置が使用されている。このゲート入力方
式のＣＣＤ遅延線に於いては大きな入力信号（このＣＣ
Ｄ遅延線の最大取扱電荷量に対応するレヘルをこえる程
度）が供給されたときには、このＣＣＤ遅延線の転送部
で電荷オーバーフローを生じ、種々の不都合を生してい
た。そこで従来はこの電荷オーバーフローを防止する為
にこのＣＣＤ遅延装置とは別にり５７２回路を設け、入
力信号のレベルを制限する如くしていた。
アナログ信号の遅延処理のためにＣＣＤ遅延線を使用し
たＣＣＤ遅延装置が使用されている。このゲート入力方
式のＣＣＤ遅延線に於いては大きな入力信号（このＣＣ
Ｄ遅延線の最大取扱電荷量に対応するレヘルをこえる程
度）が供給されたときには、このＣＣＤ遅延線の転送部
で電荷オーバーフローを生じ、種々の不都合を生してい
た。そこで従来はこの電荷オーバーフローを防止する為
にこのＣＣＤ遅延装置とは別にり５７２回路を設け、入
力信号のレベルを制限する如くしていた。
然しながらこのＣＣＤ遅延線とは別にり５７２回路を設
け、入力信号のレベルを制限する方法ではこのＣＣＤ遅
延線の特性によって夫々最大取扱電荷量が異なるために
このりくツタ回路の制限レベルを夫々のＣＣＤ遅延線に
対応して調整する必要があり手間がかかる不都合がある
と共にこのＣＣＤ遅延線は温度特性を有し、温度が変化
することによりこのリミッタ回路で制御したレベルＫ、
ＣＣＤ遅延線に入力される最大取扱電荷量とのずれが生
じ温度によっては電荷のオーバーフローが生じる不都合
があった。
け、入力信号のレベルを制限する方法ではこのＣＣＤ遅
延線の特性によって夫々最大取扱電荷量が異なるために
このりくツタ回路の制限レベルを夫々のＣＣＤ遅延線に
対応して調整する必要があり手間がかかる不都合がある
と共にこのＣＣＤ遅延線は温度特性を有し、温度が変化
することによりこのリミッタ回路で制御したレベルＫ、
ＣＣＤ遅延線に入力される最大取扱電荷量とのずれが生
じ温度によっては電荷のオーバーフローが生じる不都合
があった。
本発明は斯る点に鑑み、良好に電荷オーバーフローを防
止できる様にすることを目的とする。
止できる様にすることを目的とする。
本発明ＣＣＤ遅延装置は例えば第１図、第２図に示す如
（ＣＣＤ遅延線（１）とこのＣＣＤ遅延線（１）の最大
取扱電荷量と略々同一の最大取扱電荷量を有する第１及
び第２のレジスタ（２）及び（３）を共通半導体基板（
４）に形成し、このＣＣＤ遅延１ａ（１）とこの第１の
レジスタ（２）との入力部を実質的に同一構造とすると
共にこの第１及び第２のレジスタ（２）及び（３）の夫
々の出力部を実質的に同一構造とし、この第２のレジス
タ（３）の出力信号が常にこの最大取扱電荷量に相当す
る信号となる様にすると共にこの第１及び第２のレジス
タ（２）及び（３）の夫々の出力信号を比較回路（５）
に供給して比較し、この第１のレジスタ（２）の出力信
号がこの第２のレジスタ（３）の出力信号と同一となる
様にこの比較回路（５）の出力信号をこの第１のレジス
タ（２）の入力部のインプットソースにフィードバック
させると共にこの第１のレジスタ（２）の入力ゲートに
クロック信号の高レベルの電圧Ｖ、。を供給する様にし
、この第１のレジスタ（２）のインプットソースの電圧
をこのＣＣＤ遅延線（１）の入力部のインプットソース
に供給する様にしたものである。
（ＣＣＤ遅延線（１）とこのＣＣＤ遅延線（１）の最大
取扱電荷量と略々同一の最大取扱電荷量を有する第１及
び第２のレジスタ（２）及び（３）を共通半導体基板（
４）に形成し、このＣＣＤ遅延１ａ（１）とこの第１の
レジスタ（２）との入力部を実質的に同一構造とすると
共にこの第１及び第２のレジスタ（２）及び（３）の夫
々の出力部を実質的に同一構造とし、この第２のレジス
タ（３）の出力信号が常にこの最大取扱電荷量に相当す
る信号となる様にすると共にこの第１及び第２のレジス
タ（２）及び（３）の夫々の出力信号を比較回路（５）
に供給して比較し、この第１のレジスタ（２）の出力信
号がこの第２のレジスタ（３）の出力信号と同一となる
様にこの比較回路（５）の出力信号をこの第１のレジス
タ（２）の入力部のインプットソースにフィードバック
させると共にこの第１のレジスタ（２）の入力ゲートに
クロック信号の高レベルの電圧Ｖ、。を供給する様にし
、この第１のレジスタ（２）のインプットソースの電圧
をこのＣＣＤ遅延線（１）の入力部のインプットソース
に供給する様にしたものである。
本発明に依ればＣＣＤ遅延線（１）のインプットソース
の電圧はこのＣＣＤ遅延線（１）の転送部の最大取扱電
荷量と等しい電荷量の供給源となる様に設定されるので
、このＣＣＤ遅延線（１）の転送部に転送される電荷に
上限があり、大きな人力信号が供給されても電荷オーバ
ーフローを生じることがないと共にこのＣＣＤ遅延線（
１）のインプットソースの電圧を設定する第１及び第２
のレジスタ（２）及び（３）をＣＣＤ遅延線（１）と同
一の半導体基板（４）に形成したので温度変化に依る特
性の変化がこのＣＣＤ遅延線（１）と第１及び第２のレ
ジスタ（２）及び（３）とは同様であり、温度変化に応
じたインプットソースの電圧が設定され、これによりイ
ンプットソースの電荷量が決るので温度変化があっても
電荷オーバーフローを生じることがない。
の電圧はこのＣＣＤ遅延線（１）の転送部の最大取扱電
荷量と等しい電荷量の供給源となる様に設定されるので
、このＣＣＤ遅延線（１）の転送部に転送される電荷に
上限があり、大きな人力信号が供給されても電荷オーバ
ーフローを生じることがないと共にこのＣＣＤ遅延線（
１）のインプットソースの電圧を設定する第１及び第２
のレジスタ（２）及び（３）をＣＣＤ遅延線（１）と同
一の半導体基板（４）に形成したので温度変化に依る特
性の変化がこのＣＣＤ遅延線（１）と第１及び第２のレ
ジスタ（２）及び（３）とは同様であり、温度変化に応
じたインプットソースの電圧が設定され、これによりイ
ンプットソースの電荷量が決るので温度変化があっても
電荷オーバーフローを生じることがない。
以下図面を参照しながら本発明ＣＣＤ遅延装置の一実施
例につき説明しよう。
例につき説明しよう。
第１図及び第２図に於いて、（４）はＰ形シリコンの半
導体基板を示し、この半導体基板（４）に信号電荷が転
送されかつ遅延時間に応じた長さのＣＣＤ遅延線（１）
を形成すると共にこの半導体基板（４）にこのＣＣＤ遅
延線（１）の幅ａと同一幅ａでかつ所定長ｌの第１のレ
ジスタ（２）とこの第１のレジスタ（２）と同じ幅ａと
同じ長さｌの第２のレジスタ（３）とを形成する。この
場合この第１及び第２のレジスタ（２）及び（３）の幅
ａとＣＣＤ遅延線（１）の幅ａとを等しくし、之等の最
大取扱電荷量を等しくする如くする。
導体基板を示し、この半導体基板（４）に信号電荷が転
送されかつ遅延時間に応じた長さのＣＣＤ遅延線（１）
を形成すると共にこの半導体基板（４）にこのＣＣＤ遅
延線（１）の幅ａと同一幅ａでかつ所定長ｌの第１のレ
ジスタ（２）とこの第１のレジスタ（２）と同じ幅ａと
同じ長さｌの第２のレジスタ（３）とを形成する。この
場合この第１及び第２のレジスタ（２）及び（３）の幅
ａとＣＣＤ遅延線（１）の幅ａとを等しくし、之等の最
大取扱電荷量を等しくする如くする。
またこの例のＣＣＤ遅延線（１）は二相形式で動作する
二層電極構造のｎチャンネルＢＣＣＤ （埋め込みチャ
ンネルＣＣＤ）から成るものである。このＣＣＤ遅延線
（１）、第１及び第２のレジスタ（２）及び（３）はこ
のＰ形シリコン基板（４）の表面に形成されているｎ層
から戒っている。
二層電極構造のｎチャンネルＢＣＣＤ （埋め込みチャ
ンネルＣＣＤ）から成るものである。このＣＣＤ遅延線
（１）、第１及び第２のレジスタ（２）及び（３）はこ
のＰ形シリコン基板（４）の表面に形成されているｎ層
から戒っている。
またこのＣＣＤ遅延線（１）の人力部の一端にはｎ層層
からなるインプットソース領域（６）が形成されている
。このＣＣＤ遅延線（１）上には５ｉｎ２から戒る絶縁
層（７）を介して、夫々不純物をドープした多結晶シリ
コンから成る第１及び第２の入力ゲート電極（８）及び
（９）と、第１層の多数の転送電極（１０）及び第２層
の多数の転送電極（１１）とが形成されている。
からなるインプットソース領域（６）が形成されている
。このＣＣＤ遅延線（１）上には５ｉｎ２から戒る絶縁
層（７）を介して、夫々不純物をドープした多結晶シリ
コンから成る第１及び第２の入力ゲート電極（８）及び
（９）と、第１層の多数の転送電極（１０）及び第２層
の多数の転送電極（１１）とが形成されている。
この第１層及び第２層の夫々の転送電極（１０）及び（
１１）並びに第１及び第２０入カゲート電極（８）及び
（９）はＳｉＯ□から成る層間絶縁膜（１２）によって
互いに電気的に絶縁されている。
１１）並びに第１及び第２０入カゲート電極（８）及び
（９）はＳｉＯ□から成る層間絶縁膜（１２）によって
互いに電気的に絶縁されている。
また第゛ｌのレジスタ（２）の入力部はＣＣＤ遅延線（
１）の入力部と実質的に同一に構成するもので、この入
力部の一端にはＣＣＤ遅延線（１）のインプットソース
領域（６）と同一のインプットソース領域（６ａ）が形
成され、この第１のレジスタ（２）の上には５ｉＯ７か
ら成るｉｔ！ 縁ＩＩ（７１を介して夫々不純物をドー
プした多結晶シリコンから成る第１及び第２の入力ゲー
ト電極（８ａ）及び（９ａ）と第１層の転送電極（１０
ａ）及び第２層の転送電極（ｌｌａ）とが形成され、こ
の第１層及び第２層の転送電極（１０ａ）及び（ｌｌａ
）並びに第１及び第２の人力ゲート電極（８ａ）及び（
９ａ）はＳｉＯ□から威る層間絶縁膜（１２）によって
互いに電気的に絶縁されている。またこの第１層及び第
２層の転送電極（１０ａ）及び（ｌｌａ）は第２のレジ
スタ（３）上に迄延びて形成されていて、この第２のレ
ジスタ（３）の第１層及び第２層の転送電極を兼用して
いる。
１）の入力部と実質的に同一に構成するもので、この入
力部の一端にはＣＣＤ遅延線（１）のインプットソース
領域（６）と同一のインプットソース領域（６ａ）が形
成され、この第１のレジスタ（２）の上には５ｉＯ７か
ら成るｉｔ！ 縁ＩＩ（７１を介して夫々不純物をドー
プした多結晶シリコンから成る第１及び第２の入力ゲー
ト電極（８ａ）及び（９ａ）と第１層の転送電極（１０
ａ）及び第２層の転送電極（ｌｌａ）とが形成され、こ
の第１層及び第２層の転送電極（１０ａ）及び（ｌｌａ
）並びに第１及び第２の人力ゲート電極（８ａ）及び（
９ａ）はＳｉＯ□から威る層間絶縁膜（１２）によって
互いに電気的に絶縁されている。またこの第１層及び第
２層の転送電極（１０ａ）及び（ｌｌａ）は第２のレジ
スタ（３）上に迄延びて形成されていて、この第２のレ
ジスタ（３）の第１層及び第２層の転送電極を兼用して
いる。
またこの第１のレジスタ（２）の他端の出力部にはｎ層
層から成る浮動拡散領域（１３）が形成されている。更
にこの浮動拡散領域（１３）から所定間隔離れた部分の
Ｐ形シリコン基板（４）中にはプレチャー、シトレイン
領域（１４）が形成されている。□この第１のレジスタ
（２）上にはこの第１及び第２の入力ゲート電極（８ａ
）及び（９ａ）並びに第１層及び第２層の転送電極（１
０ａ）及び（ｌｌａ）に加えて、夫々不純物をドープし
た多結晶シリコンから成る出力ゲート電極（１５）及び
プレチャージゲート電極（１６）が形成されている。こ
の場合２等出力ゲート電極（１５）及びプレチャージゲ
ート雷鳴（１６）は第２のレジスタ（３）上に迄延びて
形成されていて、この第２のレジスタ（３）の出力ゲー
ト電極及びプレチャージゲート電極を兼用している。
層から成る浮動拡散領域（１３）が形成されている。更
にこの浮動拡散領域（１３）から所定間隔離れた部分の
Ｐ形シリコン基板（４）中にはプレチャー、シトレイン
領域（１４）が形成されている。□この第１のレジスタ
（２）上にはこの第１及び第２の入力ゲート電極（８ａ
）及び（９ａ）並びに第１層及び第２層の転送電極（１
０ａ）及び（ｌｌａ）に加えて、夫々不純物をドープし
た多結晶シリコンから成る出力ゲート電極（１５）及び
プレチャージゲート電極（１６）が形成されている。こ
の場合２等出力ゲート電極（１５）及びプレチャージゲ
ート雷鳴（１６）は第２のレジスタ（３）上に迄延びて
形成されていて、この第２のレジスタ（３）の出力ゲー
ト電極及びプレチャージゲート電極を兼用している。
またこめ第２のレジスタ（３）の一端の人力部にはｎ４
層から成るインプットソース領域（１７）が形成され、
また他端の出力部には第１のレジスタ（２）の浮動拡散
領域（１３）と同一の浮動拡散領域（１８）が形成され
、この浮動拡散領域（■８）から所定間隔離れて、第１
のレジスタ（２）のプレチャージドレイン領域（１４）
と同一のプレチャージドレイン領域（１９）が形成され
ている。またこの第２のレジスタ（３）上には第１層及
び第２層の転送電極（１０ａ）及び（ｌｌａ） 。
層から成るインプットソース領域（１７）が形成され、
また他端の出力部には第１のレジスタ（２）の浮動拡散
領域（１３）と同一の浮動拡散領域（１８）が形成され
、この浮動拡散領域（■８）から所定間隔離れて、第１
のレジスタ（２）のプレチャージドレイン領域（１４）
と同一のプレチャージドレイン領域（１９）が形成され
ている。またこの第２のレジスタ（３）上には第１層及
び第２層の転送電極（１０ａ）及び（ｌｌａ） 。
出力ゲート電極（１５〉及びプレチャージゲート電極（
１６）に加えて、この第１のレジスタ（２）の第１及び
第２の入力ゲート電極〈８ａ）及び（９ａ）に対応する
位置に不純物をドープした多結晶シリコンから成る第１
層及び第２層の転送電極（２０）及び（２１）が形成さ
れている。
１６）に加えて、この第１のレジスタ（２）の第１及び
第２の入力ゲート電極〈８ａ）及び（９ａ）に対応する
位置に不純物をドープした多結晶シリコンから成る第１
層及び第２層の転送電極（２０）及び（２１）が形成さ
れている。
この第１及び第２のレジスタ（２）及び（３）のプレチ
ャージドレイン領域（１４〉及び（１９）は浮動拡散領
域（１３）及び（１８）の電荷を後述のスイッチ（２５
）及び（３０）の開閉動作に関連して蓄積するためのも
のであり、プレチャージゲート電極（１６）によって電
荷の蓄積が制御卸される。
ャージドレイン領域（１４〉及び（１９）は浮動拡散領
域（１３）及び（１８）の電荷を後述のスイッチ（２５
）及び（３０）の開閉動作に関連して蓄積するためのも
のであり、プレチャージゲート電極（１６）によって電
荷の蓄積が制御卸される。
またこの第１のレジスタ（２）の浮動拡散領域（１３）
はＭＯＳ ＦＥＴ （２２） （２３）から成るソース
スホロワ（２４）及びスイッチ（２５）を介して比較回
路を構成する演算増幅回路（５）の反転入力端子Ｏに接
続されている。
はＭＯＳ ＦＥＴ （２２） （２３）から成るソース
スホロワ（２４）及びスイッチ（２５）を介して比較回
路を構成する演算増幅回路（５）の反転入力端子Ｏに接
続されている。
同様に第２のレジスタ（３）の浮動拡散領域（１８）は
−〇Ｓ ＦＥＴ （２７） （２８）から成るソースホ
ロワ（２９）及びスイッチ（３０）を介してこの比較回
路を構成する演算増幅回路（５）の非反転入力端子■に
接続されている。
−〇Ｓ ＦＥＴ （２７） （２８）から成るソースホ
ロワ（２９）及びスイッチ（３０）を介してこの比較回
路を構成する演算増幅回路（５）の非反転入力端子■に
接続されている。
この演算増幅回路（５）の出力端子は抵抗器（３１）及
びコンデンサ（３２）の直列回路を介して接地され、こ
の抵抗器（３１）及びコンデンサ（３２）の接続中点は
第１のレジスタ（２）のインプットソース領域（６ａ）
に接続されている。即ち演算増幅回路（５）の比較出力
信号をこの第１のレジスタ（２）のインプットソース領
域（６ａ）にフィードバックする。
びコンデンサ（３２）の直列回路を介して接地され、こ
の抵抗器（３１）及びコンデンサ（３２）の接続中点は
第１のレジスタ（２）のインプットソース領域（６ａ）
に接続されている。即ち演算増幅回路（５）の比較出力
信号をこの第１のレジスタ（２）のインプットソース領
域（６ａ）にフィードバックする。
また本例に於いてはＣＣＤ遅延線（１）の第２の人力ゲ
ート電極（９）には人力信号ａ （３３）が接続され、
この第■のレジスタ（２）の第２の入力ゲート電極（９
ａ）にはクロック信号の高しヘル時の電圧例えば５■の
電源電圧ＶＤＤが供給されている。
ート電極（９）には人力信号ａ （３３）が接続され、
この第■のレジスタ（２）の第２の入力ゲート電極（９
ａ）にはクロック信号の高しヘル時の電圧例えば５■の
電源電圧ＶＤＤが供給されている。
また本例に於いては第２のレジスタ（３）のインプット
ソース領域（１７）は直流電圧の得られる電池（３４）
が接続されている。この電池（３４）はこの第２のレジ
スタ（３）にその最大取扱電荷量に等しい電荷即ちＣＣ
Ｄ遅延線（１）の最大取扱電荷量に等しい電荷を常時転
送させておく電圧に設定する。
ソース領域（１７）は直流電圧の得られる電池（３４）
が接続されている。この電池（３４）はこの第２のレジ
スタ（３）にその最大取扱電荷量に等しい電荷即ちＣＣ
Ｄ遅延線（１）の最大取扱電荷量に等しい電荷を常時転
送させておく電圧に設定する。
またこのＣＣＤ遅延線（１）、第１及び第２のレジスタ
（２）及び（３）の電荷の転送は第１層の転送電極（１
０） 、 （１０ａ） 、 （２０）と第２層の転送電
極（１１） 、 （ｌｌａ） 。
（２）及び（３）の電荷の転送は第１層の転送電極（１
０） 、 （１０ａ） 、 （２０）と第２層の転送電
極（１１） 、 （ｌｌａ） 。
（２１）とから成る対に所定の二相のクロック信号φ１
及びφ２を所定の順序に従って供給することにより行わ
れる。
及びφ２を所定の順序に従って供給することにより行わ
れる。
この電荷の転送方向は互いに対をなす第１層の転送電極
（１０） 、 （１０ａ） 、 （２０）と第２層の転
送電極（１１） 、 （ｌｌａ） 、 （２１）との下
の半導体基板（４）の不純物濃度を変化し非対称なポテ
ンシャル井戸を形成することにより決定されている。
（１０） 、 （１０ａ） 、 （２０）と第２層の転
送電極（１１） 、 （ｌｌａ） 、 （２１）との下
の半導体基板（４）の不純物濃度を変化し非対称なポテ
ンシャル井戸を形成することにより決定されている。
１
本例に於いてはこの第１のレジスタ（２）のインプット
ソース領域（６ａ）に供給される電圧をＣＣＤ遅延線（
１）のインプットソース領域（６）に供給する如くされ
ている。
ソース領域（６ａ）に供給される電圧をＣＣＤ遅延線（
１）のインプットソース領域（６）に供給する如くされ
ている。
またこのＣＣＤ遅延線（１）及び第１のレジスタ（２）
の夫々の第１の入力ゲート電極（８）及び（８ａ）に第
２の入力ゲート電極（９）及び（９ａ）の出力側の転送
電極（１１） 、 （１０） 、 （ｌｌａ） 、 （
１０ａ）に供給するクロック信号φ１とは位相の異なる
クロック信号φ２が供給される。
の夫々の第１の入力ゲート電極（８）及び（８ａ）に第
２の入力ゲート電極（９）及び（９ａ）の出力側の転送
電極（１１） 、 （１０） 、 （ｌｌａ） 、 （
１０ａ）に供給するクロック信号φ１とは位相の異なる
クロック信号φ２が供給される。
本例は上述の如く構成されているので第２のレジスタ（
３）を転送されて浮動拡散領域（１８）に到達した電荷
はソースホロワ（２９）によって電圧に変換された後、
スイッチ（３０〉によりサンプルホールドが行われる。
３）を転送されて浮動拡散領域（１８）に到達した電荷
はソースホロワ（２９）によって電圧に変換された後、
スイッチ（３０〉によりサンプルホールドが行われる。
このようにして演算増幅回路（５）の非反転入力端子■
に、この第２のレジスタ（３）の最大取扱電荷量即ちＣ
ＣＤ遅延＆’１（１）の最大取扱電荷量に応した大きさ
の電圧が供給される。ところで動作開始時においては、
第１のレジスタ（２）には電荷が存在しないため、演算
増幅回路（５）の反転入力端子Ｚ ○への供給電圧はハイレベルとなる。そして、演算増幅
回路（５）の出力端子からこの非反転入力端子■及び反
転入力端子ｅに夫々供給される電圧の差に応じた大きさ
の帰還電圧が第１のレジスタ（２）のインプットソース
領域（６ａ）に供給されるので、この帰還電圧によって
このインプットソース領域（６ａ）の電荷量が所定量と
なる。この状態で第１のレジスタ（２）の第１の入力ゲ
ート電極（８ａ）にクロック信号φ２を供給すると共に
この第２の入力ゲート電極（９ａ）にクロック信号φ１
．φ２の高レベルの時の電圧ＶＤＤを供給しているので
、この第１層及び第２層の転送電極（１０ａ）及び（Ｉ
ｌａ）下の第１のレジスタ（２）中に電荷が転送される
。この電荷は第１層及び第２層の転送電極（１０ａ）及
び（Ｉｌａ）によって最終的に浮動拡散領域（１３）に
転送される。この場合第１層及び第２層の転送電極（１
０ａ）及び（ｌｌａ）並びに出力ゲート電極（１５）は
第１のレジスタ（２）と第２のレジスタ（３）とで共通
であるため第１のレジスタ（２）の浮動拡散領域（１３
）にこの電荷が転送されるタイくングと同一のタイミン
グで、第２のレジスタ（３）の浮動拡散領域（１８）に
もこの第２のレジスタ（３）の最大取扱電荷量に等しい
量の電荷が転送される。この第１のレジスタ（２）の浮
動拡散領Ｍ （１３）と第２のレジスタ（３）の浮動拡
散Ｎ域（１８）とに夫々転送された電荷はソースホロワ
（２４） 、 （２９）によって夫々電圧に変換された
後、同一のタイ砒ングでサンプルホールドが行われる。
に、この第２のレジスタ（３）の最大取扱電荷量即ちＣ
ＣＤ遅延＆’１（１）の最大取扱電荷量に応した大きさ
の電圧が供給される。ところで動作開始時においては、
第１のレジスタ（２）には電荷が存在しないため、演算
増幅回路（５）の反転入力端子Ｚ ○への供給電圧はハイレベルとなる。そして、演算増幅
回路（５）の出力端子からこの非反転入力端子■及び反
転入力端子ｅに夫々供給される電圧の差に応じた大きさ
の帰還電圧が第１のレジスタ（２）のインプットソース
領域（６ａ）に供給されるので、この帰還電圧によって
このインプットソース領域（６ａ）の電荷量が所定量と
なる。この状態で第１のレジスタ（２）の第１の入力ゲ
ート電極（８ａ）にクロック信号φ２を供給すると共に
この第２の入力ゲート電極（９ａ）にクロック信号φ１
．φ２の高レベルの時の電圧ＶＤＤを供給しているので
、この第１層及び第２層の転送電極（１０ａ）及び（Ｉ
ｌａ）下の第１のレジスタ（２）中に電荷が転送される
。この電荷は第１層及び第２層の転送電極（１０ａ）及
び（Ｉｌａ）によって最終的に浮動拡散領域（１３）に
転送される。この場合第１層及び第２層の転送電極（１
０ａ）及び（ｌｌａ）並びに出力ゲート電極（１５）は
第１のレジスタ（２）と第２のレジスタ（３）とで共通
であるため第１のレジスタ（２）の浮動拡散領域（１３
）にこの電荷が転送されるタイくングと同一のタイミン
グで、第２のレジスタ（３）の浮動拡散領域（１８）に
もこの第２のレジスタ（３）の最大取扱電荷量に等しい
量の電荷が転送される。この第１のレジスタ（２）の浮
動拡散領Ｍ （１３）と第２のレジスタ（３）の浮動拡
散Ｎ域（１８）とに夫々転送された電荷はソースホロワ
（２４） 、 （２９）によって夫々電圧に変換された
後、同一のタイ砒ングでサンプルホールドが行われる。
この結果、演算増幅回路（５）の反転入力端子ｅには第
１のレジスタ（２）を転送されている電荷量に応じた大
きさの電圧が、またこの非反転入力端子■には第２のレ
ジスタ（３）の最大取扱電荷量に応した大きさの電圧が
夫々供給される。この演算増幅回路（５）の出力端子か
らこの反転入力端子ｅ及び非反転入力端子■に夫々供給
される電圧の差に応じた大きさの帰還電圧が出力され、
この出力された帰還電圧によって第１のレジスタ（２）
のインプットソース領域（６ａ）の電荷量が制御される
。このようにして第１のレジスタ（２）の転送する電荷
量が第２のレジスタ（３）を転送される電荷量と等しく
なるように演算増幅回路（５）の出力端子から帰還電圧
が出力され、この帰還電圧が第１のレジスタ（２）のイ
ンプットソース領域（６ａ）に供給される。
１のレジスタ（２）を転送されている電荷量に応じた大
きさの電圧が、またこの非反転入力端子■には第２のレ
ジスタ（３）の最大取扱電荷量に応した大きさの電圧が
夫々供給される。この演算増幅回路（５）の出力端子か
らこの反転入力端子ｅ及び非反転入力端子■に夫々供給
される電圧の差に応じた大きさの帰還電圧が出力され、
この出力された帰還電圧によって第１のレジスタ（２）
のインプットソース領域（６ａ）の電荷量が制御される
。このようにして第１のレジスタ（２）の転送する電荷
量が第２のレジスタ（３）を転送される電荷量と等しく
なるように演算増幅回路（５）の出力端子から帰還電圧
が出力され、この帰還電圧が第１のレジスタ（２）のイ
ンプットソース領域（６ａ）に供給される。
この為定常状態に於いては第１のレジスタ（２）を転送
される電荷量は常に第２のレジスタを転送される最大取
扱い電荷量と等しく保たれる。
される電荷量は常に第２のレジスタを転送される最大取
扱い電荷量と等しく保たれる。
この第１のレジスタ（２）のインプットソース領域（６
ａ）に供給される電圧がＣＣＤ遅延線（１）のインプッ
トソース領域（６）に供給されるので、このＣＣＤ遅延
線（１）のインプットソース領域（６）の電圧はこのレ
ジスタの最大取扱電荷量と等しい電荷量の供給源となる
。。この為このＣＣＤ遅延線（１）の第２の入力ゲート
電極（９）に供給される入力信号がいかに大きくてもこ
の最大取扱電荷量以上の電荷がこのＣＣＤ遅延線（１）
の電荷転送部に供給されることがないので、このＣＣＤ
遅延線（１）の電荷転送部で電荷のオーバーフローを生
じることはない。また共通半導体基板（４）に於いてＣ
ＣＤ遅延線（１）と第１のレジスタ（２）との入力構造
を同一にすると共に第１のレジスタ（２）と第２のレジ
スタ（３）との出力構造を同一にしているので、温度が
変化した場合、ＣＣＤ５ 遅延線（１）の人力部及び第１のレジスタ（２）の人力
部は共に同一の影響を受け、また第１のレジスタ（２）
の出力部及び第２のレジスタ（３）の出力部も共に同一
の影響を受けるので、温度変化によるＣＣＤ遅延線（１
）の電荷転送部の電荷のオーバーフローを防止できる。
ａ）に供給される電圧がＣＣＤ遅延線（１）のインプッ
トソース領域（６）に供給されるので、このＣＣＤ遅延
線（１）のインプットソース領域（６）の電圧はこのレ
ジスタの最大取扱電荷量と等しい電荷量の供給源となる
。。この為このＣＣＤ遅延線（１）の第２の入力ゲート
電極（９）に供給される入力信号がいかに大きくてもこ
の最大取扱電荷量以上の電荷がこのＣＣＤ遅延線（１）
の電荷転送部に供給されることがないので、このＣＣＤ
遅延線（１）の電荷転送部で電荷のオーバーフローを生
じることはない。また共通半導体基板（４）に於いてＣ
ＣＤ遅延線（１）と第１のレジスタ（２）との入力構造
を同一にすると共に第１のレジスタ（２）と第２のレジ
スタ（３）との出力構造を同一にしているので、温度が
変化した場合、ＣＣＤ５ 遅延線（１）の人力部及び第１のレジスタ（２）の人力
部は共に同一の影響を受け、また第１のレジスタ（２）
の出力部及び第２のレジスタ（３）の出力部も共に同一
の影響を受けるので、温度変化によるＣＣＤ遅延線（１
）の電荷転送部の電荷のオーバーフローを防止できる。
向上述の実施例においては、第１及び第２のレジスタ（
２）及び（３）の浮動拡散領域（１３） 、 （１Ｂ）
に転送される電荷をソース・ホロワ（２４） 、 （２
９）によって電圧に変換後、演算増幅回路（５）によっ
てそれぞれの電圧を比較検出しているが、例えば次のよ
うにしてもよい。即ち、第３図に示すように、第１及び
第２のレジスタ（２）及び（３）上に絶縁膜（７）を介
して多結晶シリコンから威る浮遊ゲート電極（３６）及
び（３７）をそれぞれ形成し、これらの浮遊ゲート電極
（３６）及び（３７）をソース・ホロワ（２４） 、
（２９）に接続するようにしてもよい。この場合には、
第１及び第２のレジスタ（２）及び（３）中を転送され
る電荷をこの浮遊ゲート電極（３６） 、 （３７）に
生ずる鏡像電荷として検出することができる。またＭＯ
Ｓ ＦＥＴ（３８）は６ リセットスイッチであって、このスイッチのオン・オフ
により浮遊ゲート電極（３６）のポテンシャルが制御さ
れる。この浮遊ゲート電極（３６） （３７）中の電荷
をソース・ホロワ（２４） 、 （２９）によって電圧
に変換後、演算増幅回路（５）によって両電圧を比較検
出することは上述の実施例と同様である。
２）及び（３）の浮動拡散領域（１３） 、 （１Ｂ）
に転送される電荷をソース・ホロワ（２４） 、 （２
９）によって電圧に変換後、演算増幅回路（５）によっ
てそれぞれの電圧を比較検出しているが、例えば次のよ
うにしてもよい。即ち、第３図に示すように、第１及び
第２のレジスタ（２）及び（３）上に絶縁膜（７）を介
して多結晶シリコンから威る浮遊ゲート電極（３６）及
び（３７）をそれぞれ形成し、これらの浮遊ゲート電極
（３６）及び（３７）をソース・ホロワ（２４） 、
（２９）に接続するようにしてもよい。この場合には、
第１及び第２のレジスタ（２）及び（３）中を転送され
る電荷をこの浮遊ゲート電極（３６） 、 （３７）に
生ずる鏡像電荷として検出することができる。またＭＯ
Ｓ ＦＥＴ（３８）は６ リセットスイッチであって、このスイッチのオン・オフ
により浮遊ゲート電極（３６）のポテンシャルが制御さ
れる。この浮遊ゲート電極（３６） （３７）中の電荷
をソース・ホロワ（２４） 、 （２９）によって電圧
に変換後、演算増幅回路（５）によって両電圧を比較検
出することは上述の実施例と同様である。
さらに、例えば第４図に示すように、プレチャージドレ
イン領域（１４） 、 （１９）と電源ＶＤＤとの間に
抵抗器（３９） 、 （４０）をそれぞれ接続し、この
間の電圧降下を演算増幅回路（５）によって比較検出す
るようにしてもよい。
イン領域（１４） 、 （１９）と電源ＶＤＤとの間に
抵抗器（３９） 、 （４０）をそれぞれ接続し、この
間の電圧降下を演算増幅回路（５）によって比較検出す
るようにしてもよい。
また上述の実施例においては、二相形式で動作する二層
電極構造のｎチャンネルＢＣＣＤから成るＣＣＤ遅延線
を用いた場合につき説明したが、表面チャネルＣＣＤか
ら威るＣＣＤ遅延線を適用することができることは勿論
、三相またはそれよりも多相の槽底のＣＣＤ遅延線を用
いても、また単層電極構造または三層以上の多層の電極
構造のＣＣＤ遅延線を用いる様にしても良い。
電極構造のｎチャンネルＢＣＣＤから成るＣＣＤ遅延線
を用いた場合につき説明したが、表面チャネルＣＣＤか
ら威るＣＣＤ遅延線を適用することができることは勿論
、三相またはそれよりも多相の槽底のＣＣＤ遅延線を用
いても、また単層電極構造または三層以上の多層の電極
構造のＣＣＤ遅延線を用いる様にしても良い。
また本発明は上述実施例に限ることなく本発明の要旨を
逸脱することなくその他種々の構成が取り得ることは勿
論である。
逸脱することなくその他種々の構成が取り得ることは勿
論である。
〔発明の効果］
本発明に依ればＣＣＤ遅延線（］）のインプットソース
に供給される電圧をこのＣＣＤ遅延線（１）の転送部の
最大取扱電荷量と等しい電荷供給源となる様にしている
ので、このＣＣＤ遅延線（１）の転送部に転送される電
荷の上限が最大取扱電荷量であり、大きな入力信号が供
給されても電荷オーバーフローを生ずることがない利益
があると共にこのＣＣＤ遅延線（１）のインプットソー
スの電圧を設定する第１及び第２のレジスタ（２）及び
（３）をＣＣＤ遅延線（１）と同一の半導体基板（４）
に形成したので温度変化に依る影響は同じであり温度変
化があってもこのＣＣＤ遅延線（１）の電荷転送部で電
荷オーバーフローを防止できる利益がある。
に供給される電圧をこのＣＣＤ遅延線（１）の転送部の
最大取扱電荷量と等しい電荷供給源となる様にしている
ので、このＣＣＤ遅延線（１）の転送部に転送される電
荷の上限が最大取扱電荷量であり、大きな入力信号が供
給されても電荷オーバーフローを生ずることがない利益
があると共にこのＣＣＤ遅延線（１）のインプットソー
スの電圧を設定する第１及び第２のレジスタ（２）及び
（３）をＣＣＤ遅延線（１）と同一の半導体基板（４）
に形成したので温度変化に依る影響は同じであり温度変
化があってもこのＣＣＤ遅延線（１）の電荷転送部で電
荷オーバーフローを防止できる利益がある。
第１図は本発明ＣＣＤ遅延装置の一実施例を示す断面図
、第２図は第１図の平面図、第３図及び９ 第４図は夫々本発明の要部の他の例を示す断面図である
。 （１）はＣＣＤ遅延線、（２）及び（３）は夫々第１及
び第２のレジスタ、（４）は半導体基板、（５）は比較
回路、（６）及び（６ａ）は夫々インプットソース領域
、（８）及び（８ａ）は夫々第１の人力ゲート電極、（
９）及び（９ａ）は夫々第２の入力ゲート電極、（１０
） 、 （１０ａ） 、 （１１）及び（１１ａ）は夫
々転送電極、（３３）は入力信号源、（３４）は電池、
ＶＤＤは電源電圧である。 代 理 人 松 隈 秀 盛 ０
、第２図は第１図の平面図、第３図及び９ 第４図は夫々本発明の要部の他の例を示す断面図である
。 （１）はＣＣＤ遅延線、（２）及び（３）は夫々第１及
び第２のレジスタ、（４）は半導体基板、（５）は比較
回路、（６）及び（６ａ）は夫々インプットソース領域
、（８）及び（８ａ）は夫々第１の人力ゲート電極、（
９）及び（９ａ）は夫々第２の入力ゲート電極、（１０
） 、 （１０ａ） 、 （１１）及び（１１ａ）は夫
々転送電極、（３３）は入力信号源、（３４）は電池、
ＶＤＤは電源電圧である。 代 理 人 松 隈 秀 盛 ０
Claims (1)
- 【特許請求の範囲】 ＣＣＤ遅延線と該ＣＣＤ遅延線の最大取扱電荷量と略々
同一の最大取扱電荷量を有する第１及び第２のレジスタ
を共通半導体基板に形成し、上記ＣＣＤ遅延線と上記第
１のレジスタとの入力部を実質的に同一構造とすると共
に上記第１及び第２のレジスタの夫々の出力部を実質的
に同一構造とし、 上記第２のレジスタの出力信号が常に上記最大取扱電荷
量に相当する信号となる様にすると共に上記第１及び第
２のレジスタの夫々の出力信号を比較回路に供給して比
較し、上記第１のレジスタの出力信号が上記第２のレジ
スタの出力信号と同一となる様に上記比較回路の出力信
号を上記第１のレジスタの入力部のインプットソースに
フィードバックさせると共に上記第１のレジスタの入力
ゲートにクロック信号の高レベルの電圧を供給する様に
し、 上記第１のレジスタのインプットソースの電圧を上記Ｃ
ＣＤ遅延線の入力部のインプットソースに供給する様に
したことを特徴とするＣＣＤ遅延装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1226749A JP2864553B2 (ja) | 1989-09-01 | 1989-09-01 | Ｃｃｄ遅延装置 |
| US07/575,381 US5087843A (en) | 1989-09-01 | 1990-08-30 | Input circuit for ccd delay line |
| EP90402413A EP0415852B1 (en) | 1989-09-01 | 1990-08-31 | Input circuit for CCD delay line |
| DE69023988T DE69023988T2 (de) | 1989-09-01 | 1990-08-31 | Eingangsschaltung für CCD-Verzögerungsleitung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1226749A JP2864553B2 (ja) | 1989-09-01 | 1989-09-01 | Ｃｃｄ遅延装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0391250A true JPH0391250A (ja) | 1991-04-16 |
| JP2864553B2 JP2864553B2 (ja) | 1999-03-03 |
Family
ID=16850009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1226749A Expired - Lifetime JP2864553B2 (ja) | 1989-09-01 | 1989-09-01 | Ｃｃｄ遅延装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5087843A (ja) |
| EP (1) | EP0415852B1 (ja) |
| JP (1) | JP2864553B2 (ja) |
| DE (1) | DE69023988T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5459941A (en) * | 1991-03-06 | 1995-10-24 | Lowe; John M. | Registration system |
| US7064902B2 (en) | 2003-03-19 | 2006-06-20 | Ricoh Company, Ltd. | Zoom lens, camera, and mobile information terminal |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0579974B1 (en) * | 1992-06-29 | 1996-09-04 | Murata Manufacturing Co., Ltd. | Drift suppressing circuit of gyroscope |
| US5691629A (en) * | 1995-07-13 | 1997-11-25 | The United States Of America As Represented By The Secretary Of The Air Force | Non-volatile power supply having energy efficient DC/DC voltage converters with a small storage capacitor |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4625322A (en) * | 1983-11-18 | 1986-11-25 | Hitachi, Ltd. | Charge coupled device provided with automatic bias-voltage setting means |
| GB2197556B (en) * | 1986-10-01 | 1990-08-29 | Sony Corp | Charge coupled devices |
-
1989
- 1989-09-01 JP JP1226749A patent/JP2864553B2/ja not_active Expired - Lifetime
-
1990
- 1990-08-30 US US07/575,381 patent/US5087843A/en not_active Expired - Lifetime
- 1990-08-31 EP EP90402413A patent/EP0415852B1/en not_active Expired - Lifetime
- 1990-08-31 DE DE69023988T patent/DE69023988T2/de not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5459941A (en) * | 1991-03-06 | 1995-10-24 | Lowe; John M. | Registration system |
| US7064902B2 (en) | 2003-03-19 | 2006-06-20 | Ricoh Company, Ltd. | Zoom lens, camera, and mobile information terminal |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2864553B2 (ja) | 1999-03-03 |
| EP0415852B1 (en) | 1995-12-06 |
| EP0415852A3 (en) | 1991-07-17 |
| DE69023988D1 (de) | 1996-01-18 |
| DE69023988T2 (de) | 1996-05-30 |
| EP0415852A2 (en) | 1991-03-06 |
| US5087843A (en) | 1992-02-11 |
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Legal Events
| Date | Code | Title | Description |
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