JPH05175519A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05175519A JPH05175519A JP3342802A JP34280291A JPH05175519A JP H05175519 A JPH05175519 A JP H05175519A JP 3342802 A JP3342802 A JP 3342802A JP 34280291 A JP34280291 A JP 34280291A JP H05175519 A JPH05175519 A JP H05175519A
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- JP
- Japan
- Prior art keywords
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- well
- region
- opposite conductivity
- type silicon
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Abstract
(57)【要約】
【目的】ＭＯＳコンデンサを形成しない発振防止用コン
デンサを提供し、集積回路における素子数の及び素子領
域の低減を目的としている。 【構成】Ｎウェル１を含むＰ型シリコン基板２上に、該
Ｎウェル１にＮ+ 領域４を、Ｐ型シリコン基板２上にＰ
+ 領域５をそれぞれ埋込拡散により形成する。ＶDD入力
されるパッド領域がＮ+ 領域４上に形成され、Ｐ型シリ
コン基板２の電位をＧＮＤに保つためＰ+ 領域５がＧＮ
Ｄ配線とコンタクトされる。
デンサを提供し、集積回路における素子数の及び素子領
域の低減を目的としている。 【構成】Ｎウェル１を含むＰ型シリコン基板２上に、該
Ｎウェル１にＮ+ 領域４を、Ｐ型シリコン基板２上にＰ
+ 領域５をそれぞれ埋込拡散により形成する。ＶDD入力
されるパッド領域がＮ+ 領域４上に形成され、Ｐ型シリ
コン基板２の電位をＧＮＤに保つためＰ+ 領域５がＧＮ
Ｄ配線とコンタクトされる。
Description
【０００１】
【産業上の利用分野】本発明は集積回路全般に関し、特
に大規模集積回路に関するものである。
に大規模集積回路に関するものである。
【０００２】
【従来の技術】近年、半導体装置は高集積化の一途を辿
っており、素子の微細化や多層構造が図られている。集
積回路における発振防止用コンデンサも例外ではなく、
素子領域の縮小が求められている。
っており、素子の微細化や多層構造が図られている。集
積回路における発振防止用コンデンサも例外ではなく、
素子領域の縮小が求められている。
【０００３】従来、発振防止用コンデンサとして基板上
のＭＯＳコンデンサを用いている。図４の回路図に示す
ように、発振防止用コンデンサは一方をＶDDに、他方を
ＧＮＤに配線されている。
のＭＯＳコンデンサを用いている。図４の回路図に示す
ように、発振防止用コンデンサは一方をＶDDに、他方を
ＧＮＤに配線されている。
【０００４】図５にＭＯＳコンデンサの構造を断面図に
より示す。先ず、Ｎウェル領域２０を含むＰ型シリコン
基板２１上に、第１の酸化膜２２とＰ+ 領域２３及び該
Ｐ+ 領域２３上に薄い酸化膜２８が形成される。次に、
ポリシリコン層２４が薄い酸化膜２８上に形成された
後、第２の酸化膜２５が全面に形成される。Ｐ+ 領域２
３及びポリシリコン層２４上とコンタクトをとるように
第２の酸化膜２５にそれぞれ開孔し、Ａｌ層２６が形成
される。Ｐ+ 領域２３とコンタクトされるＡｌ層２６は
ＧＮＤ配線に結合される。基板全面にパッシベーション
膜２９が形成される。また、ポリシリコン層２４とコン
タクトされるＡｌ層２６上のパッシベーション膜２９を
除去し、パッド開孔部２７が形成され、ＶDD配線に結合
される。このように、従来はＰ+ 領域２３、薄い酸化膜
２８及びポリシリコン層２４からなるＭＯＳコンデンサ
を発振防止用コンデンサとして使用している。
より示す。先ず、Ｎウェル領域２０を含むＰ型シリコン
基板２１上に、第１の酸化膜２２とＰ+ 領域２３及び該
Ｐ+ 領域２３上に薄い酸化膜２８が形成される。次に、
ポリシリコン層２４が薄い酸化膜２８上に形成された
後、第２の酸化膜２５が全面に形成される。Ｐ+ 領域２
３及びポリシリコン層２４上とコンタクトをとるように
第２の酸化膜２５にそれぞれ開孔し、Ａｌ層２６が形成
される。Ｐ+ 領域２３とコンタクトされるＡｌ層２６は
ＧＮＤ配線に結合される。基板全面にパッシベーション
膜２９が形成される。また、ポリシリコン層２４とコン
タクトされるＡｌ層２６上のパッシベーション膜２９を
除去し、パッド開孔部２７が形成され、ＶDD配線に結合
される。このように、従来はＰ+ 領域２３、薄い酸化膜
２８及びポリシリコン層２４からなるＭＯＳコンデンサ
を発振防止用コンデンサとして使用している。
【０００５】
【発明が解決しようとする課題】一つのパッドに対して
発振防止用コンデンサが−つ必要である。該発振防止用
コンデンサとしてＭＯＳコンデンサを用いるため、高集
積化に伴いパッド数が増えるに比例して素子数及び素子
領域が増える。従って、ＭＯＳコンデンサを用いること
は高集積化の弊害となっている。
発振防止用コンデンサが−つ必要である。該発振防止用
コンデンサとしてＭＯＳコンデンサを用いるため、高集
積化に伴いパッド数が増えるに比例して素子数及び素子
領域が増える。従って、ＭＯＳコンデンサを用いること
は高集積化の弊害となっている。
【０００６】それ故に、本発明は、ＭＯＳコンデンサを
形成しない発振防止用コンデンサを提供し、集積回路に
おける素子数の及び素子領域の低減を図ることにより、
高集積化を目的としている。
形成しない発振防止用コンデンサを提供し、集積回路に
おける素子数の及び素子領域の低減を図ることにより、
高集積化を目的としている。
【０００７】
【課題を解決するための手段】上述の目的を達するため
に、本発明は、第一にＰ型シリコン基板上に形成される
Ｎ型シリコンの島とＰ型シリコン基板とのジャンクショ
ンコンデンサをＶDD−ＧＮＤ間発振防止用コンデンサと
して利用する。
に、本発明は、第一にＰ型シリコン基板上に形成される
Ｎ型シリコンの島とＰ型シリコン基板とのジャンクショ
ンコンデンサをＶDD−ＧＮＤ間発振防止用コンデンサと
して利用する。
【０００８】第二に、ＶDD入力されるパッド下部にＰ型
シリコン領域に囲まれたＮ型シリコン領域を形成し、パ
ッドと該Ｎ型シリコン領域を直接接合する。また、上記
Ｐ型シリコン領域をＧＮＤに結合することにより形成さ
れるジャンクションコンデンサを発振防止用コンデンサ
として用いる。
シリコン領域に囲まれたＮ型シリコン領域を形成し、パ
ッドと該Ｎ型シリコン領域を直接接合する。また、上記
Ｐ型シリコン領域をＧＮＤに結合することにより形成さ
れるジャンクションコンデンサを発振防止用コンデンサ
として用いる。
【０００９】第三に、Ｐ型シリコン基板と該Ｐ型シリコ
ン基板上に形成されるＮ型の埋め込み伝導層と、及び該
Ｎ型の埋め込み伝導層と上記Ｎ型の埋め込み伝導層上に
形成されるＰ型領域とのジャンクションコンデンサを発
振防止用コンデンサとして用いる。
ン基板上に形成されるＮ型の埋め込み伝導層と、及び該
Ｎ型の埋め込み伝導層と上記Ｎ型の埋め込み伝導層上に
形成されるＰ型領域とのジャンクションコンデンサを発
振防止用コンデンサとして用いる。
【００１０】
【作用】上記の構成によると、発振防止用コンデンサと
して、ＭＯＳコンデンサを形成する必要がなく、Ｐ型シ
リコン基板内に形成されるジャンクションコンデンサを
用いる。また、Ｐ型シリコン基板上に形成されるＮ型シ
リコンの島上には他の素子（Ａｌ配線、Ｐｏｌｙ抵抗
等）の配置が可能であるため同一回路を用いたＩＣチッ
プでは素子数の低減及び高集積化が可能である。
して、ＭＯＳコンデンサを形成する必要がなく、Ｐ型シ
リコン基板内に形成されるジャンクションコンデンサを
用いる。また、Ｐ型シリコン基板上に形成されるＮ型シ
リコンの島上には他の素子（Ａｌ配線、Ｐｏｌｙ抵抗
等）の配置が可能であるため同一回路を用いたＩＣチッ
プでは素子数の低減及び高集積化が可能である。
【００１１】
【実施例】以下、本発明の一実施例を図面を参照して説
明する。図１に示すように、Ｎウェル１を含むＰ型シリ
コン基板２上に、第１の酸化膜３を形成する。該第１の
酸化膜３をパターニングし、Ｎ+ 領域４及びＰ+ 領域５
をそれぞれ埋込拡散により形成する。次に、全面に第２
の酸化膜６を形成し、Ｎ+ 領域４及びＰ+ 領域５それぞ
れにコンタクトするＡｌ層７を形成する。その後、パッ
シベーション膜８を全面に形成し、パッド開孔部９がＮ
+ 領域４の上方に開孔される。
明する。図１に示すように、Ｎウェル１を含むＰ型シリ
コン基板２上に、第１の酸化膜３を形成する。該第１の
酸化膜３をパターニングし、Ｎ+ 領域４及びＰ+ 領域５
をそれぞれ埋込拡散により形成する。次に、全面に第２
の酸化膜６を形成し、Ｎ+ 領域４及びＰ+ 領域５それぞ
れにコンタクトするＡｌ層７を形成する。その後、パッ
シベーション膜８を全面に形成し、パッド開孔部９がＮ
+ 領域４の上方に開孔される。
【００１２】つまり、ＶDDとのコンタクト領域のパッド
下部にＮ+ 領域４が形成され、該パッドとオーミックコ
ンタクトされ、また、Ｐ型シリコン基板２の電位をＧＮ
Ｄに保つためＰ型シリコン基板２上にＰ+ 領域５を形成
し、Ｐ+ 領域５がＧＮＤ配線とコンタクトされる。
下部にＮ+ 領域４が形成され、該パッドとオーミックコ
ンタクトされ、また、Ｐ型シリコン基板２の電位をＧＮ
Ｄに保つためＰ型シリコン基板２上にＰ+ 領域５を形成
し、Ｐ+ 領域５がＧＮＤ配線とコンタクトされる。
【００１３】図２により、本発明における第二実施例を
説明する。Ｎウェル１を含むＰ型シリコン基板２上に、
第１の酸化膜３を形成する。該第１の酸化膜３をパター
ニングし、Ｎウェル１上にＮ+ 領域４を、またＰ型シリ
コン基板２上にＰ+ 領域５をそれぞれ埋込拡散により形
成する。Ｎ+ 領域４とのコンタクトをＶDDに、また、Ｐ
+ 領域５とのコンタクトをＧＮＤに配線する。Ｐ型シリ
コン基板２とＮウェルとの間にジャンクションコンデン
サが形成される。このジャンクションコンデンサを発振
防止用コンデンサとして用いる。また第１の酸化膜３上
を他素子、例えばＡｌ層７、ポリシリコン抵抗１０等の
形成に利用することができる。
説明する。Ｎウェル１を含むＰ型シリコン基板２上に、
第１の酸化膜３を形成する。該第１の酸化膜３をパター
ニングし、Ｎウェル１上にＮ+ 領域４を、またＰ型シリ
コン基板２上にＰ+ 領域５をそれぞれ埋込拡散により形
成する。Ｎ+ 領域４とのコンタクトをＶDDに、また、Ｐ
+ 領域５とのコンタクトをＧＮＤに配線する。Ｐ型シリ
コン基板２とＮウェルとの間にジャンクションコンデン
サが形成される。このジャンクションコンデンサを発振
防止用コンデンサとして用いる。また第１の酸化膜３上
を他素子、例えばＡｌ層７、ポリシリコン抵抗１０等の
形成に利用することができる。
【００１４】図３により、本発明の第三実施例を説明す
る。Ｐ型シリコン基板２上にＮ+ 埋め込み層１１を形成
し、Ｎ型エピタキシャル層１２を成長させる。イオン注
入法等によりＮ+ 埋め込み層１１上にＮ+ 領域１３を形
成し、Ｎ+ 埋め込み層１１上はＮ+ 領域１３を介してＶ
DD配線と結合される。また、Ｎ+ 埋め込み層１１上にＰ
型不純物を注入しＰ- 型ウェル１４を形成する。Ｐ型シ
リコン基板２にコンタクトを開口し、ＧＮＤ配線と結合
する。Ｐ- 型ウェル１４をＧＮＤにコンタクトすること
により、Ｎ+ 埋め込み層１１−Ｐ型シリコン基板２、Ｎ
+ 埋め込み層１１−Ｐ- 型ウェル１４間にジャンクショ
ンコンデンサが形成される。これらのジャンクションコ
ンデンサはＶDD−ＧＮＤ間に結合されているので、発振
防止用コンデンサとしての機能を持つ。更に、Ｎ+ 埋め
込み層１１上部のＰ- 型ウェル１４にはＮチャネルＭＯ
Ｓ、第１の酸化膜３上には、Ａｌ層７、ポリシリコン抵
抗１０等の素子形成が可能である。
る。Ｐ型シリコン基板２上にＮ+ 埋め込み層１１を形成
し、Ｎ型エピタキシャル層１２を成長させる。イオン注
入法等によりＮ+ 埋め込み層１１上にＮ+ 領域１３を形
成し、Ｎ+ 埋め込み層１１上はＮ+ 領域１３を介してＶ
DD配線と結合される。また、Ｎ+ 埋め込み層１１上にＰ
型不純物を注入しＰ- 型ウェル１４を形成する。Ｐ型シ
リコン基板２にコンタクトを開口し、ＧＮＤ配線と結合
する。Ｐ- 型ウェル１４をＧＮＤにコンタクトすること
により、Ｎ+ 埋め込み層１１−Ｐ型シリコン基板２、Ｎ
+ 埋め込み層１１−Ｐ- 型ウェル１４間にジャンクショ
ンコンデンサが形成される。これらのジャンクションコ
ンデンサはＶDD−ＧＮＤ間に結合されているので、発振
防止用コンデンサとしての機能を持つ。更に、Ｎ+ 埋め
込み層１１上部のＰ- 型ウェル１４にはＮチャネルＭＯ
Ｓ、第１の酸化膜３上には、Ａｌ層７、ポリシリコン抵
抗１０等の素子形成が可能である。
【００１５】また、変形例として、Ｐ型シリコン基板上
にＮ+ 埋め込み層、Ｐ型エピタキシャル層を形成し、Ｎ
+ 埋め込み層をＶDDとコンタクトされ、Ｐ型エピタキシ
ャル層及びＰ型シリコン基板をＧＮＤにコンタクトする
ことにより同様の効果を得ることができる。
にＮ+ 埋め込み層、Ｐ型エピタキシャル層を形成し、Ｎ
+ 埋め込み層をＶDDとコンタクトされ、Ｐ型エピタキシ
ャル層及びＰ型シリコン基板をＧＮＤにコンタクトする
ことにより同様の効果を得ることができる。
【００１６】
【発明の効果】本発明によれば、発振防止用コンデンサ
はシリコン基板内部に形成される。従って、従来発振防
止用コンデンサとして形成していたＭＯＳコンデンサは
必要なくなり、その領域は他の素子の形成に利用するこ
とができる。よって集積度向上が可能となる。
はシリコン基板内部に形成される。従って、従来発振防
止用コンデンサとして形成していたＭＯＳコンデンサは
必要なくなり、その領域は他の素子の形成に利用するこ
とができる。よって集積度向上が可能となる。
【図１】本発明の第一実施例における発振防止用コンデ
ンサの断面図である。
ンサの断面図である。
【図２】本発明の第一実施例における発振防止用コンデ
ンサの断面図である。
ンサの断面図である。
【図３】本発明の第一実施例における発振防止用コンデ
ンサの断面図である。
ンサの断面図である。
【図４】発振防止用コンデンサを表わす回路図である。
【図５】従来の発振防止用コンデンサの断面図である。
１…Ｎウェル、２…Ｐ型シリコン基板、３…第１の酸化
膜、４…Ｎ+ 領域、５…Ｐ+ 領域、６…第２の酸化膜、
７…Ａｌ層、８…パッシベーション膜、９…パッド開孔
部、１０…ポリシリコン抵抗、１１…Ｎ+ 埋め込み層、
１２…Ｎ型エピタキシャル層、１３…Ｎ+ 領域、１４…
Ｐ- 型ウェル。
膜、４…Ｎ+ 領域、５…Ｐ+ 領域、６…第２の酸化膜、
７…Ａｌ層、８…パッシベーション膜、９…パッド開孔
部、１０…ポリシリコン抵抗、１１…Ｎ+ 埋め込み層、
１２…Ｎ型エピタキシャル層、１３…Ｎ+ 領域、１４…
Ｐ- 型ウェル。
Claims (7)
- 【請求項１】 一導電型の半導体基板と、上記半導体基
板中に形成された反対導電型のウエルとからなり、上記
半導体基板と上記ウエルとの間に形成されたＰＮ接合を
コンデンサとすることを特徴とする半導体装置。 - 【請求項２】 上記反対導電型のウエル上に高不純物濃
度のコンタクト領域を介して入力パッドが設けられてい
ることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 上記一導電型の半導体基板がＧＮＤライ
ンに、上記反対導電型のウエルがＶDDラインにそれぞれ
接続されていることを特徴とする請求項１記載の半導体
装置。 - 【請求項４】 上記反対導電型のウエル上に厚い酸化膜
を有し、該厚い酸化膜上にポリシリコン抵抗からなる素
子を形成することを特徴とする請求項１記載の半導体装
置。 - 【請求項５】 一導電型の半導体基板と、該半導体基板
中に形成され高不純物濃度を有する反対導電型の埋め込
み層と、上記半導体基板上に設けられた反対導電型のエ
ピタキシャル層と、上記反対導電型の埋め込み層上に位
置し、上記エピタキシャル層中に形成された一導電型の
ウエルと、上記反対導電型の埋め込み層に達するように
上記ウエル中に形成された反対導電型の拡散拡散領域と
からなり、上記一導電型のウエルと上記反対導電型の拡
散領域との間のＰＮ接合および上記反対導電型の埋め込
み層と上記反対導電型の拡散領域との間のＰＮ接合とを
コンデンサとすることを特徴とする半導体装置。 - 【請求項６】 上記一導電型のウエル中にＭＯＳトラン
ジスタを形成することを特徴とする請求項５記載の半導
体装置。 - 【請求項７】 上記一導電型のウエルがＧＮＤライン
に、上記反対導電型の拡散領域がＶDDラインにそれぞれ
接続されることを特徴とする請求項５記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3342802A JPH05175519A (ja) | 1991-12-25 | 1991-12-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3342802A JPH05175519A (ja) | 1991-12-25 | 1991-12-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05175519A true JPH05175519A (ja) | 1993-07-13 |
Family
ID=18356614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3342802A Pending JPH05175519A (ja) | 1991-12-25 | 1991-12-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05175519A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008506248A (ja) * | 2004-07-07 | 2008-02-28 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 半導体素子の給電電圧を受動的に安定化するための装置 |
| JP2008527714A (ja) * | 2005-01-06 | 2008-07-24 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 補償されたカソード・コンタクトを使用する１マスク超階段接合バラクタの形成方法 |
| JP2009111112A (ja) * | 2007-10-30 | 2009-05-21 | Seiko Npc Corp | 可変容量ダイオード |
| US7973383B2 (en) | 2002-10-24 | 2011-07-05 | Renesas Electronics Corporation | Semiconductor integrated circuit device having a decoupling capacitor |
-
1991
- 1991-12-25 JP JP3342802A patent/JPH05175519A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7973383B2 (en) | 2002-10-24 | 2011-07-05 | Renesas Electronics Corporation | Semiconductor integrated circuit device having a decoupling capacitor |
| US8188566B2 (en) | 2002-10-24 | 2012-05-29 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
| JP2008506248A (ja) * | 2004-07-07 | 2008-02-28 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 半導体素子の給電電圧を受動的に安定化するための装置 |
| JP4801060B2 (ja) * | 2004-07-07 | 2011-10-26 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 半導体素子の給電電圧を受動的に安定化するための装置 |
| JP2008527714A (ja) * | 2005-01-06 | 2008-07-24 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 補償されたカソード・コンタクトを使用する１マスク超階段接合バラクタの形成方法 |
| JP2009111112A (ja) * | 2007-10-30 | 2009-05-21 | Seiko Npc Corp | 可変容量ダイオード |
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