JPH0364962A - 相補型半導体集積回路 - Google Patents
相補型半導体集積回路Info
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- JPH0364962A JPH0364962A JP1201673A JP20167389A JPH0364962A JP H0364962 A JPH0364962 A JP H0364962A JP 1201673 A JP1201673 A JP 1201673A JP 20167389 A JP20167389 A JP 20167389A JP H0364962 A JPH0364962 A JP H0364962A
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- JP
- Japan
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- type well
- type
- transistor
- well
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 230000000295 complement effect Effects 0.000 title claims description 4
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000002955 isolation Methods 0.000 abstract description 2
- 238000000034 method Methods 0.000 abstract description 2
- 230000003071 parasitic effect Effects 0.000 description 15
- 238000009792 diffusion process Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 239000002689 soil Substances 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は相補型半導体装置に関する。
従来の０ＭＯ３構造を第２図（ａ）に、そのラッチアッ
プ現象を説明するための等価回路図を第２図（ｂ）に示
す、この図は一般的にＤＲＡＭで用いられている０ＭＯ
３構造を示しである。Ｐ型Ｓ１基板１９にＮ型ウェル１
５を設け、そのＮ型ウェル内にＰ型拡散層１４ （ＰＭ
ＯＳトランジスタのソース領域など）を形成している。
プ現象を説明するための等価回路図を第２図（ｂ）に示
す、この図は一般的にＤＲＡＭで用いられている０ＭＯ
３構造を示しである。Ｐ型Ｓ１基板１９にＮ型ウェル１
５を設け、そのＮ型ウェル内にＰ型拡散層１４ （ＰＭ
ＯＳトランジスタのソース領域など）を形成している。
またＮ型拡散層１１ （ｎＭＯ８）−ランジスタのソー
ス領域など）をＰ型Ｓｉ基板１９に直接もうけである。
ス領域など）をＰ型Ｓｉ基板１９に直接もうけである。
上述した従来の構造は第２図（ｂ）に示される様な寄生
バイポーラトランジスタによる回路を形成する。デバイ
スの動作によってＰ型Ｓｉ基板への漏れ電流が発生する
と寄生バイポーラトランジスタ１６がオンし、Ｎウェル
１８からＮ型拡散層１４へ向かって電流が流れＮウェル
１５の電位を下げる。この結果、寄生バイポーラトラン
ジスタ１８がオンし、再びＰ型基板Ｓ土板１９へ電流が
流れ込むことになる。この時の電流が最初の漏れ電流よ
りも多いと、この寄生バイポーラトランジスタによる回
路には正のフィード・バックがかかることになり、寄生
バイポーラトランジスタ１６と１８の間で電源から接地
端へと電流が、流れラッチアップという現象を引き起こ
し、デバイスを破壊してしまうという欠点があった。
バイポーラトランジスタによる回路を形成する。デバイ
スの動作によってＰ型Ｓｉ基板への漏れ電流が発生する
と寄生バイポーラトランジスタ１６がオンし、Ｎウェル
１８からＮ型拡散層１４へ向かって電流が流れＮウェル
１５の電位を下げる。この結果、寄生バイポーラトラン
ジスタ１８がオンし、再びＰ型基板Ｓ土板１９へ電流が
流れ込むことになる。この時の電流が最初の漏れ電流よ
りも多いと、この寄生バイポーラトランジスタによる回
路には正のフィード・バックがかかることになり、寄生
バイポーラトランジスタ１６と１８の間で電源から接地
端へと電流が、流れラッチアップという現象を引き起こ
し、デバイスを破壊してしまうという欠点があった。
本発明の相補型半導体集積回路は、Ｐ（又はＮ）型半導
体基板に第１のＮ（又はＰ）型ウェル及び第２のＮ（又
はＰ〉型ウェルを設け、前記第２のＮ（又はＰ）型ウェ
ル内にＰ（又はＮ）型ウェルを設け、前記第１のＮ（又
はＰ〉型ウェルにＰ（又はＮ）型トランジスタを設け、
前記Ｐ（又はＮ）型ウェルにＮ（又はＰ）型トランジス
タを設けたというものである。
体基板に第１のＮ（又はＰ）型ウェル及び第２のＮ（又
はＰ〉型ウェルを設け、前記第２のＮ（又はＰ）型ウェ
ル内にＰ（又はＮ）型ウェルを設け、前記第１のＮ（又
はＰ〉型ウェルにＰ（又はＮ）型トランジスタを設け、
前記Ｐ（又はＮ）型ウェルにＮ（又はＰ）型トランジス
タを設けたというものである。
次に本発明について図面を参照して説明する。
第１図（ａ）は本発明の一実施例のＣＭＯＳ構造を示す
半導体チップの模式断面図、第１図（ｂ）は寄生バイポ
ーラトランジスタによる回路を示す等価回路図である。
半導体チップの模式断面図、第１図（ｂ）は寄生バイポ
ーラトランジスタによる回路を示す等価回路図である。
この実施例はＰ型Ｓｉ基板９（接地端子に接続されてい
る。）に第１のＮ型ウェル５（電源端子ＶＤＤに接続さ
れている。〉及び第２のＮ型ウェル３（電源端子ｖＤＯ
に接続されている。〉を設け、第２のＮ型ウェル３内に
Ｐ型ウェル２（負の基準電圧端子ＶＢＢに接続されてい
る。）を設け、第１のＮ型ウェル５にｐＭＯｓ）ランジ
スタを設け、Ｐ型ウェル２にｎＭｏ３）ランジスタを設
けたというものである。なお、便宜上、ｎ Ｍ ＯＳ
）ランジスタのソースをＮ型拡散層１．ｐＭＯｓ）ラン
ジスタのソースをＰ型拡散層４で示し、これらのＭＯＳ
）ランジスタのドレイン、ゲートは示していない。
る。）に第１のＮ型ウェル５（電源端子ＶＤＤに接続さ
れている。〉及び第２のＮ型ウェル３（電源端子ｖＤＯ
に接続されている。〉を設け、第２のＮ型ウェル３内に
Ｐ型ウェル２（負の基準電圧端子ＶＢＢに接続されてい
る。）を設け、第１のＮ型ウェル５にｐＭＯｓ）ランジ
スタを設け、Ｐ型ウェル２にｎＭｏ３）ランジスタを設
けたというものである。なお、便宜上、ｎ Ｍ ＯＳ
）ランジスタのソースをＮ型拡散層１．ｐＭＯｓ）ラン
ジスタのソースをＰ型拡散層４で示し、これらのＭＯＳ
）ランジスタのドレイン、ゲートは示していない。
今、デバイスの動作によってＰ型ウェル２に電流が流れ
込んだ時、Ｎ型拡散層１．Ｐ型ウェル２、第２のＮ型ウ
ェル３をエミッタ、ベース、コレクタとする寄生バイポ
ーラトランジスタ６がオンし、第２のＮ型ウェル３の電
位を下げる。その為、Ｐ型ウェル２．第２のＮ型ウェル
、Ｐ型Ｓ１基板をコレクタ、ベース、エミッタとする寄
生バイポーラトランジスタがオンするが、普通ＤＲＡＭ
の場合ＶＩＩＢ （ｎＭｏ Ｓ トランジスタの基盤電
圧〉のレベルはＧＮＤ以下（負）であるので、Ｐ型Ｓ１
基板９からＰ型ウェル２へ電流が流れ、再び寄生バイポ
ーラトランジスタ６がオンし、前述の動作を繰り返す、
しかし、Ｐ型ウェル２の電位上昇も高々ＧＮＤレベルま
でであり、Ｐ型Ｓ１基板とＰ型ウェル２の電位が同じに
なった時点で、寄生バイポーラトランジスタ６はオフ状
態となり、寄生バイポーラトランジスタ６と７で構成さ
れる回路は元の状態に復する。また、Ｐ型拡散層４．第
１のＮ型ウェル５．Ｐ型Ｓ１基板Ｓｔ基板９をエミッタ
、ベース、コレクタとする寄生バイポーラトランジスタ
８がオンした場合も、電源からＧＮＤへ一時的に電流が
流れるだけで“オン”の原因が消えれば、元の状態に復
する。従ってラッチアップ現象は起きない。
込んだ時、Ｎ型拡散層１．Ｐ型ウェル２、第２のＮ型ウ
ェル３をエミッタ、ベース、コレクタとする寄生バイポ
ーラトランジスタ６がオンし、第２のＮ型ウェル３の電
位を下げる。その為、Ｐ型ウェル２．第２のＮ型ウェル
、Ｐ型Ｓ１基板をコレクタ、ベース、エミッタとする寄
生バイポーラトランジスタがオンするが、普通ＤＲＡＭ
の場合ＶＩＩＢ （ｎＭｏ Ｓ トランジスタの基盤電
圧〉のレベルはＧＮＤ以下（負）であるので、Ｐ型Ｓ１
基板９からＰ型ウェル２へ電流が流れ、再び寄生バイポ
ーラトランジスタ６がオンし、前述の動作を繰り返す、
しかし、Ｐ型ウェル２の電位上昇も高々ＧＮＤレベルま
でであり、Ｐ型Ｓ１基板とＰ型ウェル２の電位が同じに
なった時点で、寄生バイポーラトランジスタ６はオフ状
態となり、寄生バイポーラトランジスタ６と７で構成さ
れる回路は元の状態に復する。また、Ｐ型拡散層４．第
１のＮ型ウェル５．Ｐ型Ｓ１基板Ｓｔ基板９をエミッタ
、ベース、コレクタとする寄生バイポーラトランジスタ
８がオンした場合も、電源からＧＮＤへ一時的に電流が
流れるだけで“オン”の原因が消えれば、元の状態に復
する。従ってラッチアップ現象は起きない。
以上、Ｐ型半導体基板に０ＭＯ３構造を設けた例につい
て説明したがＮ型基板に設けたものについても、電圧の
極性を逆にすればそのままあてはまる。又、Ｐ型半導体
領域（Ｐ型ウェル）で絶縁されたＮＰＮ）ランジスタ（
Ｎ型トランジスタ〉とＮ型半導体領域（Ｎ型ウェル〉で
絶縁されたＰＮＰ）ランジスタ（Ｐ型トランジスタ）か
らなる補正型半導体集積回路などにも本発明を適用し得
ることは明らかである。
て説明したがＮ型基板に設けたものについても、電圧の
極性を逆にすればそのままあてはまる。又、Ｐ型半導体
領域（Ｐ型ウェル）で絶縁されたＮＰＮ）ランジスタ（
Ｎ型トランジスタ〉とＮ型半導体領域（Ｎ型ウェル〉で
絶縁されたＰＮＰ）ランジスタ（Ｐ型トランジスタ）か
らなる補正型半導体集積回路などにも本発明を適用し得
ることは明らかである。
以上説明したように本発明は、−導電型半導体基板に逆
導電型ウェルを少なくとも２つ設け、そのうちの１つに
一導電型ウエルを設けて、この逆導電型ウェルと一導電
型ウエル内にそれぞれトランジスタを形成することによ
り、互いに導電型を異にするトランジスタの能動領域間
の電気的分離の程度を向上させることによりラッチアッ
プに強い補正型半導体集積回路を提供できる効果がある
。
導電型ウェルを少なくとも２つ設け、そのうちの１つに
一導電型ウエルを設けて、この逆導電型ウェルと一導電
型ウエル内にそれぞれトランジスタを形成することによ
り、互いに導電型を異にするトランジスタの能動領域間
の電気的分離の程度を向上させることによりラッチアッ
プに強い補正型半導体集積回路を提供できる効果がある
。
第１図（ａ）は本発明の一実施例のＣＭＯＳ構造を示す
半導体チップの模式断面図、第１図（ｂ）は一実施例に
おける寄生パイポーラトランジスタによる回路を示す等
価回路図、第２図（ａ）は従来例のＣＭＯ８構造を示す
半導体チップの模式断面図、第２図（ｂ）は従来例にお
けるラッチアップ現象を説明するための等価回路図であ
る。 １．１１・・・Ｎ型拡散層、２・・・Ｐ型ウェル、３・
・・第２のＮ型ウェル、４，１４・・・Ｐ型拡散層、５
・・・第１のＮ型ウェル、１５・・・Ｎ型ウェル、６゜
１６．７，８．１８・・・寄生バイポーラトランジスタ
、Ｒ１−Ｒ８・・・寄生抵抗。
半導体チップの模式断面図、第１図（ｂ）は一実施例に
おける寄生パイポーラトランジスタによる回路を示す等
価回路図、第２図（ａ）は従来例のＣＭＯ８構造を示す
半導体チップの模式断面図、第２図（ｂ）は従来例にお
けるラッチアップ現象を説明するための等価回路図であ
る。 １．１１・・・Ｎ型拡散層、２・・・Ｐ型ウェル、３・
・・第２のＮ型ウェル、４，１４・・・Ｐ型拡散層、５
・・・第１のＮ型ウェル、１５・・・Ｎ型ウェル、６゜
１６．７，８．１８・・・寄生バイポーラトランジスタ
、Ｒ１−Ｒ８・・・寄生抵抗。
Claims (1)
- Ｐ（又はＮ）型半導体基板に第１のＮ（又はＰ）型ウ
ェル及び第２のＮ（又はＰ）型ウェルを設け、前記第２
のＮ（又はＰ）型ウェル内にＰ（又はＮ）型ウェルを設
け、前記第１のＮ（又はＰ）型ウェルにＰ（又はＮ）型
トランジスタを設け、前記Ｐ（又はＮ）型ウェルにＮ（
又はＰ）型トランジスタを設けたことを特徴とする相補
型半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1201673A JPH0364962A (ja) | 1989-08-02 | 1989-08-02 | 相補型半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1201673A JPH0364962A (ja) | 1989-08-02 | 1989-08-02 | 相補型半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0364962A true JPH0364962A (ja) | 1991-03-20 |
Family
ID=16445004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1201673A Pending JPH0364962A (ja) | 1989-08-02 | 1989-08-02 | 相補型半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0364962A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6386743B1 (en) | 1998-12-10 | 2002-05-14 | Stanley Electric Corporation | Projection-type light |
-
1989
- 1989-08-02 JP JP1201673A patent/JPH0364962A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6386743B1 (en) | 1998-12-10 | 2002-05-14 | Stanley Electric Corporation | Projection-type light |
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