JP2008506248A - 半導体素子の給電電圧を受動的に安定化するための装置 - Google Patents
半導体素子の給電電圧を受動的に安定化するための装置 Download PDFInfo
- Publication number
- JP2008506248A JP2008506248A JP2007519753A JP2007519753A JP2008506248A JP 2008506248 A JP2008506248 A JP 2008506248A JP 2007519753 A JP2007519753 A JP 2007519753A JP 2007519753 A JP2007519753 A JP 2007519753A JP 2008506248 A JP2008506248 A JP 2008506248A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- region
- conductivity type
- stabilization
- standard cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
基本的には別個の配線領域を有する任意の集積回路に適用可能であるが、デジタル集積回路に関連して本発明を説明する。
本発明の装置の利点は、殊にアース供給部および/または電圧供給部の安定化が半導体素子の標準セルによって達成されることである。この半導体素子は、能動素子を備えた標準セルに対する第1横方向領域を有しており、ここでこの第1横方向領域は、第2横方向領域に隣接している。この第2横方向領域において標準セルが互いに配線される。標準セルは、第1チャネルタイプの少なくとも1つのトランジスタと、第2のチャネルタイプの少なくとも1つのトランジスタを有する。上記の標準セルは、電圧供給部の1極性に接続されている第1コンタクトを有する。この第1コンタクトは、第1層に導電的に接続されており、この層は、第1導電形の半導体基板を有しており、またこの層には第1チャネルタイプのトランジスタのうちの少なくとも1つが組み込まれている。上記の標準セルの第2コンタクトには、電圧供給部の第2の極性が加えられる。このコンタクトは、第2導電形の半導体材料を有するウェルに導電的に接続されている。このウェルには第2チャネルタイプのトランジスタのうちの少なくとも1つが組み込まれている。第1層と、第2導電形の半導体材料を有する基板との間には埋込層が直接入れられており、これは第1導電形を有する。第2横方向領域において標準セルの配線が行われる。第2横方向領域内の第1層には第1および第2タイプの1つまたは複数のサポート領域(Stuetzbereich)が入れられており、これらは第2導電形を有する。第1タイプのサポート領域は、第2導電形を有するウェルに直接接している。第1サポート領域と第1層との間に形成される障壁層キャパシタンスは、ウェルと第1層との間の障壁層キャパシタンスに加算される。第2サポート領域は、垂直接続部を介して第2導電形の基板に接続されており、上記のウェルにはコンタクトしていない。第2サポート領域と第1層との間の障壁層のキャパシタンスは、大きなチャージリザーバと、これによって生じる基板1の安定した電位とに接続され、またこれによって第1層3の電位が安定化される。
ここで、
図1は、本発明の1実施形態の部分断面を略示しており、
図2は、本発明の別の実施形態の部分断面を略示しており、
図3は、本発明のさらに別の実施形態の部分断面を略示しており、
図4は、ここでの問題点を説明するための略図を示している。
図1には本発明の1実施形態の部分断面図が略示されている。図1にはpドーピング基板1が示されている。基板1の表面102にはnドーピング層2がデポジットされている。以下では層2を埋込層("burried layer")と称する。埋込層2には、nドーピング第1層3がデポジットされている。基板1とは反対側を向いた、第1層3の上側の表面100には複数の構造が組み込まれている。これらの構造は、その機能に応じて2つのタイプ、すなわち、標準セル10と配線チャネル11とに分けることができる。標準セル10は、ふつう横方向に沿って配置される。標準セル10の列に平行してふつう別の標準セル10′が延在している。図1において上記の横方向は、紙面に対して垂直な方向である。標準セル10の配線60〜63は主に配線チャネル11において行われ、これらの配線チャネル11は横方向が標準セルによって制限されている。これらの配線部は、第1層3の上側の表面100の上部に延在している。標準セル10を列に配置したは例である。横方向の任意の配置を考えることができ、ここで重要なのは単に、配線チャネル11が標準セル10によって空間的に制限されていることだけである。
Claims (7)
- 第2導電形(p)の基板(1)と、第1導電形(n)の埋込層(2)と、第1導電系(n)の第1層(3)とを有する半導体装置において、
能動素子を有する標準セルが第1横方向領域(10)に配置されており、
1標準セルは、第1導電形(n)の少なくとも1つのトランジスタ(33)と、第2導電形(p)の少なくとも1つのトランジスタ(23)とを有しており、
該第2導電形(p)のトランジスタは、前記の第1層(3)に組み込まれており、
前記の第1導電形(n)のトランジスタは、第2導電形(p)の半導体材料からなるウェル(36)に組み込まれ、該ウェル(36)は第1層(3)に組み込まれており、
前記の標準セルは、電圧供給部を介して給電され、
前記の第1層(3)に導電的に接続されている第1コンタクトに電圧供給部の第1極性(VDD)が加えられ、ウェル(36)に導電的に接続されている第2コンタクトに第2極性(Gnd)が加えられており、
第2横方向領域(11)にて第1層(3)の上側で標準セルを接続する配線部(60,61,62)が案内され、また当該第2横方向領域(11)には能動素子は配置されておらず、
第1層(3)では第2横方向領域(11)内に、第1導電形の半導体材料からなる第1安定化領域(50,54)および/または第2安定化領域(51,53)が組み込まれており、
当該の安定化領域(50,51,53,54)と第1層(3)との間の境界面(105〜110)において障壁層キャパシタンスが形成され、
前記の第1安定化領域(50,54)はウェル(36)に接触しており、および/または
第2安定化領域(51,53)は、第1導電形(n)の半導体材料からなる垂直接続部(52)により、第1導電形(n)の基板(1)に接続されていることを特徴とする
半導体装置。 - 前記の第1安定化領域(50,54)および/または第2安定化領域(51,53)は大きな表面を有する、
請求項1に記載の装置。 - 前記の第1安定化領域(50,54)および/または第2安定化領域(51,53)は多数の薄層を有する、
請求項2に記載の装置。 - 前記の安定化領域(50〜54)は第1層(3)に埋め込まれている、
請求項1から3までのいずれか1項に記載の装置。 - 前記の安定化領域(50〜54)は、電圧供給部の第2極性(Gnd)が加えられている第3コンタクトに直接接続されている、
請求項1から3までのいずれか1項に記載の装置。 - 前記の安定化領域(50〜54)は、高いドーピング材料濃度を有する、
請求項1から5までのいずれか1項に記載の装置。 - 前記の電圧供給部の第1の極性(VDD)は、第2の極性(Gnd)に対して正の電位を有する、
請求項1から6までのいずか1項に記載の装置。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102004032708A DE102004032708A1 (de) | 2004-07-07 | 2004-07-07 | Vorrichtung für eine passive Stabilisierung von Versorgungsspannungen eines Halbleiterbauelements |
DE102004032708.4 | 2004-07-07 | ||
PCT/EP2005/052472 WO2006003062A1 (de) | 2004-07-07 | 2005-05-31 | Vorrichtung für eine passive stabilisierung von versorgungsspannungen eines halbleiterbauelements |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008506248A true JP2008506248A (ja) | 2008-02-28 |
JP4801060B2 JP4801060B2 (ja) | 2011-10-26 |
Family
ID=34969044
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007519753A Expired - Fee Related JP4801060B2 (ja) | 2004-07-07 | 2005-05-31 | 半導体素子の給電電圧を受動的に安定化するための装置 |
Country Status (7)
Country | Link |
---|---|
US (1) | US20080211571A1 (ja) |
EP (1) | EP1769535B1 (ja) |
JP (1) | JP4801060B2 (ja) |
CN (1) | CN100514649C (ja) |
DE (1) | DE102004032708A1 (ja) |
TW (1) | TWI436437B (ja) |
WO (1) | WO2006003062A1 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102005012642A1 (de) * | 2005-03-18 | 2006-10-05 | Dirks, Christian, Prof. | Energiespeicher zur Stützung der Versorgungsspannung einer integrierten Schaltung |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62224042A (ja) * | 1986-03-26 | 1987-10-02 | Hitachi Ltd | 半導体集積回路装置 |
JPH01171240A (ja) * | 1987-12-25 | 1989-07-06 | Ricoh Co Ltd | 半導体集積回路装置 |
JPH05175519A (ja) * | 1991-12-25 | 1993-07-13 | Toshiba Corp | 半導体装置 |
JPH10326833A (ja) * | 1997-05-23 | 1998-12-08 | Nec Corp | 半導体集積回路 |
JP2001036015A (ja) * | 1999-07-23 | 2001-02-09 | Mitsubishi Electric Corp | オンチップキャパシタ |
JP2004146613A (ja) * | 2002-10-24 | 2004-05-20 | Nec Electronics Corp | 半導体集積回路装置 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59182553A (ja) * | 1983-04-01 | 1984-10-17 | Hitachi Micro Comput Eng Ltd | 半導体容量装置 |
US4646124A (en) * | 1984-07-30 | 1987-02-24 | Sprague Electric Company | Level shifting BIMOS integrated circuit |
JPH02285656A (ja) * | 1989-04-27 | 1990-11-22 | Toshiba Corp | スタンダードセル方式の半導体集積回路 |
US5631492A (en) * | 1994-01-21 | 1997-05-20 | Motorola | Standard cell having a capacitor and a power supply capacitor for reducing noise and method of formation |
JP3611468B2 (ja) * | 1999-01-19 | 2005-01-19 | 松下電器産業株式会社 | パターン生成方法 |
-
2004
- 2004-07-07 DE DE102004032708A patent/DE102004032708A1/de not_active Ceased
-
2005
- 2005-05-31 CN CN200580022890.5A patent/CN100514649C/zh not_active Expired - Fee Related
- 2005-05-31 US US11/631,657 patent/US20080211571A1/en not_active Abandoned
- 2005-05-31 JP JP2007519753A patent/JP4801060B2/ja not_active Expired - Fee Related
- 2005-05-31 WO PCT/EP2005/052472 patent/WO2006003062A1/de active Application Filing
- 2005-05-31 EP EP05749326A patent/EP1769535B1/de not_active Expired - Fee Related
- 2005-06-07 TW TW094118727A patent/TWI436437B/zh not_active IP Right Cessation
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62224042A (ja) * | 1986-03-26 | 1987-10-02 | Hitachi Ltd | 半導体集積回路装置 |
JPH01171240A (ja) * | 1987-12-25 | 1989-07-06 | Ricoh Co Ltd | 半導体集積回路装置 |
JPH05175519A (ja) * | 1991-12-25 | 1993-07-13 | Toshiba Corp | 半導体装置 |
JPH10326833A (ja) * | 1997-05-23 | 1998-12-08 | Nec Corp | 半導体集積回路 |
JP2001036015A (ja) * | 1999-07-23 | 2001-02-09 | Mitsubishi Electric Corp | オンチップキャパシタ |
JP2004146613A (ja) * | 2002-10-24 | 2004-05-20 | Nec Electronics Corp | 半導体集積回路装置 |
Also Published As
Publication number | Publication date |
---|---|
JP4801060B2 (ja) | 2011-10-26 |
WO2006003062A1 (de) | 2006-01-12 |
TW200603299A (en) | 2006-01-16 |
CN100514649C (zh) | 2009-07-15 |
TWI436437B (zh) | 2014-05-01 |
US20080211571A1 (en) | 2008-09-04 |
DE102004032708A1 (de) | 2006-02-09 |
EP1769535A1 (de) | 2007-04-04 |
CN1981380A (zh) | 2007-06-13 |
EP1769535B1 (de) | 2013-02-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8134824B2 (en) | Decoupling capacitors | |
JP5092263B2 (ja) | デカップリングコンデンサ及び半導体集積回路装置 | |
US7309894B2 (en) | High voltage gate driver integrated circuit including high voltage junction capacitor and high voltage LDMOS transistor | |
CN103199121B (zh) | 去耦电容器及其制造方法 | |
JP6281571B2 (ja) | 半導体集積回路装置 | |
US8546913B2 (en) | Semiconductor integrated circuit device | |
US8896087B2 (en) | Shallow trench isolation area having buried capacitor | |
US7728362B2 (en) | Creating integrated circuit capacitance from gate array structures | |
CN101673745A (zh) | 半导体器件 | |
JP2008226998A (ja) | 半導体集積回路 | |
JP2005175003A (ja) | デカップリングコンデンサ及び半導体集積回路 | |
US8461920B2 (en) | Semiconductor integrated circuit device | |
JP4801060B2 (ja) | 半導体素子の給電電圧を受動的に安定化するための装置 | |
US9991331B2 (en) | Apparatuses and methods for semiconductor circuit layout | |
US20100308667A1 (en) | Arrangement of power supply cells within cell-base integrated circuit | |
US8847320B2 (en) | Decoupling capacitor and layout for the capacitor | |
JP5174434B2 (ja) | 半導体装置 | |
JP2001028423A (ja) | 半導体集積回路装置 | |
US20230253400A1 (en) | High density linear capacitor in semiconductor technologies | |
US7847324B2 (en) | MOS transistor and semiconductor integrated circuit | |
JP2007012694A (ja) | スタンダードセル方式の半導体集積回路装置 | |
US20230386997A1 (en) | Semiconductor devices with reduced effect of capacitive coupling | |
US11948974B2 (en) | Semiconductor device including vertical transistor with back side power structure | |
KR20000035312A (ko) | 반도체 집적 회로 장치 | |
JP4555578B2 (ja) | 集積回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101224 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110314 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110322 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110421 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110428 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110520 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110706 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110804 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140812 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |