TWI436437B - 將半導體元件的供電壓作被動式穩定化的裝置 - Google Patents

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Description

將半導體元件的供電壓作被動式穩定化的裝置
本發明關於一種幾乎導體元件的供電壓作被動式穩定化的裝置。
雖然在原理上可用於任何具分別的接線（Verdrahtung，英：wiring）區域的任何積體電路，但本發明係就積體數位電路說明。
基於成本理由，在今日製造數位電路的習用技術中，將顯影的工作步驟及數位電路的設計自動化。在第一步驟係抽象地擬定該功能及電路技術構成。這種電路的抽象擬定式在進一步的步驟中使用目錄庫(Bibliothek)而傳送到一實體(physisch)的印模(Ausprgung)中。為此，該目錄庫須包含該抽象電路的頻繁地再翻轉(wiederkehren)的部分電路的實體代理。一基本的部分電路為一標準格室（電路胞，晶胞）(Standardzelle)。一典型的格室包含二個互補的電晶體，它們設成「推挽組態」(Push－Pull－Konfiguration)。這些電晶體可用CMOS技術或雙極技術形成。標準格室的供電係經由一電壓源及與該電源相關的接地端而達成。
第4圖中顯示此種標準格室的典型構造，顯示二個互補的電晶體－－一個n通道類型(23)及一p通道類型(33)。在一目錄庫（Bibliothek，英：bibliotheca）中以典型方式預設個別所需構造的位置(Platzierung)、尺寸及摻雜(Dotierung)。圖示之目錄庫的標準格室的製作，對於一個CMOS技術的n通道電晶體(23)係將二個p－摻離的區域(20)(22)做入一n－摻雜的第一半導體層(3)中，並將一間極構造(21)放到該n－摻雜的第一層(3)的最上方表面(100)上。此外，設有二個n摻雜區域(24)(25)，十們構成該n通道電晶體的側翼。有一p－摻雜的槽(Wanne)(36)設入該n－摻雜的第一層(3)中，與該n－摻雜區域(25)鄰界。有二個n－摻雜的區域(30)(32)設入設p－摻雜的槽中。它們構成該p－通道電晶體的排極(Drain)與源極(Source)。此外，將一閘極構造(31)放到該n－摻雜的區域(30)與(32)之間的最上方的面(100)上。此外，在該目錄庫中，將正電流供應源VD D 與該n－摻雜區域(24)接觸，並將接地端Gnd與該p－摻雜的槽接觸。
個別的標準格室(10)利用接線(60)~(63)互相連繫(verknpfen)，因此可達成所要之電路功能。接線(60)~(63)的通路係通過所用的標準格室及該區域(11)〔它在空間中與標準格室內(10)沿側向分開〕。但經由該標準格室，只有不受標準格室內的構造阻礙的接線才可用，而在該空間相分開的領域中，所有接線平面都可利不受限制。
在一標準格室(10)的各切換過程時，有一較高的電流短時地在VD D 與接地端Gnd之間流過。此較高的電流係一種橫向電流的結果，該橫向電流係由於n－通道電晶體(21)與p－通道電晶體(33)同時切換到導通狀態或阻斷狀態而產生及/或由於標準格室(10)的寄生電容的電荷變化而產生。此電流係利用電壓供應源VD D 而變成可利用，且可經由接地端Gnd流掉。由於電壓供應源的供應線路及接地處都有電感，因此如果流經標準格室(10)的電流增加或減少，在供應線路中都令產生電壓脈波。這表示在標準格室(10)每次切換時，在供應線路中會產生一尖峰電壓。由於在數位電路中，典型的情形有許多標準格室(10)互相同步地切換，因此在供電線路上產生大振幅的電壓尖峰。電路要設計成使電壓尖峰保持在一臨界值以內，在此值它不會對電路的功能造成負面影響。有數種習知裝置用於將電壓尖峰限制到一臨界值以下。
大面積的供電線路由於其電感較小，故可減低電壓尖峰的高度，但我們希望構件有較高整合密度，就此而觀，較大的面積需求係不利者。
附加電容器－－所謂的「支持電容器」－－接到供電線路VD D 及接地線路Gnd。在習用技術，這些電容器係在IC或構件外儘量放在供電線路或接地線路的附近。但基於成本理由，並不希望設其他構件，此外，做法如此會使一電路板上所能達到的整合密度減少。
電容器可整合到該造成電壓尖峰的構件附近的一個IC內。這種「支持電容」的製造需要本身的加工步驟，因此使IC變昂貴。如要避免此缺點而不作附加之程序步驟，則對於IC內的電容器須有附加的空間可用。這點也使可能的整合密度降低，且它本身使IC變昂貴。
此外，習知技術有在一p－雜基質(1)與一高n－摻雜的埋設層(2)之間的界面(102)（見第4圖）產生一阻電層電容。這種阻斷層電容利用一n－摻雜材料構成的垂直連接部(40)與正電壓供應端VD D 連接。由於連接(40)長度小，故它的電感小。此外，由於界面(102)面積大，故阻斷層的電容大，由於上述二點，故可將該正電壓供應端VD D 的電壓尖峰有效抑制。其缺點為：用此方式只能支持該正電壓供應。該從n－摻雜的埋設的層(21)到p－摻雜的基質的np過渡區（此過渡區會阻斷該正電壓供應源VD D 的直流部分），由於接地的極係而係導通者。因此不可能將接地端接到該埋設n－摻雜層及界面層(102)的電容。
因此本明的目的在於在半導體構件內作一附加之支持電容，該構件不需附加的側面空間，可用傳統製造方法整合。
本發明的裝置的優點特別在於：可將一個半導體構件的標準格室的接地供電及/或雷壓供電穩定化。該半導體構件有一第一側向區域以供具有主動構件的標準格室之用，該第一側向區域鄰界到一第二側區域，在該第二側區域中，標準格室互相接線。一標準格室具有至少一個第一通道類型的電晶體及至少一個第二通道類型的電晶體。該標準格室有一第一接點，它與一電壓供應源的一個極連接。此第一接與一第一層呈導電連接，該第一層具有第一種導通類型的半導體基質，至少一第一導通類型的電晶體設到該半導體基質中。電壓供電源的第二極倚靠在該標準格室的第二接點。此第二接點與一槽呈導電連接，該槽有一第二導通類型的半導體材料。至少一個第二通道類型的電晶體設入在此槽中。就在該第一層與一基質（它具有第二導通類型的半導體材料）中設入一埋設的層，該層具有第一導通類型。該標準格室的接線在第二側區域中達成。有一個或數個第一及/或第二類型的支持區域設入到第二側區域中的第一層中。這些第一類型的支持區域直接鄰界到第二導通類型的槽。在第一支持區域與第一層之間形成的阻斷層電容加到該槽與第一層之間的阻斷層電容上去。
第二支持區域經一垂直連接部與第二導通類型的基質連接，且不與該槽接觸。第二支持區域與第一層之間的阻斷層的電容係與該大的電荷貯槽及與該基質(1)之穩定的電位連接，因此使第一層(3)的電位穩定化。
在申請栽範圍附屬項中，係為申請專利範圍第1項所述的裝置的有利的進一步特點與改良。
本發明的一進一步特點中，該第一穩定化區域及/或第二穩定化區域具有大的表面。利用這種大表面積可造成大的阻斷電容及將電壓供應源良好地穩定化。
本發明另一進一步的特點中，第一穩定化區域及/或第二穩定化區域設有多數層片(Lamelle)。這些層片可用習用構造化技術製造，且以有利的方式將表面化。
本發明又一進一步的特點中，係將穩定化區域設在第一層中，這點一方面加大穩定化區域的表面積，另方面將接線與阻斷層電容之間距離加大以減少電容的影響。
本發明再一進一步特點，係將至少一穩定化區域與一第三接點連接，電壓供應源的第二極接到該第三接點。
阻斷層的電容隨穩定化區域的摻雜劑濃度增加而增加。因此本發明另一個特點，在安定化區域中有高摻雜物濃度。
本發明又一個進一步特點，該電壓供應源的第一極為正電性，而第二極構成接地端。
本發明的實施例示於圖式中，並在以下說明中詳細敘述。
在圖式中相同的元件符號表示相同或相同功能的構件。第一圖顯示一個本發明實施例的部分剖面示意圖。第1圖顯示一個p－摻雜基質(1)。有一n－摻雜層(2)施到基質(1)上的面(102)上。以下此層稱為「埋設層」。有一n－摻雜的第一層(3)施到此埋設層(2)上。有數個構造設入該第一層(3)之背向基質(1)的上面(100)上。這些構造可依其功能分成二種類型：標準格室(10)與接線通道(11)。典型的方式中，標準格室(10)係沿一側方向設置。有另外的標準格室(10’)以典型方式平行於一列標準格室(10)延伸，第1圖中，該側方向相當於垂直於紙面的方向。標準格室(10)的接線(60)~(63)主要在接線通道(11)中接線，這些接線通道(11)側面被標準格室圍住。接線在第一層(3)的上面(100)的上面延伸。這種標準格室(10)成列的設置方式只是舉例。也可考慮側向設置。只有一點重要的，該接線通道(11)的空間係被標準格室(10)所圍成定界者。
圖示之實施例的一標準格室(10)係由一n－通道MOSFET(23)及一p－通道MOSFET(33)、一正電壓供應源VD D 及一接地端Gnd構成。該n－通道MOSFET(23)由二個p－摻雜區域(20)(22)建構成，該二區域設入該n－摻雜層(3)的上面(100)，其中有一閘構造(21)放到該二個p－摻雜區域(20)(22)之間的一區域上。此外，還將二個n－摻雜區域(24)(25)設入該n－摻雜的基質(3)中，該區域沿側方向鄰界到該p－摻雜的區域(20)與(22)。為了製造一個p－通道MOSFET〔它由二個n－摻雜區域(30)與(32)以及一位於該二個n－摻雜區域(30)(32)之間的區域上方的閘區域(31)構成〕，故在第一步驟將一p－摻雜槽(36)設入該n－摻雜層(3)中。將該n－摻雜的區域(30)(32)設入此槽(36)中，如此，在該n－摻雜區域之間為p－摻材料。
在一接點區域〔它設在表面(100)上且與該n－摻雜區域(24)呈導電流接〕作電壓供應VD D 用一第二接點接到接地端，該接點同樣地放到表面(10)上且與該p－摻雜的槽(36)接觸。
電壓供應源VD D 的接點區域利用一垂直之n－摻雜的連接部(40)〔沈柱(sinker)〕與一埋設的高n－摻雜的層(2)連接，該層(2)鄰界到該n－摻雜層(3)之背向上面(100)的那個面(101)上，該埋設層(2)有一具有p－摻雜之基質(1)的界面。在此界面上形成一阻斷層(102)。此阻斷層(102)的電容與阻斷層(102)的面積成正比。阻斷層(102)的電容的n－摻雜面利用該垂直連接部(40)與電壓供應源VD D 連接。該垂直的連接部(40)的製造方式使它具有高導電性及低電容。這點使該正電壓供應源VD D 穩定化。
在該p－摻雜槽(36)與n－摻雜層(3)的界面之間形成一第二阻斷層(103)。第二阻斷層的極性相反，使它可用於將接地供電端Gnd穩定化。但其缺點第二阻斷層(103)的表面積偏小。此長面積受到p－摻雜的槽(36)的尺寸限制。
標準格室(10)的構造要儘量緊密，以將一構件中的許多標準格室(10)設在儘可能小的面積上。因此該p－通道MOSFET構建成使它佔儘量小的面積，換言之，在一目錄庫中，該p－摻雜的槽(36)具有儘可能最小的尺寸，這種基本尺寸係做一p－通道MOSFET最起碼所需者。將p－摻雜的槽(36)加大以造成較大的阻斷層(103)會使各標準格室(10)的側向尺寸增加。但空間需求加大並非所希望者。
在本發明一較佳實施例中，將另一p－摻雜的區域(50)設入該n－摻雜的層(3)中，鄰界到該區域(36)。此區域(50)以下稱為「穩定化區域」，此穩定化區域(50)宜位在接線通道(11)下方，典型的方式，在該接線通道(11)下方設有n－摻雜之層(3)的構造。用於穩定化區域(50)與該p－摻雜(36)接觸，使阻斷層(103)範圍加大，加大的範圍等於阻斷層(105)的大小。這點使得阻斷層的電容加大，故可將接地供電端Gnd作更佳的穩定化。
將穩定化區域(50)設入在接線通道(11)下方，並不能與將槽(36)直接加大劃上等號。此主要的優點在於：對於利用目錄庫設計電路之典型使用的方法而言，標準格室構造不會改變，因此它們可維持其最小尺寸。此外，將此穩定化區域(50)設入在接線通道(11)下方，並不須將接線(60)~(63)的設計方法改變。這是因為在接線通道(11)下方迄今沒有任何構造設入第一層(3)中之故。因此p－摻雜區域(50)的規劃與半導體技術的典型程序步驟相容且可整合到其中。
由於阻斷層(105)的表面積對阻斷層(105)的電容有決定性影響，故在本發明另一實施例中，可將該p－摻的穩定化區域(50)作側向及/或垂直方向的構造化。該造型宜使該p－摻雜的穩定化區域(50)的表面積儘量大，但仍構成一相關的區域。一種可能的造型，係將該p－摻雜的層穩定化區域(50)設以許多層片，這些層片與該p－摻雜的槽(36)接觸。此外，該p－摻雜的穩定化區域(50)可埋設在該n－摻的層(3)中，其中該p－摻雜的穩定化區域(50)與該p－摻雜的槽(36)接觸。
第2圖顯示本發明另一實施例的部分剖面示意圖，此實施例也有標準格室(10)與接線通道(11)，有一p－摻雜的穩定化區域(51)在接線通道(11)下方設入該n－摻雜的區域(3)中。此p－摻雜的穩定化區域(51)不與該p－通道MOSFET(33)的p－摻雜的槽(36)接觸。利用一垂直的p－摻雜連接部(52)將該p－摻雜的穩定化區域與該p－摻雜的基質(1)連接。在該p－摻雜的穩定化區域(51)與n－摻雜的層(3)之間形成一阻斷層(106)。該阻斷層的電容將p－摻雜的基質(1)的電位以電容方式耦合到該n－摻雜的第一層(3)的電位。由於基質(1)具有大的電荷儲存容量及安定的電位，故用此方式將第一層(3)的電位穩定化。第一層(3)又與電壓供應源VD D 或與該n－通道MOSFET直接接觸，因此供電源VD D 的電壓變動減少。用此方式，該p－摻雜的穩定化區域(51)使正電壓供應源VD D 穩定化〔該p－摻雜之穩定化區域利用垂直的連接部與該基質連接〕。如第2圖所示，該p－摻雜的穩定化區域(51)的設計可為一槽，但也可沿側向及垂直方向構造化，俾使阻斷層(106)的表面積儘量大。該垂直的p－摻雜的連接部(52)也形成一阻斷層(107)。
第3圖顯示本發明另一實施例的部分剖面示意圖。此實施例有一p－摻雜的穩定化區域(54)，它鄰界到該p－通道MOSFET的p－摻雜的槽(36)。此p－摻雜的穩定化區域(54)如第1圖所示，係在連接部下方設入。如第1圖所示，此區域支持該接地供電源Gnd。此外，在接線(11)的下方設入一第二p－摻雜的穩定化區域(53)，它利用一p－摻雜的垂直連接部(52)與該p－摻雜的基質(1)連接。此p－摻雜的穩定化區域(53)如第2圖所示，將該n－摻雜的區域(3)的電位及該電壓供應源VD D 穩定化。層(3)〔它直接位於接線(11)正下方〕的區域的設計使得供電源（電壓供電源VD D ，接地供電源Gnd）更高程度地穩定化，其中該穩定化區域(53)或(54)對應地佔位了較大的體積，各依該二個供電源之中的那一個受較大的負載而定。
雖然本發明利用較佳實施例說明，但其範圍不限於此，而係可作許多方式的變更。
層的導通類型可被其他的導通類型取代，在此可考慮用負電壓供應源。
最重要者，本發明不限於具有二個電晶體構成的標準格室的構件。它們只用於作較簡單的說明而被選用。該標準格室也可由多數電晶體及/或被動構件構成。
(1)．．．p－摻雜的基質
(2)．．．n－摻雜之埋設層
(3)．．．n－摻雜的第一層
(10)(10’)．．．標準格室
(11)．．．接線通道
(20)(22)．．．p－摻雜的區域
(21)．．．閘極
(23)．．．n－通道電晶體
(24)(25)．．．n－摻雜的區域
(30)(32)．．．n－摻雜的區域
(31)．．．閘極
(33)．．．p－通道電晶體
(36)．．．p－摻雜的槽
(60)~(63)．．．接線
(40)．．．垂直連接部
(52)．．．垂直連接部
(50)(51)(53)(54)．．．p－摻雜的支持區域
(100)．．．上界限面
(101)．．．界限面
(102)(103)．．．阻斷層
(105)~(110)．．．阻斷層
VDD．．．正電壓供應端
Gnd．．．接地端
第1圖係本發明一實施例一個部分剖面示意圖，第2係本發明另一實施例一個部分剖面示意圖，第3圖係本發明又一實施例的一個部分剖面示意圖，第4圖係用於說明本發明標的之一示意圖。
(1)．．．p－摻雜的基質
(2)．．．n－摻雜之埋設層
(3)．．．n－摻雜的第一層
(10)(10’)．．．標準格室
(11)．．．接線通道
(20)(22)．．．p－摻雜的區域
(21)．．．閘極
(23)．．．n－通道電晶體
(24)(25)．．．n－摻雜的區域
(30)(32)．．．n－摻雜的區域
(31)．．．閘極
(33)．．．p－通道電晶體
(36)．．．p－摻雜的槽
(60)~(63)．．．接線
(52)．．．垂直連接部
(50)(51)(53)(54)．．．p－摻雜的支持區域
(100)．．．上界限面
(101)．．．界限面
(102)(103)．．．阻斷層
(105)~(110)．．．阻斷層

Claims (20)

  1. 一種半導體裝置，包括：一第一導通類型的第一層；一第二導通類型的基材；一第一導通類型的埋設層，設在該第一層與該基材間；至少二個標準格室，其設在第一側向區域中，具有主動構件，其中各標準格室至少有一第一導通類型的電晶體及至少一第二導通類型的電晶體；該第二導通類型的電晶體設入該第一層中；該第一導通類型的電晶體設入一槽中，該槽用第二導通類型的半導體材料製成，該槽設入第一層中；其中各標準電池供以一電壓，該電壓的電壓供應源的正負極的第一極體到一第一接點，此第一接點與該第一層成導電連接，該電壓供應源的第二極接到一第二接點，此第二接點與該槽呈導電連接；有多數導線在第一層上方的第二側向區域中通過，以連接該至少二個標準格室，其中在第二側向區域中不設主動構件；在第一層中在第二側向區域中埋入第一穩定化區域，其由第二導通類型的半導體材料製成，其中在該第一穩定化區域和第一層之間的界限面形成一種阻斷層電容，且該第一穩定化區域接該槽。
  2. 如申請專利範圍第1項之半導體裝置，其中：該第一穩定化區域有一大表面積佔住各相關之第二側 向區域的一大部分。
  3. 如申請專利範圍第2項之半導體裝置，其中：該第一穩定化區域有多數層片。
  4. 如申請專利範圍第1項之半導體裝置，其中：該第一穩定化區域埋設在第一層中。
  5. 如申請專利範圍第1項之半導體裝置，其中：該第一穩定化區域直接連接到一第三接點，該電壓供應源的第二極作用到此第三接點。
  6. 如申請專利範圍第4項之半導體裝置，其中：該第一穩定化區域直接連接到一第三接點，該電壓供應源的第二極作用到此第三接點。
  7. 如申請專利範圍第4項之半導體裝置，其中：該第一穩定化區域具高摻雜濃度。
  8. 如申請專利範圍第5項之半導體裝置，其中：該第一穩定化區域具高摻離濃度。
  9. 如申請專利範圍第4項之半導體裝置，其中：該電壓供應源的第一極相對於第二極有正電位。
  10. 如申請專利範圍第5項之半導體裝置，其中：該電壓源的第一極相對於第二極有正電位。
  11. 如申請專利範圍第1項之半導體裝置，其中：更包含：一第二穩定化區域，由該第二導通類型半導體材料構成，隨該第一穩定化區域埋設在各第二側向區域中的第一層中，其中在該第二穩定化區域和第一層間的界限表面形 成阻斷層電容，且該第二穩定化層經一垂直連接部接到該第一導電類型的基材，該連接部由第一導通類型的半導體材料製成。
  12. 如申請專利範圍第11項之半導體裝置，其中：至少有一穩定化區域有一大表面佔住各相關第二側向區域的大部分。
  13. 如申請專利範圍第12項之半導體裝置，其中：至少有一穩定化區域有多數層片。
  14. 如申請專利範圍第11項之半導體裝置，其中：該第一及第二穩定化區域埋設在該第一層中。
  15. 如申請專利範圍第11項之半導體裝置，其中：第一及第二穩定化區域直接連接到一第三接點，其中電壓供應源的第二極作用到第三接點。
  16. 如申請專利範圍第14項之半導體裝置，其中：該第一及第二穩定化區域直接連接到一第三接點，其中電壓供應源的第二極作用到該第三接點。
  17. 如申請專利範圍第14項之半導體裝置，其中：該第一及第二穩定化區域具高摻雜濃度。
  18. 如申請專利範圍第15項之半導體裝置，其中：該第一及第二穩定化區域具高摻雜濃度。
  19. 如申請專利範圍第14項之半導體裝置，其中：該電壓供應源的第一極相對於第二極有正電位。
  20. 如申請專利範圍第15項之半導體裝置，其中：該電壓供應源的第一極相對於第二極有正電位。
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