JPH01171240A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は、ゲートアレイのように配線領域とトランジス
タ回路領域が互いに分離して配置されたＬＳＩなどの半
導体集積回路装置に関するものである。

本発明はまた、スタンダードセル方式の半導体集積回路
装置にも利用される。

（従来技術） 半導体集積回路装置の高速化に伴ない、出力トランジス
タのドライブ能力が大きくされてきている。そのため、
出力トランジスタのスイッチング時に電源ラインやグラ
ンドラインに発生するノイズが大きくなり、入力回路に
おいては入力信号対雑音比が大幅に低下する問題がある
。

この問題の対策としては次の２つの方法が考えられる。

（１）出力が同時に変化することを制限する。これは使
用時に出力ピンの信号が同時に変化することを制限する
ことである。

（２）半導体集積回路装置のチップの外部で電源端子と
グランド端子の間にバイパスコンデンサを設ける。

しかしながら、（１）の方法では回路動作が制限される
。（２）の方法は他の半導体集積回路装置チップに対す
るノイズ対策としては有効であるが、ノイズ源となる半
導体集積回路装置チップ自身のノイズ対策としては不十
分である。

（目的） 本発明は半導体集積回路装置チップ内部の論理回路素子
のスイッチング時に発生する電源ノイズやグランドノイ
ズを低減させることによりノイズマージンを広くし、か
つ、ノイズを吸収する素子を形成することによってチッ
プ面積を増大させない半導体集積回路装置を提供するこ
とを目的とするものである。

（構成） 本発明は配線領域とトランジスタ回路領域が互いに分離
して配置された半導体集積回路装置であって、配線領域
にＭＯＳトランジスタのゲート容量により又は層間絶縁
膜を介して対向する２層のメタル層によりコンデンサを
形成し、そのコンデンサの一方の電極を電源ラインに接
続し、他方の電極をグランドラインに接続したものであ
る。

高速スイッチング時は高周波信号となるので、電源ライ
ンのインピーダンスも高くなり、半導体集積回路装置チ
ップの外部に設けたバイパスコンデンサでは電源電圧の
落込みを十分に防ぐことができない。本発明ではチップ
内の配線領域にバイパスコンデンサが形成されるので、
電源電圧の落込みを防止することができる。

以下、実施例について具体的に説明する。

第４図にゲートアレイ方式の半導体集積回路装置の概略
平面図を示す。

破線で囲まれた領域１０は論理回路を構成する内部ロジ
ック領域であり、その周囲には入出力信号の授受を行な
う入出力セル領域１１が配置されている。内部ロジック
領域１０においては、基本的な論理回路を構成するため
の２対又は３対のＰＭＯＳトランジスタとＮＭＯＳトラ
ンジスタからなる基本セル１２ａが列状に配列された基
本セル列１２と、基本セル列１２を互いに接続するため
の配線領域１３とが配置されている。

ゲートアレイのマスターチップは、マスター工程におい
て基本セル１２ａと入出力セル領域１１にトランジスタ
が形成され、カスタム工程において配線領域１３及び基
本セル１２ａや入出力セル領域１１に配線が施されるこ
とによって半導体集積回路装置が完成する。

第１図は一実施例における配線領域の一部を表わしてい
る。

基本セル１２ａにも配線が形成されて論理回路が構成さ
れている。

第１図の左端部分においてはそのＡ−Ａ線位置での断面
が第２図に示されるように、ＭＯＳトランジスタのゲー
ト容量によるバイパスコンデンサが形成されている。

第１図及び第２図において、２６はＰ型ウェルであり、
ウェル２６の表面部分にＮ型拡散領域２０が形成されて
いる。拡散領域２０．２０の間の領域の基板上にはゲー
ト酸化膜２４を介してゲート電極２１が形成されている
。ゲート電極２１上には層間絶縁膜２５が形成され、コ
ンタクトホール４５を介して拡散領域２０と１層目のメ
タルライン２３とが接続されている。メタルライン２３
は同じ１層目のメタル層により形成されたグランドライ
ン４４に接続されている。層間絶縁膜２５のコンタクト
ホール４６を介して１層目のメタル層により形成される
メタルライン２２がゲート電極２１と接続され、このメ
タルライン２２は同じ１層目のメタル層で形成される電
源ライン４３と接続されている。これにより、ゲート酸
化膜２４を介してゲート電極２１とウェル２６の間にコ
ンデンサＣ１が形成され、そのコンデンサＣ１の一方の
電極は電源ライン４３に接続され、他方の電極はグラン
ドライン４４に接続されたバイパスコンデンサとなる。

第３図は第１図の右端部分に形成されたバイパスコンデ
ンサを表わし、第１図のＢ−Ｂ線位置で切断した状態を
表わしている。

ウェル２６とゲート酸化膜２４を介して設けられたゲー
ト電極２１によりコンデンサＣ＋が形成されていること
は第２図と同じである。

１５目のメタル層により形成されるメタルライン３１は
層間絶縁膜２５に設けられたコンタクトホール４７を介
して拡散領域２０と接続され、同じ１層目のメタル層に
より形成されたグランドライン４４とも接続されている
。、１層目のメタルライン３１上には月間絶縁膜４８を
介して２層目のメタルライン３０が形成され、メタルラ
イン３０はスルーホール クトホール４９によってゲート電極２１と接続されてお
り、またスルーホール のメタル層にて形成される電源ライン４３と接続されて
いる。

層間絶縁膜４８を介して対向する１層目のメタルライン
３１と２層目のメタルライン３０の間には第２のコンデ
ンサＣ２が形成されている。

本実施例によれば、電源ライン４３とグランドライン４
４の間にはコンデンサＣ１とＣ＝による２種類のバイパ
スコンデンサが形成されている。

なお、第１図においてハツチングの施されたメタルライ
ンは１層目のメタル層によるラインであり、破線で示さ
れたのは２層目のメタル層によるラインである。

基本セル１２ａを接続するために２層のメタルラインが
使用されている。例えば基本セル１２ａ１と基本セル１
２ａ：！の間は、スルーホールによす接続された１層目
メタルライン４２と２層目メタルライン５１．５２とを
用いて接続されている。

他の基本セル間も配線領域１３に配線を施−すことによ
り接続される。

Ｐ型ウェル２ＧはＰ型シリコン基板であってもよい。

また、電源とグランド（Ｇ　Ｎ　Ｄ）を入れ替えた場合
は，Ｐ型ウェル２６の部分はＮ型ウェル又はＮ型シリコ
ン基板であってもよい。ただし、その場合は、前述のＮ
型拡散領域２０はＰ型拡散領域となる。

（効果） 本発明では、ゲートアレイなどの半導体集積回路装置の
チップ内で、電源ラインとグランドラインの間にバイパ
スコンデンサを形成したので、出力トランジスタのスイ
ッチング時の電源ノイズやグランドノイズを低減するこ
とができる。

そして、そのバイパスコンデンサは基本セル間を接続す
る配線領域で配線の配置に邪魔にならない領域に形成す
ることができるので、バイパスコンデンサのために別途
チップ面積を必要とせず、チップ面積を増大させない。

【図面の簡単な説明】

第１図は一実施例の一部を示す平面図、第２図は第１図
のＡ−Ａ線位置での断面図、第３図は第１図のＢ−Ｂ線
位置での断面図，第４図はゲートアレイを示す平面図で
ある。 １０・・・・・・内部ロジック領域、 １１・・・・・・入出力セル領域、 １２・・・・・・基本セル列。 １２ａ・・・・・・基本セル。 １３・・・・・・配線領域、 ２０・・・・・・拡散領域。 ２１・・・・・・ゲート電極、 ２２、２３．３１・・・・・・１層目のメタルライン、
３０・・・・・・２層目のメタルライン、４３・・・・
・・電源ライン、 ４４・・・・・・グランドライン。

Claims (1)

【特許請求の範囲】
1. 　配線領域とトランジスタ回路領域が互いに分離して配
   置された半導体集積回路装置において、配線領域にＭＯ
   Ｓトランジスタのゲート容量により又は層間絶縁膜を介
   して対向する２層のメタル層によりコンデンサを形成し
   、そのコンデンサの一方の電極を電源ラインに接続し、
   他方の電極をグランドラインに接続したことを特徴とす
   る半導体集積回路装置。