JPH05198742A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH05198742A JPH05198742A JP718092A JP718092A JPH05198742A JP H05198742 A JPH05198742 A JP H05198742A JP 718092 A JP718092 A JP 718092A JP 718092 A JP718092 A JP 718092A JP H05198742 A JPH05198742 A JP H05198742A
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- Japan
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- integrated circuit
- semiconductor integrated
- circuit device
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- Design And Manufacture Of Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】半導体集積回路装置における回路動作時の電源
線の電圧変動を抑えるためのバイパスコンデンサを半導
体チップ内に形成して回路の誤動作を防止する効果を高
める。 【構成】ＭＯＳ型トランジスタアレイ方式の半導体集積
回路チップ内の未使用セルのＰチャネル側のゲート電極
３ａをＧＮＤ線１４に接続し、ソース・ドレイン用拡散
層４をＶDD線１３と接続し、Ｎチャネル側のゲート電極
３ｂをＶDD線１３に接続し、ソース・ドレイン用拡散層
１１をＧＮＤ線１４に接続してバイパスコンデンサを構
成する。
線の電圧変動を抑えるためのバイパスコンデンサを半導
体チップ内に形成して回路の誤動作を防止する効果を高
める。 【構成】ＭＯＳ型トランジスタアレイ方式の半導体集積
回路チップ内の未使用セルのＰチャネル側のゲート電極
３ａをＧＮＤ線１４に接続し、ソース・ドレイン用拡散
層４をＶDD線１３と接続し、Ｎチャネル側のゲート電極
３ｂをＶDD線１３に接続し、ソース・ドレイン用拡散層
１１をＧＮＤ線１４に接続してバイパスコンデンサを構
成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特にトランジスタアレイ方式の半導体集積回路装
置に関する。
関し、特にトランジスタアレイ方式の半導体集積回路装
置に関する。
【０００２】
【従来の技術】従来の半導体集積回路は図３に示すよう
に、絶縁基板１７上に形成された印刷配線による第１の
電源線（以下ＶDD配線と記す）１８及び第２の電源線
（以下ＧＮＤ配線と記す）２０にＶDD端子１５とＧＮＤ
端子２１とを接続して半導体集積回路装置１９を実装
し、ＶDD配線１８とＧＮＤ配線２０との間にバイパスコ
ンデンサとしてコンデンサ２２を接続し、半導体集積回
路の動作時に発生するノイズの影響によりＶDD配線１８
やＧＮＤ配線２０が不安定となるのをコンデンサ２２に
より吸収させ半導体集積回路の誤動作を防止しようとし
ていた。
に、絶縁基板１７上に形成された印刷配線による第１の
電源線（以下ＶDD配線と記す）１８及び第２の電源線
（以下ＧＮＤ配線と記す）２０にＶDD端子１５とＧＮＤ
端子２１とを接続して半導体集積回路装置１９を実装
し、ＶDD配線１８とＧＮＤ配線２０との間にバイパスコ
ンデンサとしてコンデンサ２２を接続し、半導体集積回
路の動作時に発生するノイズの影響によりＶDD配線１８
やＧＮＤ配線２０が不安定となるのをコンデンサ２２に
より吸収させ半導体集積回路の誤動作を防止しようとし
ていた。
【０００３】
【発明が解決しようとする課題】この従来の半導体集積
回路装置では、絶縁基板上に形成したＶDD配線とＧＮＤ
配線との間に入れたバイパスコンデンサでは半導体集積
回路チップ内の内部セルまたは入出力バッファ用セルに
形成された回路の動作時に発生するノイズによる電源線
の電圧変動を防止する事は困難であった。また、実装密
度の向上が望まれる中で、従来の絶縁基板上に実装され
たコンデンサはその妨げとなっていた。
回路装置では、絶縁基板上に形成したＶDD配線とＧＮＤ
配線との間に入れたバイパスコンデンサでは半導体集積
回路チップ内の内部セルまたは入出力バッファ用セルに
形成された回路の動作時に発生するノイズによる電源線
の電圧変動を防止する事は困難であった。また、実装密
度の向上が望まれる中で、従来の絶縁基板上に実装され
たコンデンサはその妨げとなっていた。
【０００４】
【課題を解決するための手段】本発明の半導体集積回路
装置は、ＭＯＳ型トランジスタアレイを有する半導体集
積回路装置において、前記トランジスタアレイの未使用
セルをＭＯＳコンデンサとして電源配線とＧＮＤ配線と
の間に接続して構成される。
装置は、ＭＯＳ型トランジスタアレイを有する半導体集
積回路装置において、前記トランジスタアレイの未使用
セルをＭＯＳコンデンサとして電源配線とＧＮＤ配線と
の間に接続して構成される。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１（ａ），（ｂ）は本発明の第１の実施
例を示すレイアウト図及び等価回路図である。
例を示すレイアウト図及び等価回路図である。
【０００７】図１（ａ），（ｂ）に示すように、Ｐ型シ
リコン基板に設けたＮ型ウェル２を含む表面に多結晶シ
リコン膜等により形成したゲート電極３ａ，３ｂに整合
して形成したＰ型拡散層４及びＮ型拡散層１１により構
成されるトランジスタアレイセルのゲート電極３ａがコ
ンタクト孔８ａを介して第１層のアルミニウム配線から
なるＧＮＤ線１４に接続され、ＰチャネルＭＯＳトラン
ジスタのソース・ドレイン領域に相当するＰ型拡散層４
はコンタクト孔６ａを介して第１層のアルミニウム配線
からなるＶDD線１３に接続されてＭＯＳコンデンサを構
成する。同様にゲート電極３ｂがコンタクト孔８ｂを介
してＶDD線１３に接続され、ＮチャネルＭＯＳトランジ
スタのソース・ドレイン領域に相当するＮ型拡散層１１
はコンタクト孔６ｂを介してＧＮＤ線１４に接続され、
ＭＯＳコンデンサを構成する。
リコン基板に設けたＮ型ウェル２を含む表面に多結晶シ
リコン膜等により形成したゲート電極３ａ，３ｂに整合
して形成したＰ型拡散層４及びＮ型拡散層１１により構
成されるトランジスタアレイセルのゲート電極３ａがコ
ンタクト孔８ａを介して第１層のアルミニウム配線から
なるＧＮＤ線１４に接続され、ＰチャネルＭＯＳトラン
ジスタのソース・ドレイン領域に相当するＰ型拡散層４
はコンタクト孔６ａを介して第１層のアルミニウム配線
からなるＶDD線１３に接続されてＭＯＳコンデンサを構
成する。同様にゲート電極３ｂがコンタクト孔８ｂを介
してＶDD線１３に接続され、ＮチャネルＭＯＳトランジ
スタのソース・ドレイン領域に相当するＮ型拡散層１１
はコンタクト孔６ｂを介してＧＮＤ線１４に接続され、
ＭＯＳコンデンサを構成する。
【０００８】ここで、１７７ｋゲートの敷詰め型ゲート
アレイについてセル使用率を６０％としたときの未使用
内部セルをバイパスコンデンサに使用した場合には約７
ｎＦの容量が得られる。
アレイについてセル使用率を６０％としたときの未使用
内部セルをバイパスコンデンサに使用した場合には約７
ｎＦの容量が得られる。
【０００９】図２は本発明の第２の実施例を示すレイア
ウト図である。
ウト図である。
【００１０】図２に示すように、ゲート電極３ｃに整合
して形成したＮ型ウェル２内のＰ型拡散層４と、ゲート
電極３ｄに整合して形成したＰ型ウェル１２内のＮ型拡
散層１１とを有するゲートアレイ入出力バッファ用セル
のゲート電極３ｃがコンタクト孔８ｃ，第１層のアルミ
ニウム配線５ｃ，スルーホール７ｂを介して第２層のア
ルミニウム配線からなるＧＮＤ線９に接続され、Ｐチャ
ネルＭＯＳトランジスタのソース・ドレイン領域に相当
するＰ型拡散層４はコンタクト６ａ，第１層のアルミニ
ウム電極５ａ，スルーホール７ａを介して第２層のアル
ミニウム配線からなるＶDD線１に接続されＭＯＳコンデ
ンサを構成する。同様に、ゲート電極３ｄがコンタクト
孔８ｄ，第１層のアルミニウム配線５ｄ，スルーホール
７ｄを介してＶDD線１に接続され、ＮチャネルＭＯＳト
ランジスタのソース・ドレイン領域に相当するＮ型拡散
層１１はコンタクト孔６ｂ，第１層のアルミニウム電極
５ｂ，スルーホール７ｃを介してＧＮＤ線９に接続され
ＭＯＳコンデンサを構成する。この実施例では入出力バ
ッファ用セルを用いているためＭＯＳコンデンサの容量
が大きくなる利点がある。
して形成したＮ型ウェル２内のＰ型拡散層４と、ゲート
電極３ｄに整合して形成したＰ型ウェル１２内のＮ型拡
散層１１とを有するゲートアレイ入出力バッファ用セル
のゲート電極３ｃがコンタクト孔８ｃ，第１層のアルミ
ニウム配線５ｃ，スルーホール７ｂを介して第２層のア
ルミニウム配線からなるＧＮＤ線９に接続され、Ｐチャ
ネルＭＯＳトランジスタのソース・ドレイン領域に相当
するＰ型拡散層４はコンタクト６ａ，第１層のアルミニ
ウム電極５ａ，スルーホール７ａを介して第２層のアル
ミニウム配線からなるＶDD線１に接続されＭＯＳコンデ
ンサを構成する。同様に、ゲート電極３ｄがコンタクト
孔８ｄ，第１層のアルミニウム配線５ｄ，スルーホール
７ｄを介してＶDD線１に接続され、ＮチャネルＭＯＳト
ランジスタのソース・ドレイン領域に相当するＮ型拡散
層１１はコンタクト孔６ｂ，第１層のアルミニウム電極
５ｂ，スルーホール７ｃを介してＧＮＤ線９に接続され
ＭＯＳコンデンサを構成する。この実施例では入出力バ
ッファ用セルを用いているためＭＯＳコンデンサの容量
が大きくなる利点がある。
【００１１】
【発明の効果】以上説明したように、本発明は、半導体
集積回路チップ内のＶDD線とＧＮＤ線との間に、未使用
セルのＭＯＳトランジスタを利用してＭＯＳコンデンサ
を形成することにより、内部セルまた入出力バッファ用
セルに形成された回路の動作時に発生する電源線の電圧
変動を抑えることができ、回路の誤動作を防止できると
いう効果を有する。
集積回路チップ内のＶDD線とＧＮＤ線との間に、未使用
セルのＭＯＳトランジスタを利用してＭＯＳコンデンサ
を形成することにより、内部セルまた入出力バッファ用
セルに形成された回路の動作時に発生する電源線の電圧
変動を抑えることができ、回路の誤動作を防止できると
いう効果を有する。
【００１２】また、半導体集積回路チップ内にバイパス
コンデンサを形成するため、回路基板上の実装密度を向
上させるという効果を有する。
コンデンサを形成するため、回路基板上の実装密度を向
上させるという効果を有する。
【図１】本発明の第１の実施例を示すレイアウト図及び
等価回路図。
等価回路図。
【図２】本発明の第２の実施例を示すレイアウト図。
【図３】従来の半導体集積回路装置の使用例を示す平面
図。
図。
１，１３ ＶDD線 ２ Ｎ型ウェル ３ａ，３ｂ，３ｃ，３ｄ ゲート電極 ４ Ｐ型拡散層 ５ａ，５ｂ アルミニウム電極 ５ｃ，５ｄ アルミニウム配線 ６ａ，６ｂ，８ａ，８ｂ，８ｃ，８ｄ コンタクト孔 ７ａ，７ｂ，７ｃ，７ｄ スルーホール ９，１４ ＧＮＤ線 １１ Ｎ型拡散層 １２ Ｐ型ウェル １５ ＶDD端子 １７ 絶縁基板 １８ ＶDD配線 １９ 半導体集積回路装置 ２０ ＧＮＤ配線 ２１ ＧＮＤ端子 ２２ コンデンサ
Claims (2)
- 【請求項１】 ＭＯＳ型トランジスタアレイを有する半
導体集積回路装置において、前記トランジスタアレイの
未使用セルをＭＯＳコンデンサとして電源配線とＧＮＤ
配線との間に接続したことを特徴とする半導体集積回路
装置。 - 【請求項２】 未使用セルが入出力バッファセル及び内
部セルの少くとも一方を含む請求項１記載の半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP718092A JPH05198742A (ja) | 1992-01-20 | 1992-01-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP718092A JPH05198742A (ja) | 1992-01-20 | 1992-01-20 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05198742A true JPH05198742A (ja) | 1993-08-06 |
Family
ID=11658878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP718092A Withdrawn JPH05198742A (ja) | 1992-01-20 | 1992-01-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05198742A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0786513A (ja) * | 1993-09-13 | 1995-03-31 | Nec Corp | 電源配線 |
| EP1326344A2 (en) * | 2001-12-21 | 2003-07-09 | NEC Electronics Corporation | Universal logic module and ASIC using the same |
| US6657318B2 (en) | 2000-07-26 | 2003-12-02 | Denso Corporation | Semiconductor integrated circuit device and method for mounting circuit blocks in semiconductor integrated circuit device |
| US6677781B2 (en) | 2001-06-15 | 2004-01-13 | Denso Corporation | Semiconductor integrated circuit device |
| JP2005268245A (ja) * | 2004-03-16 | 2005-09-29 | Nec Electronics Corp | 半導体装置の製造方法 |
| JP2007067207A (ja) * | 2005-08-31 | 2007-03-15 | Nec Electronics Corp | 半導体装置 |
| EP1583238A3 (en) * | 2004-03-31 | 2007-07-11 | NEC Electronics Corporation | Semiconductor device having universal logic cell |
-
1992
- 1992-01-20 JP JP718092A patent/JPH05198742A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0786513A (ja) * | 1993-09-13 | 1995-03-31 | Nec Corp | 電源配線 |
| JP2919241B2 (ja) * | 1993-09-13 | 1999-07-12 | 日本電気株式会社 | 電源配線 |
| US6657318B2 (en) | 2000-07-26 | 2003-12-02 | Denso Corporation | Semiconductor integrated circuit device and method for mounting circuit blocks in semiconductor integrated circuit device |
| US6677781B2 (en) | 2001-06-15 | 2004-01-13 | Denso Corporation | Semiconductor integrated circuit device |
| EP1326344A2 (en) * | 2001-12-21 | 2003-07-09 | NEC Electronics Corporation | Universal logic module and ASIC using the same |
| EP1326344A3 (en) * | 2001-12-21 | 2007-03-21 | NEC Electronics Corporation | Universal logic module and ASIC using the same |
| JP2005268245A (ja) * | 2004-03-16 | 2005-09-29 | Nec Electronics Corp | 半導体装置の製造方法 |
| EP1583238A3 (en) * | 2004-03-31 | 2007-07-11 | NEC Electronics Corporation | Semiconductor device having universal logic cell |
| JP2007067207A (ja) * | 2005-08-31 | 2007-03-15 | Nec Electronics Corp | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |