JPH01114071A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に係り、特にスタティック形Ｍ
ＯＳランダムアクセスメモリのメモリセル面積の微小化
とα線に起因するソフトエラーに対する耐性の向上とを
図った半導体記憶装置に関する。

〔従来の技術〕

従来のフリップフロップ形スタティックメモリセルは１
例えば特開昭５５−７２０６９号に記載されているよう
に、２つの高抵抗素子と４つのｎチャネルＭＯＳトラン
ジスタとで構成されている。すなわち、第８図にその等
価回路を示すように、一対の駆動ＭＯＳトランジスタＴ
Ｉ　、Ｔ２の各一方のドレインには負荷抵抗Ｒ１、Ｒａ
が接続され、ＴＩ　、Ｔｚのソースは所定の電位（例え
ば接地電位）に固定され、Ｒ１、Ｒｚの他端には電源電
圧Ｖｃｃが印加されて、ＴＩ　、Ｔｚ　、Ｒｚ　ｖ　Ｒ
ｚから成るフリップフロップ回路に微小な電流を供給し
ている。さらに、このフリップフロップ回路の蓄積ノー
ドＮｒ　、Ｎ２には転送ＭｏＳトランジスタＴδ、Ｔ４
が接続されている。以上の４つのトランジスタＴｔ　ｒ
　Ｔｚ　、Ｔａ　、Ｔａと２つの負荷抵抗Ｒｚ　、Ｒｚ
により１ビツトのセルが構成されている。なお、１はワ
ード線、２ａ、２ｂはデータ線である。負荷抵抗Ｒ１、
Ｒ２には一般に高抵抗多結晶シリコンが用いられている
。

次に第９図および第１０図（Ａ）、（Ｂ）を用いて従来
技術をより詳細に説明する。第９図は第８図従来例に対
応する断面構造を示すものである。

第９図において、ＭＯＳトランジスタのゲート電ｐｉＡ
１ａ、ｌｃは第１層目の導電層であり、高抵抗素子は第
２層目の導電層である多結晶シリコンの一部に形成され
た高抵抗部７ｅにより構成されている。高抵抗部７ｅの
両端は低抵抗多結晶シリコン７ｂ、７ｃになっており、
低抵抗多結晶シリコン７ｃは電源電圧Ｖ　ｃ　ｏの給電
線であり、低抵抗多結晶シリコン７ｂは転送ＭＯＳトラ
ンジスタのソース拡散層３ｄに接続されている。

第１０図（Ａ）、（Ｂ）は、１ビツト分の平面レイアウ
ト図を示すもので、（Ａ）は転送ＭＯＳトランジスタお
よび駆動ＭＯＳトランジスタの平面レイアウト図、（Ｂ
）は高抵抗ポリシリコンの平面レイアウト図である。第
１０図において、ワード線１ａは転送ＭＯＳトランジス
タ’ｒａ　、Ｔ番の共通ゲートとなっている。このＭＯ
ＳトランジスタＴａ　、Ｔａのドレイン拡散層３ａ、３
ｂには接続孔４ａ、４ｂを通してアルミニウム電極など
のデータ線２ａ、２ｂが接続されている。さらに、ＭＯ
ＳトランジスタＴａ　、Ｔａのソース３ｃ。

３ｄには駆動ＭｏＳトランジスタＴｔ　、Ｔ２のゲート
電極１ｂ、ｌｃが接続孔５ａ、５ｂを介して直接接続さ
れている。また駆動ＭＯＳトランジスタ’ｒｔ、１’２
のソースは高濃度ｎ形波散層（ｙｌ＋ｊｐ）３ｆを通し
で互いに接続されている。ｎ十層３ｆはメモリ内の全て
の駆動ＭＯＳトランジスタのソースに接地電位Ｖｓｓを
供給している。また第１０図（Ｂ）に示すように、低抵
抗多結晶シリ　　（コン７ｃはメモリセル内の全ての高
抵抗素子に電源電圧ｖｃｃを供給している。

〔発明が解決しようとする問題点３ 次に上記の従来構造のスタティックメモリセルの問題点
を述べる。

（１）駆動ＭＯＳトランジスタのソースに接地電位を与
えるための配線として用いているｎ十層３ｆがメモリセ
ルの縦方向の寸法を増加させる要因となっていた。また
、ｎ十層３ｆにはメモリの動作時には例えば第８図にお
けるデータ線２ａから転送ＭＯＳトランジスタ１゛３を
通して駆動ＭＯＳトランジスタＴ１に電流が流れ、シー
ト抵抗が２０〜１００Ω／口と高いｎ十層ではメモリセ
ル間で電位降下が生じることが問題であった。これを解
決するために従来は数セルごとに１本の割合でアルミニ
ウム配線により接地電位がｎ十層に供給する必要があり
、このアルミニウム配線がメモリチップ全体の面積を増
加させるという問題があった。

２）メモリチップの封止に用いるセラミック材料やレジ
ン材料および配線材料の中には微量に含まれているウラ
ニウム（Ｕ）やトウラム（Ｔｒ）が萌壊するときに発生
するα線がメモリセルに入射すると、α線の飛程に沿っ
て電子−正孔対が発生し、蓄積ノードＮｘ　、ＮＳＩに
蓄えられた電荷に混入して蓄積ノードＮｌ、Ｎ２の電位
を変動させ、この結果メモリの情報が破壊される。

これがソフトエラーと呼ばれる現像である。従来のスタ
ティックメモリでは、駆動ＭＯＳトランジスタＴｌ　、
Ｔｚのドレイン領域ｎ÷拡散層とｐ型シリコン基板との
間に形成されるＰ−Ｎ接合容量やゲート酸化膜による絶
縁膜容量により、α線による電荷消失を補うだけの電荷
が蓄積できた。ところが、メモリセルの面積が縮小され
ると、α線による電荷の消失を補うには蓄積電荷が不十
分になる。したがって、従来形のスタティックメモリセ
ル構造は微細化するとソフトエラー率が増加し、メモリ
の信頼性が著しく低下するという問題があった。

（３）負荷抵抗Ｒｚ　、Ｒｚに用いる高抵抗多結晶シリ
コンは粒界に形成されている電位障壁によりその導電特
性が決まる。したがって、プラズマ窒化膜など多量の電
荷が捕獲されている膜をメモリセルの保護膜に用いる場
合やアルミニウム配線などの電極材料を形成する場合に
高抵抗多結晶シリコンの粒界の電位障壁の高さが変化し
。

このため負荷抵抗Ｒｚ　、Ｒｚの値が変動するという問
題があった。

（４）データ１１２ａ、２ｂと転送ＭＯＳトランジスタ
Ｔａ　、Ｔ４とを接続する接続孔４ａ、４ｂは、転送Ｍ
ＯＳトランジスタＴａ　、Ｔｔのゲート電極１ａとの間
にマスク合せずれのための余裕を保護することがレイア
ウト上必要であり、これがメモリセルの縦方向の寸法の
増加の要因となっていることがメモリセル面積低減の上
で問題となってい□た。

本発明の目的は、従来技術での上記の問題を解決し、所
要面積が小さく、α線によるソフトエラーの耐性の高い
スタティック形ＭＯＳランダムアクセス記憶装置を提供
することにある。

〔問題点を解決するための手段〕

上記目的は、駆動ＭＯＳトランジスタのソースを接地電
位に固定する導電膜を半導体基板の主面より上部に形成
し、この導電膜が容量素子の一方の電極を構成し他方の
電極は蓄積ノードに接続され容量素子の電荷をメモリセ
ルに供給することにより達成される。さらに接地線を構
成する導電膜と同一層により、転送ＭＯＳトランジスタ
のドレインと記憶装置のデータ線を接続することにより
達成される。

〔作用〕

駆動ＭＯＳトランジスタのソースを接続する領域を導電
膜とし半導体基板の主面上に形成することにより接地線
の領域を削除できる。また前記導電膜と同一層で転送Ｍ
ＯＳトランジスタのドレインおよび記憶装置のデータ線
を接続すれば転送ＭＯＳトランジスタのゲートとデータ
線の接続孔との合せ余裕が低減できる。以上により、メ
モリセルの面積を縮小することができる。

また、接地線を構成する前記導電膜および蓄積ノード部
に接続された他の導電膜を電極とする容量素子を形成す
ることにより蓄積電荷を増加させることができ、α線に
よるソフトエラーの耐性を向上できる。

〔実施例〕

以下、本発明の実施例を第１図から第７図により説明す
る。

実施例　１ 第１図は本発明の第１の実施例を示すスタテイク形ＭＯ
Ｓメモリの断面構造である。第１図において、第１層目
の導電膜は多結晶シリコン膜、または金属シリサイド膜
、または金属ポリサイド膜などの導電膜を用いｌＭＯＳ
トランジスタのゲート電極１ａ、ｌｃを構成している。

各トランジスタはシリコン酸化膜８によって電気的に分
離されている。駆動ＭＯＳトランジスタのゲート電極１
０はゲート酸化膜９が一部エッチングされた孔を介して
転送ＭＯＳトランジスタのソース拡散層３ｄに直接接続
されている。接地線１３ｃは第２層目の導電膜である多
結晶シリコン膜、または金属シリサイド膜、または金属
ポリサイド膜などの導電膜を用いて形成され、駆動ＭＯ
Ｓトランジスタのソース拡散層を接続している。さらに
接地線１３ｃと同一層で形成される接続層１３ｂを介し
て転送ＭＯＳトランジスタのドレイン拡散層３ｂとデー
タ線２ｂが接続している。また第３層目の導電膜１５ｂ
は接続孔により転送ＭＯＳトランジスタのソース拡散層
３ｄに接続され、さらに容量絶縁膜２０を介して接地線
１３ｃと容量素子を形成している。

高抵抗素子領域７ｅは両端に低抵抗領域７ｂ。

７ｃを有し、一端７ｃは電源線へ、もう一端７ｂは第３
層目の導電膜１５ｂに接続されている。

第２図（Ａ）、（Ｂ）を用いさらに詳細に説明する。第
２図は本実施例の平面レイアウト図であり、第２図（Ａ
）は第１層目および第２層目の導電膜の平面レイアウト
図、第２図（Ｂ）は第３層目、第４層目の導電膜および
アルミニウム電極の平面レイアウト図である０本実施例
では第２図（Ａ）、（Ｂ）に示されるように、駆動ＭＯ
ＳトランジスタＴＩ　、Ｔｚにソース３ｇ、３ｈは、第
２層目の導電膜１３ｃを用いて接続され、第１層目と第
２層目の導電膜との層間絶縁膜１０に形成された接続孔
１２ｃ、１２ｄを通して互いに接続されている。さらに
第２層目の導電膜１３ｃは接地電位に固定されており、
記憶装置内のすべての駆動ＭＯＳトランジスタのソース
に接続されている。また第２層目の導電膜１３ａ、１３
ｂは接続孔１２ａ、１２ｂを通して転送ＭｏＳトランジ
スタＴａ　、Ｔａのドレイン３ａ、３ｂに接続されてお
り、さらに導電膜１３ａ、１３ｂは接続孔４ａ。

４ｂを通してデータ線のアルミニウム電極２ａ。

２ｂが接続されている。

容量素子の上部電極を構成する第３ＷＩ目の導電膜１５
ａ、１５ｂは第１層と第２層目の導電膜との層間絶縁膜
１０および第２層目と第３層目の導電膜との層間絶縁膜
２０に形成された接続孔１４ａ。

１４ｂを通して転送ＭｏＳトランジスタＴａ。

Ｔａのソース３ｏ、３ｄに接続されている。

また４層目の導電膜は高抵抗素子７ｄ、７ｅおよび電源
線７ｃを構成し、接続孔６ａ、６ｂを通して容量素子の
上部電極１５ａ、１５ｂに接続され、さらに転送ＭＯＳ
トランジスタＴａ　、Ｔａのソース３ｃ、３ｄに微小電
流を供給している。

次に本実施例メモリセルの製造方法を第３図に示す断面
図により、工程順に説明する。

まず、第３図（Ａ）に示すように比抵抗５〜２０Ω・ａ
ｌ（１００）面のｎ形シリコン基板２６内に不純物濃度
１０ｘｉ〜１０”ロー”のＰ形のウェル１６をボロンの
イオン打込みと熱拡散法により形成した後、ＬＯＣ：Ｏ
８法などを用いＭＯＳトランジスタの絶縁分離のための
厚さ１００〜１１０００ｎのシリコン酸化膜８を形成し
、ＭＯＳトランジスタの能動領域となる部分に厚さ１０
〜１１００ｎのゲート酸化膜９を形成する。

次いで第３図（Ｂ）に示すように、ゲート酸化膜９の一
部に接続孔５ｂを形成し、例えば、多結晶シリコンなど
の導電膜をＣＶＤ法で堆積した後リン拡散等で低抵抗化
したのち酸化膜２１をＣＶＤ法等で堆積しホトリソグラ
フィとドライエツチングによりゲート電ｉ１ａ、Ｌｃを
形成し、このゲート電極１ａ、ｌｅをマスクとしてヒ素
等のイオン打込みを行ないＮ形の不純物拡散ｆｆ３ｂ、
３ｄを形成する。

次いで第３図（Ｃ）に示すように、層間絶縁膜であるシ
リコン酸化膜等１０をＣＶＤ法等で厚さ５０〜ｂ のソース拡散層及び転送ＭＯＳトランジスタのドレイン
拡散層３ｂ上に接続孔１２ｂを開孔し、第２層目の導電
膜である例えば多結晶シリコンや金属シリサイド膜など
をＣＶＤ法あるいはスパッタ法等で堆積し、リン拡散あ
るいはイオン打込み等でＮ形不細物を導入した後、ホト
リソグラフィとドライエツチングにより、接地線１３ｃ
および接続層１３ｂを形成する。

次いで第３図（Ｄ）に示すように容量を形成するための
薄い１０〜１００ｎ１１の絶縁膜２０を堆積した後、接
続孔１４ｂを開孔し転送ＭＯ８）−ランジスタのソース
拡散Ｊ１５３ｄを露出させ、第３層目の導電膜として厚
さ１００〜５００ｎｍの多結晶シリコン等をＣＶＤ法等
で堆積し、リン等のＮ形不細物を１Ｑ１３〜１０１Ｂａ
ｉ−”導入した後、ホトリソグラフィとドライエツチン
グにより容量素子の上部電極１５ｂを形成する。

次いで第３図（Ｅ）に示すように厚さ５０〜５００ｎｍ
のシリコン酸化膜等の絶縁膜３０をＣＶＤ法等で堆積し
た後、接続孔６ｂを開孔し。

第３層目の導電膜１５ｂの一部を露出させた後。

高抵抗素子を形成する第４層目の導電膜として厚さ５０
〜２００ｎａ＋の多結晶シリコンをＣＶＤ法等で堆積し
た後ホトリソゲラブイとドライエツチングによりパター
ニングし、高抵抗部７ｅの両端にヒ素をイオン打込みに
より１０１６〜１０１６０″″２注入し低抵抗部７ｂ、
７ｃを形成する。

次いで第３図（Ｆ）に示すようにＰＳＧ膜等の層間絶縁
膜１１を厚さ１００〜１０００ｎ１１１堆積した後、接
続孔４ｂを開孔し接続層１３ｂの一部を露出させ電極形
成のためのアルミニウムを５００〜２０００ｎｍ堆積し
、ホトリソグラフィとドライエツチングにより、ビット
線となるアルミニウム電極２ｂを形成する。

本実施例によれば、蓄積ノードＮ１　、Ｎｚの蓄積電荷
を多くとることができ、α線によるソフトエラーを低減
できる。また接地線を導電膜とすることにより、メモリ
セル面積を約１０％削減できる。

実施例　２ 第４図は本発明の第２の実施例を示すスタテイク形ＭＯ
Ｓメモリの断面構造を示す。第１図において、第１層目
の導電膜は多結晶シリコン膜、または金属シリサイド膜
、または金属ポリサイド膜などの導電膜を用いｌＭｏ５
トランジスタのゲート電極１ａ、ｌｃを構成している。

各トランジスタはシリコン酸化膜８によって電気的に分
離されている。駆動ＭＯＳトランジスタのゲート電極１
ｃはゲート酸化膜９が一部エッチングされた孔を介して
転送ＭＯＳトランジスタのソース拡散層３ｄに直接接続
されている。接地線１３ｃは第２層目の導電膜である多
結晶シリコン膜、または金属シリサイド膜、または金属
ポリサイド膜などの導電膜を用いて形成され、駆動Ｍｏ
Ｓトランジスタのソース拡散層を接続している。さらに
接地線と同一層で形成される接続層１３ｂを介して転送
ＭｏＳトランジスタのドレイン拡散層３ｂとデータ線２
ｂが接続している。また第３層目の導電膜は、第１層目
および第２層目の導電膜との層間絶縁膜１０．第２層目
および第３層目の導電膜との層間絶縁膜２０に開孔され
た接続孔を通して、転送ＭＯＳトランジスタのソース拡
散層３ｄに接続され、さらに容量絶縁膜２０を介して接
地線１３ｃと容量素子を形成する上部電極１５ｂと、高
抵抗素子７ｅに電源電圧を供給する電源線１５ｃを構成
している。さらに高抵抗素子７ｅの他端は容量素子の上
部電極１５ｂを構成する第３層目を介して転送ＭＯＳト
ランジスタのソース拡散層３ｄに接続されている。

第５図（Ａ）、（Ｂ）を用いてさらに詳細に説明する。

第５図は本実施例の平面レイアウト図であり、第５図（
Ａ）は第１層目および第２層−目の導電膜の平面レイア
ウト図、第５図（Ｂ）は第３層目、第４層目の導電膜お
よびアルミニウム電極の平面レイアウト図である０本実
施例では第５図（Ａ）、（Ｂ）に示されるように、駆動
ＭＯＳトランジスタＴｘ、Ｔｚのソース拡散層３ｇｅ３
ｒは第２層目の導電膜１３ｃにより第１層目と第２層目
の導電膜との絶ａｇｔｏに形成された接続孔１２ｃ、１
２ｄを通して互いに接続されている。

さらに第２層目の導電１Ｌｌａ１３Ｃは接地電位に固定
されており、記憶装置内のすべての駆動ＭｏＳトランジ
スタのソースに接続されている。また第２層目の導電［
１３ａ、１３ｂは接続孔１２ａ。

１２ｂを通して転送ＭｏＳトランジスタＴａ。

Ｔ４のドレイン３ａ、３ｂに接続されており、さらに導
電膜１３ａ、１３ｂは接続孔４ａ、４ｂを通してデータ
線のアルミニウム電極２ａ、２ｂが接続されている。

容量素子の上部電極を構成する第３層目の導電膜１５ａ
、１５ｂは第１層目と第２層目との層間絶縁膜１０およ
び第２層目と第３層目の導電膜との層間絶縁膜２０に形
成された接続孔を通して転送ＭＯＳトランジスタＴａ、
Ｔ番のソース３ｃ。

３ｄに接続されている。また第３層目の導電膜１５ｃは
高抵抗素子Ｒｔ　、Ｒｚを構成する第４層目の導電膜７
ｄ、７ｅに接続孔６ｃ、６ｄをを通して接続されている
。ここで第３層目の導電膜１５ｃは電源電圧Ｖ　ｃ　ｃ
に固定され、第４層目の導電膜で構成される高抵抗素子
７ｄ、７ｅを介し。

接続孔６ａ、６ｂを通して転送ＭｏＳトランジスタＴｓ
　、Ｔ４のソース３ｃ、３ｄに微少電流を供給している
。

次に本実施例メモリセルの製造方法を第６図に示す断面
図により、工程順に説明する６まず第６図（Ａ）に示す
ように比抵抗５〜２０Ω・ｆｆ１（１００）面のｎ形シ
リコン基板２６内に不純物濃度１０１８〜１０”ｃｍ−
”のＰ形のウェル１６をボロンのイオン打込みと熱拡散
法により形成した後、ＬＯＣＯ５法などを用いＭＯＳト
ランジスタの絶縁分離のための厚さ１００〜１１０００
ｎのシリコン酸化膜８を形成しｌＭＯＳトランジスタの
能動領域となる部分に厚さ１０〜１１００ｎのゲート酸
化膜９を形成する。・ 次いで第６図（Ｂ）に示すように、ゲート酸化膜９の一
部に接続孔５ｂを形成し、例えば多結晶シリコンなどの
導電膜をＣＶＤ法で堆積した後リン拡散等で低抵抗化し
１次いで酸化膜２１をＣＶＤ法等で堆積しホトリソグラ
フィとドライエツチングによりゲート電極１ａ、ｌｃを
形成し、このゲート電極１ａ、ｌｃをマスクとしてヒ素
等のイオン打込みを行ないＮ形の不純物拡散層３ｂ。

３ｄを形成する。

次いで第６図（Ｃ）に示すように、層間絶縁膜１０であ
るシリコン酸化膜等をＣＶＤ法等で厚さ５０〜５００ｎ
ｍ堆積し、駆動ＭＯＳトランジスタのソース拡散層およ
び転送ＭＯＳトランジスタのドレイン拡散層３ｂ上に接
続孔１２ｂを開孔し、第２層目の導電膜である例えば多
結晶シリコン膜や金属シリサイド膜などをＣＶＤ法ある
いはスパッタ法等で堆積し、リン拡散あるいはイオン打
込み等でＮ形不細物を導入した後、ホトリソグラフィと
ドライエツチングにより接地線１３ｃおよび接続層１３
ｂを形成する。

次いで第３図（Ｄ）に示すように、容量を形成するため
の薄い１０〜１００止の絶縁膜２０を堆積した後、接続
孔１４ｂを開孔し、転送ＭＯＳトランジスタのソース拡
散層３ｄを露出させ、第３層目の導電膜として厚さ１０
０〜５００ｎ＋＋＋の多結晶シリコン等をＣＶＤ法等で
堆積し、リン等のＮ形不細物をＩＱＩＢ〜１０１６■−
８遵入した後、ホトリソグラフィとドライエツチングに
より、容量素子の上部電極１５ｂおよび電源電圧線１５
ｃを形成する。

次いで第６図（Ｅ）に示すように、厚さ１００〜５００
ｎｍのシリコン酸化膜等の絶縁膜３０をＣＶＤ法等で堆
積した後、接続孔６ｂ、６ｄを開孔し、第３層目の導電
膜１５ｂ、１５ｃの一部を露出させ高抵抗素子を形成す
る第４層目の導電膜として厚さ５０〜２００ｎｍの多結
晶シリコンをＣＶＤ法等で堆積し、ホトリソグラフィと
ドライエツチングにより高抵抗素子領域７ｅを形成する
。

次いで第６図（Ｆ）に示すようにＰＳＧ膜等の層間絶縁
膜１１を厚さ１ｏＯ〜１１０００ｎ堆積した後、接続孔
４ｂを開孔し接続層１３ｂの一部を露出させ電極形成の
ためのアルミニウムを５００〜２０００ｎｍ堆積しホト
リソグラフィとドライエツチングにより、ビット線とな
るアルミニウム電極２ｂを形成する。

本実施例によれば、第１の実施例より蓄積容量は小さい
が高抵抗素子７ｄ、７ｅの長さを長くすることができる
ので、記憶装置の消費電力を少なくできる。

以上述べた第１および第２の実施例では、第２層目の導
電膜で接地線を、第３層目の導電膜で容量素子の上部電
極を構成したが、第３層目の導電膜を接地線とするとと
もに容量素子の上部電極とし、第２層目の導電膜を容量
素子の下部電極として蓄積ノードに接続することもでき
る。

実施例　３ 本実施例は、転送ＮＯＳトランジスタのドレイン拡散層
と第２層目の導電膜との接続構造、および駆動ＭＯＳト
ランジスタのソース拡散層と第２層目の導電膜との接続
構造に特徴がある。第７図は、本実施側による転送ＭＯ
８ｈランジスタ部の断面構造を製造工程順に示したもの
で隣接する転送ＭｏＳトランジスタも含まれている。

まず第７図（Ａ）に示すようにｎ形シリコン基板２６上
にＰウェル領域１６を形成し、能動領域となる部分に厚
さ１０〜ｂ ９を形成した後、ゲート電極となる多結晶シリコンなど
の導電膜３１をＣＶＤ法等により厚さ１００〜５００ｎ
ｍ堆積し、リン拡散等により低抵抗化した後、シリコン
酸化膜等の絶縁膜２１をＣＶＤ法等により厚さ５０〜５
００ｎｎ＋堆積する。

次いで第７図（Ｂ）に示すように、ホトリソグラフイと
ドライエツチングによりゲート電極のパターンに絶縁膜
２１ａ、２１ｂおよび導電膜３１ａ。

３１ｂを形成し、ゲート電極をマスクとして、ヒ素等の
Ｎ彫工細物をイオン打込みし、Ｍｏ８）−ランジスタの
ソース・ドレイン拡散１９２２　ａ　、　２２　ｂ　。

２２ｃを形成する。

次いで第７図（Ｃ）に示すように、シリコン酸化膜をＣ
ＶＤ法等により厚さ１００〜５００口ｍ堆積し、異方性
のドライエツチングにより平担部のシリコン酸化膜をエ
ツチングし、ゲート電極３１ａ。

３１ｂの側壁にサイドウオールスペーサ２３を形成する
。

次いで第７図（Ｄ）に示すように、シリコン酸化膜等の
絶縁膜１０をＣＶＤ法等により厚さ５０〜５００ｎｍ堆
積し、第２層目の導電膜と拡散層との接続孔２４を転送
ＭｏＳトランジスタのドレイン拡散層２２ｂ上に開孔す
る。

次いで第７図（Ｅ）に示すように、多結晶シリコン膜を
厚さ５０〜５００ｎｍ堆積し、第２層目の導電膜２５を
形成する。ここで第２層目の導電膜は金属シリサイド、
あるいは金属ポリサイドなどでもよい。

次に第７図（Ｆ）に示すように、第２層目と第３層目の
導電膜との層間絶縁膜２０．第３層目と第４層目の導電
膜との層間絶縁膜３０、およびアルミニウム電極下の層
間絶縁膜１１をそれぞれＣＶＤ法等により堆積した後、
第２層目の導電膜２５上に接続孔を開孔しデータ線とな
る厚さ５００〜２０００ｎＩ１１のアルミニウム電極２
を形成するにこで、アルミニウム電極２と第２層目の導
電膜２５との接続孔は、第２層目の導電ｌｌＡ２５上で
あればどこでもよく、ゲート電極３１８゜３１ｂ上にも
形成することができ、従来のようにゲート重積と接続孔
との合せを必要としない。

また第７図（Ｄ）において、接続孔２４を開孔する際、
ゲート電極３１ａ、３ｉｂ上の酸化膜２１ａ、２１．ｂ
がゲート酸化膜９に対して十分に厚ければ、接続孔２４
がゲート電極３１ａ。

３１ｂ上に重なってもゲート電極３１ａ、３１ｂは露出
することはなく、第７図（Ｅ）における第２層目の導電
膜と短絡することはない。

本実施例は隣接するカラムの駆動ＭＯＳトランジスタ間
でも同様であり、この場合上記第２層目の導電膜２４は
接地線となる。

以上述べた実施例では、ｎ形シリコン基板内に形成され
たｐ型つェル内のｎチャネルＭＯＳトランジスタを用い
て説明したが、ｐ型シリコン基板に形成されたｎチャネ
ルＭＯＳトランジスタを用いてもよく、同様の効果を生
じさせることができる。

〔発明の効果〕

本発明によれば、高集積化が可能で、しかも微細化に伴
うα線に起因したソフトエラー率の増加を防止するスタ
テイク形ＭＯＳメモリを実現することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す断面図、第２図は
第１図の平面レイアウト図、第３図は第１図の形成工程
断面図、第４図は本発明の第２の実施例を示す断面図、
第５図は第４図の平面レイアウト図、第６図は第４図の
形成工程断面図、第７図は本発明の第３の実施例を示す
形成工程断面図、第８図は従来のメタティクＭＯＳメモ
リセルの等価回路、第９図はそのメモリセルの断面図。 第１０図は第９図の平面レイアウト図である。 ２６・・・ｎ形シリコン基板、１６・・・ｐ形つェル、
ｌａ、ｌｂ、　１ａ、３１ａ、３１ｂ＝第１層目の導電
膜、１３　ａ　ｇ　１３　ｂ　ｇ　１３　ｃ　ｅ　２５
　・・・第２層目の導電膜、１５　ａ　、　１５　ｂ　
、　１５　ｃ　”・第３層目の導電膜、７．ａ、７ｅ・
・・第４層目の導電膜、２゜２ａ、２ｂ、−アルミニウ
ム電極、３ａ、３ｈ。 ２２ａ〜２２ｂ・・・ソースまたはドレイン拡散層。 ２０・・・容量素子の絶縁膜、１３ｃ・・・接地線、７
ｃ。 １５ｃ・・・電源線、７ｄ、７ｅ・・・高抵抗部、５ａ
〜５　ｃ　、　４　ａ　、　４　ｂ　、　１２　ａ　〜
１２　ｄ　、　１４　ａ　。 第　１　図 ￥２　ロ ＋＋１ルーーＡ　　　　　　Ｈ−一−を乞ルーーー４堵
　３　口 （ハ） （Ｂ） （Ｃ） ＣＤ） 第　３　図 （Ｅ−） ＣＦ） ８４　口 第　５　凹 （Ａ）　　　　　　　　　　　　（Ｂ’）Ｈ−１℃ルー
−１１−−１でルー−Ｈ １５Ｃ電；ｊ？線 第　６　図 （Ａ） （Ｂ） （Ｃ） （しン 第　６　口 （Ｅン （Ｆ） 第　７　圀 （Ａン クＩ （Ｃン 第　８　口 第　９　圀 第　１０　口 （Ａ） ＋＋乞ル→ （Ｂン １−−１セル−→

Claims (1)

1. 【特許請求の範囲】 １、半導体基板の表面上に設けられたフリップフロップ
   を構成する２個の駆動トランジスタとこれと対をなす２
   個の転送トランジスタと２個の負荷、素子を有するスタ
   テイク形ランダムアクセスメモリセルにおいて、１層目
   の導電膜により能動トランジスタのゲート電極を構成し
   、かつ２層目及び３層目の導電膜により容量素子の上下
   双方の電極を構成するとともに一方の導電膜が駆動トラ
   ンジスタのソースを接地電位に固定し他方の導電膜が蓄
   積ノードに接続されており、４層目の導電膜により高抵
   抗素子が構成されたことを特徴とする半導体記憶装置。 ２、第４層目の導電膜が高抵抗素子を構成するとともに
   該高抵抗素子に電源電圧を供給する電源線を同一層で構
   成したことを特徴とする特許請求の範囲第１項記載の半
   導体記憶装置。 ３、第３層目の導電膜が容量素子の上層電極を構成する
   とともに、高抵抗素子に電源電圧を供給する電源線を同
   一層で構成したことを特徴とする特許請求の範囲第１項
   記載の半導体記憶装置。 ４、接地線を構成する導電膜は、転送ＭＯＳトランジス
   タのドレインおよび記憶装置のデータ線とに接続される
   導電膜と同一層にて構成されたことを特徴とする特許請
   求の範囲第１項記載の半導体記憶装置。