JPH01166553A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、スタティック型ランダムアクセス記憶装置に
係り、特に高集積でかつ誤動作の少ない高速動作が可能
な半導体記憶装置に関する。

〔従来の技術〕

従来のスタティック型ランダムアクセスメモリセルでは
、メモリの書き込み、読み出しの動作速度を速くするた
めに、例えば２ｙＩＲのアルミニウム電極を用いること
がある。この種の装置として関連するものには例えば［
日経マイクロデバイス誌。

１９８７年８月号、翫２６，７１頁から８７頁」等が挙
げられる。この種の装置では２層のアルミニウム配線を
用いることにより、メモリ周辺回路の信号配線やメモリ
セルのデータ線に寄生的に生じている容量成分を低減し
、さらにメモリセルの接地配線の抵抗値を低減している
。

従来技術を第３図の等価回路を用いて説明すると、一対
の駆動ＭＯＳトランジスタＴＩ　、Ｔｚの一方のドレイ
ンが他方のゲートに接続され、それぞれのドレインには
負荷抵抗Ｒｚ　、Ｒｚが接続され、Ｔｌ　、Ｔｚのソー
スは所定の電位（例えば接地電位）に固定されて、Ｒｚ
　、Ｒｚの他端には電源電圧Ｖｃｃが印加されている。

さらに接続点Ｎ１ｗＮ２には転送ＭｏＳトランジスタＴ
ｓ　、Ｔａが接続されている。以上の４つのＭＯＳトラ
ンジスタＴ１．Ｔｘ　ｐ　Ｔａ　ｔ　Ｔ４と２つの負荷
抵抗Ｒ１。

Ｒ２により１ビツトのメモリセルが構成されている。な
お、３はワード線、９，９′はデータ線である。負荷抵
抗Ｒ１、Ｒｉには一般に高抵抗ポリシリコンが用いられ
ている。

次に第４図および第５図（Ａ）、（Ｂ）を用いて従来技
術をより詳細に説明する。第４図は第５図の平面図のＡ
−Ａ’の断面に対応する断面図である。第５図（Ａ）は
転送ＭＯＳトランジスタお〜よび駆動ＭＯＳトランジス
タの平面図、（Ｂ）は高抵抗ポリシリコンの平面図であ
る。第４図および第５図（Ａ）においてＭＯ８ｈランジ
スタのゲート電極３ａ、３ｂ、３ｃは第１層目の導電層
であり、高抵抗素子は第２層目の導電層である多結晶シ
リコンの一部に形成された高抵抗ポリシリコン５ｄ、５
ｅにより構成されている。２つの転送ＭＯＳトランジス
タは共通のゲート電極３ａで構成されておりこのゲート
電極３ａはメモリセルのワード線を構成している。また
駆動ＭｏＳトランジスタのゲート電極３ｂ、３ｃは接続
孔２ｃ。

２ｂを介して互いのドレイン領域１ｇ、ｌｄに交差接続
されており、フリツプロツプ回路を構成している。

高抵抗ポリシリコン５ｄ、５ｅの両端は低抵抗ポリシリ
コン５ａ、５ｂ、５ｃになっており、低抵抗ポリシリコ
ン５ｃは電源電圧Ｖｃｃの給電線となっている。また、
転送ＭＯＳトランジスタのｎ型不純物領域１ａ、ｌｂに
は接続孔（コンタクトホール）６ａ、６ｂを介して＠１
層目のアルミニウム電極７ａ、７ｂが接続されており、
さらに接続孔（ピアホール）８ａ、８ｂを介して第２層
目のアルミニウム電極９ａ、９ｂが接続されている。

ここで第２層目のアルミニウム電極９ａ、９ｂはメモリ
セルのデータ線となっている。また、第１層目のアルミ
ニウム電極７Ｃは２つの接続孔６ｃ。

６ｄを介してそれぞれの駆動ＭＯＳトランジスタのソー
ス活性領域１ａ、ｉｆに接続されておりすべてのメモリ
セルに接地電位を給電している。

〔発明が解決しようとする問題点〕

上記従来技術では微細な配線ピッチが要求されるデータ
線に第２層目のアルミニウム電極を用いているため第２
層目のアルミニウム電極に高度な配線技術が必要になっ
てくる。すなわち、一般には高い段差上に形成される第
２層目のアルミニウム電極配線は第１層目のアルミニウ
ム電極に比べ寸法シフトや接続孔への７ライメント精度
の点で微細化が困難であった。従ってメモリセルの面積
を縮小するためにはメモリの周辺回路の信号配線には前
記従来技術で述べたように第２層目のアルミニウム電極
を用い配線の寄生容量を低減し、メモリセルのデータ線
には微細加工が容易な第１層目のアルミニウム電極を用
いることにより□製造工程が容易になり、製造歩留まり
も向上することが容易に類推できる。

しかし、データ線を第１層目のアルミニウム電極で形成
し、メモリセルの接地配線を第２層目のアルミニウム電
極で形成しようとすると第２層目のアルミニウム電極は
直接駆動ＭｏＳトランジスタのソース不純物領域に接続
することは製造技術の面で困難であるから、第１層目の
アルミニウム電極を媒介してそれぞれの駆動ＭＯＳトラ
ンジスタのソース不純物領域と第２層目アルミニウム電
極を接続する必要があるが、第１層目のアルミニウム電
極でこれらの媒介電極とメモリセルのデータ線を形成す
るメモリセル面積の縮小に大きな障害となることは明ら
かである。

また、２つの駆動ＭｏＳトランジスタのソース不純物領
域と第１層目のアルミニウム電極を接続するためにはそ
れぞれのソ、−ス不純物領域に接続孔、すなわちコンタ
クトホールを形成する必要があり、この点に関し次の様
な問題があった。すなわち、従来コンタクトホール部に
アルミニウム電極を形成する場合に、コンタクトホール
とアルミニウム電極との重なり余裕が必要であり、これ
がメモリセル面積縮小の障害となっていた。これは（１
）アライメントのずれを考慮する必要があること（２）
アルミニウムの加工では寸法シフト（特にドライエッチ
による寸法細り）がポリシリコン等の導電膜に比べ大き
いこと（３）アルミニウムとｎ形不純物領域を接触する
とアルミニウムがｐ型不純物として作用し、接合特性が
劣化するためこれを防止する目的で予めｎ型の高濃度不
純物層を接触部に比較的深く形成しなければならず、コ
ンタクトホールがＭｏＳトランジスタや素子分離領域に
接近しているとそれらの特性劣化を引き起こすこと等の
理由による。

また、負荷抵抗に用いている高抵抗ポリシリコンは、粒
界の電位障壁によりその導電特性が決まっており、上部
の電極配線の電位やノイズにより抵抗値が大きく変動し
、動作の不安定性の原因となっていた。

本発明の目的は上記従来技術の問題点を解決し。

所要面積が小さく、動作の安定なスタティック型ランダ
ムアクセス記憶装置を提供することにある。

〔問題点を解決するための手段〕

上記目的は、駆動ＭＯＳトランジスタのソースを接地電
位に固定する導電膜を半導体基板の主面より上部に形成
し、上記導電膜と接地配線のアルミニウム電極をメモリ
セル上の少なくとも１ケ所で接続し、第１層目のアルミ
ニウム電極をデータ線、第２層目のアルミニウム電極を
接地配線として使用することにより、達成される。

〔作用〕

上記導電膜は２つの駆動ＭｏＳトランジスタのドレイン
領域と接地配線とにそれぞれ接続されているためメモリ
セル内のコンタクトホールの数を減らすことができ、メ
モリセル面積を低減することができる。また、第１層目
のアルミニウム電極をデータ線に使用し、第２層目のア
ルミニウム電極を接地配線に使用するためのアルミニウ
ムの微細加工が容易になり裂造歩留まりを向上させるこ
とができ、第２層目のアルミニウム電極は上記導電膜の
膜抵抗による接地電位の変動を防止し、各メモリセルに
安定した接地電位を供給する。さらに上記導電膜は接地
電位に固定されているために高抵抗素子の静電シールド
としても作用するためメモリセル動作を安定にすること
ができる。

〔実施例〕

以下１本発明の詳細な説明する。

実施例１ 第１図（Ａ）、（Ｂ）および第２図（Ａ）　、（Ｆ３）
はそれぞれ本発明によるスタティック形メモリセルの平
面図と断面図を示している。第１図（Ａ）は駆動ＭＯＳ
トランジスタおよび転送ＭＯＳトランジスタおよびワー
ド線とデータ線部の平面図であり、同図（Ｂ）は高抵抗
部の平面図である。また第２図（Ａ）および（Ｂ）はそ
れぞれ第１図（Ａ）のＡ−Ａ’　およびＢ−Ｂ’　にお
ける断面図である。第１図および第２図において、駆動
ＭＯＳトランジスタおよび転送ＭＯＳトランジスタはｎ
型シリコン基板１０内に形成されたｐ型不純物の島領域
（Ｐウェル）１１内に形成されており、それぞれのゲー
ト電極３ａ、３ｂ、３ｃはいずれも第１層目の導電膜で
ある。また、駆動ＭＯＳトランジスタのゲート電極３ｂ
、３ｃは接続孔２ｃ。

２ｂを介してそれぞれのソース領域１ｇ、ｌｄに交叉接
続されている。また、高抵抗ポリシリコン５ｄ、５ｅは
第２層目の導電膜に形成されており、その一端の低抵抗
ポリシリコン５ｃは電源電圧Ｖｃｃの配線となっており
、他端の低抵抗ポリシリコン５ａ、５ｂは接続孔４ａ、
４ｂを介して？？積ノードの拡散層領域１ｃ、ｌｄにそ
れぞれ接続されている。また、駆動ＭｏＳトランジスタ
のソース領域１ｅ、Ｉｆには接続孔２１ａ、２１ｂがそ
れぞれ開孔されており、第３層目の導電膜である低抵抗
ポリシリコン１８が接続されている。さらに、低抵抗ポ
リシリコン１８にはコンタクトホール６ｅが開孔されて
おり第１層目のアルミニウム電極１９ｃと接続されてお
り、さらに接続孔８ｃを介して第２層目のアルミニウム
電極２０ｂが接続されている。第２層目のアルミニウム
２０ａおよび２０ｂはそれぞれ分割ワード線および接地
配線となっている。また、転送ＭＯＳトランジスタの拡
散層領域１ａ、ｌｂにはコンタクトホール６ａ、６ｂを
介して第１Ｍ！Ｊ目のアルミニウム電極１９ａ、１９ｂ
が接続されており、この第１層目のアルミニウム電極１
９ａ、１９ｂはメモリセル内の２本のデータ線となって
いる。

なお、第３層目の導電膜はポリシリコンでなくてもよく
、例えばタングステンなどの高融点金属とシリコンの化
合物であるタングステンシリサイドやタングステンシリ
サイドとポリシリコンの複合膜、または高融点金属だけ
であってもよく、低抵抗材料であれば使用できる。

次に本実施例の製造工程について第６図を用いて説明す
る。同図（Ａ）〜（Ｆ）は本実施例によるスタティック
ＭＯＳメモリセルの各製造工程における断面図であり、
各部の製造工程の様子がよく理解できるように各接続孔
の位置は第１図（Ａ）。

（Ｂ）に示した平面図と異なっている１本実施例ではメ
モリセル内に用いられているＭＯＳトランジスタは全て
ｐ型つェル内のｎチャネルＭＯＳトランジスタであり、
メモリ周辺回路はダブルウェルを用いた相補形ＭＯ８（
０ＭＯ８）回路を用いているが、ＰウェルまたはＮウェ
ルの単一ウェル構造でもよい、またシリコン基板の導電
型についてもｎ型でもｐ型でもよい。また、本実施例で
はメモリセル部の製造工程について述べるが、ＣＭＯ５
回路の製造工程については既に公知の技術を用いること
ができる。

まず、比抵抗１０Ωｃｍ程度のｎ型シリコン基板１ｏ内
にボロンのイオン打込み法と熱拡散法により不純物濃度
１０１Ｂ〜ｌ　Ｑ　１７Ｃ１１−１，深さ１〜１０μｍ
のＰ型ウェル１１を形成した後１選択酸化法によりｐ型
のチャネルストッパ層２２と素子分離用の厚さ１００〜
１１０００ｎのシリコン酸化膜（フィールド酸化膜）１
２を形成し、続いてＭＯＳトランジスタの能動領域とな
る部分に厚さ１０〜１１００ｎのゲート酸化膜１３を形
成する〔第６図（Ａ））。

次に、ゲート酸化膜１３の一部に接続孔２ｂを形成し、
ポリシリコン膜をホトリソグラフィとドライエツチング
により加工し、ダート電極３ａ。

３ｃを形成し、これらのゲート電極をイオン打込みのマ
スクとしてヒ素等のイオン打込みと所定のアニールによ
り深さ０．１〜０．３μｍ程度のｎ型不純物領域１ｂ、
ｌｄ、ｉｆを形成する。なお。

ゲート電極材料は高融点金属シリサイド膜やポリシリコ
ンと高融点金属との複合膜（ポリサイド）でもよく、タ
ングステンなどの高融点金属だけでの導電膜でもよい、
〔第６図（Ｂ）〕。

次にシリコン酸化膜（ＳｉＯｚ）１４を減圧化学気相成
長法（ＬＰＧＶＤ）により５０〜１０００ｎ脂の厚さに
堆積し、接続孔４ｂを開孔した後、第２層目の導電膜と
なるポリシリコン膜をＬＰＣＶＤ法で２０〜５００ｎｍ
の厚さに堆積し、ホトリソグラフィとドライエツチング
により高抵抗ポリシリコン５ｅを形成する【第６図（ｃ
））。

次に厚さ５０〜１１０００ｎのシリコン酸化膜をＬＰＣ
ＶＤ法により堆積し、ホトリソグラフィとドライエツチ
ング技術を用いて接続孔２１ｂを開孔し、続いて厚さ５
０〜１０００ｎ履のポリシリコン膜１８をＬＰＣＶＤ法
を用いて堆積し、気相拡散法などを用いてリン等の不純
物を高濃度に添加し低抵抗化した後ホトリソグラフィと
ドライエツチングにより接地配線としてバターニングす
る〔第６図（Ｄ））。

次にシリコン酸化膜１５をＣＶＤ法により１００〜１１
０００ｎの厚さに堆積し、接続孔６ｅを形成した後第１
層目のアルミニウム電極１９ｂ、１９ｃを１００〜１０
００ｎｉ＋の厚さに形成する〔第６図（Ｅ）〕。次にシ
リコン酸化膜などの層間絶縁膜１６を１００〜１１００
０ｎの厚さに堆積した後接続孔８ｃを開孔し、厚さ１０
０〜１１０００ｎの厚さのアルミニウム電極２０ａ、２
０ｂを形成する〔第６図（Ｆ）〕。

本実施例によれば、メモリセル内のデータ線等。

微細加工技術が必要な層を第１層目のアルミニウム電極
で形成し、第２層目のアルミニウム電極は微細加工技術
を必要としない接地配線や分割ワード線として用いるた
めに、第２層目のアルミニウムの加工が容易になり、製
造歩留まりを大幅に向上させることができる。

実施例２ 本実施例は実施例１の第３層目と第２層目の導電膜の間
に形成される容量を積極的に利用し、電極配線や、メモ
リチップの封止に用いるレジン材料などに含まれている
ウラニウム（Ｕ）やトリウム（Ｔｈ）が崩壊するときに
発生するα線がメモリセルに入射すると起こるソフトエ
ラーを低減することを目的としている。

第７図は本実施例によるスタティック形メモリセルの断
面図を表わしている。同図においてフリップフロップ回
路の蓄積ノードを形成している高濃度ｎ型不純物領域１
ａには高抵抗ポリシリコン５ｅが接続されており、高抵
抗ポリシリコン５ｅの端部にｎ型不純物領域との接続の
ために設けられた低抵抗ポリシリコン５ｂを転送ＭＯＳ
トランジスタのゲート電極３ａ上にオーバーラツプする
ように形成し、さらにこの低抵抗ポリシリコン上にオー
バーラツプするように第３層目の導電膜１８を形成して
いる。

本実施例によれば、第３層目の導電膜１８と５ｉＯｚ膜
１７および低抵抗ポリシリコン１ｌｆｉ５ｂにより容量
素子が形成され、蓄積電荷を増すことができるためソフ
トエラー耐性の高いスタティック形メモリセルを提供す
ることができる。

さらに第８図に示すように、第３層目の導電膜１８と低
抵抗ポリシリコン膜５ｂの間の絶縁膜にシリコン窒化膜
とシリコン酸化膜の複合膜などのような高誘電率の絶縁
膜２２を用いることによりメモリセル面積を増加させる
ことなく容量を増加させることができる。

実施例３ 本実施例は実施例１におけるスタティック型ランダムア
クセスメモリセルで、駆動ＭＯＳトランジスタのソース
を接地電位に固定する導電膜に第２層目の導電膜を用い
、しかもこの第２層目の導電膜と上記ＭＯ８，トランジ
スタのソース不純物領域とを自己整合的に接続したもの
である。

第９図は（Ａ）、（Ｂ）は本実施例によるスタティック
型ランダムアクセスメモリセルの平面図であり、同図（
Ａ）は駆動ＭｏＳトランジスタと転送ＭＯＳトランジス
タ、およびデータ線、ワード線、自己整合接続部を有す
る接地配線の部分を示しており、同図（Ｂ）は高抵抗ポ
リシリコンと電源配線の部分を示しており、さらに第１
０図は第９図のＢ−Ｂ’線における断面構造を示す図で
ある。第９図および第１０図において、駆動ＭＯＳトラ
ンジスタのソース不純物領域１ｅ、ｌｆ上には接続孔２
１ａ’　、２１ｂ’　が開孔されており、第２層目の導
電膜として例えば低抵抗ポリシリコン膜２３が接続され
ているが実施例１のゲート材料と同様、高融点金属や高
融点金属シリサイドや高融点金属ポリサイドなどの導電
膜であってもよい、なお上記接続孔２１ａ′においては
ゲート電極３ｂ、３ｂ’の表面にはシリコン酸化膜２５
が形成されているために接続孔２１８′を形成したため
にゲート電極３ｂ表面が露出することはない。

また、枦−トＷＬｇ４３ｂの側壁は接続孔２１　’ａ　
’のエツチングで形成された絶縁膜１４によるサイドウ
オールスペーサで電気的に絶縁されている。したがって
接続孔２１ａ′はゲート電極３　ａ、３　ａ’上に配置
してもこれらのゲート電極とポリシリコン膜２３は短絡
することはない。

また、高抵抗ポリシリコン２４ｄ、２４ｅは第３層目の
ポリシリコン膜に形成されており、一方の端部のポリシ
リコン膜２４ａ、２４ｂは低抵抗化されており、フリッ
プフロップ回路の蓄積ノードを形成している不純物領域
１ｃ、ｌｄに接続孔４ａ、４ｂを介して接続されている
。さらに他方の低抵抗ポリシリコン２４ｃは電源電圧Ｖ
ｃｃの給電配線となっており、メモリセルに電源電圧Ｖ
ｃａを供給している。

次に、上記自己整合接続部の製造工程について第１１図
（Ａ）〜（Ｅ）を用いて説明する。まず、シリコン基板
１０上にＰ型ウェルと素子分離用のシリコン酸化膜１２
とゲート酸化膜１３を形成するまでの工程は実施例１と
同じである〔第１１図（Ａ））。

次にゲート酸化膜１３の一部に接続孔を開孔した後、厚
さ５０〜５００ｎｗ＋のポリシリコン１ｌｆｉ３ｂ。

３ｂ’　、３ｃをＬＰＣＶＤ法により堆積した後、公知
の方法によりリン等のｎ型不純物を１０１９〜１０”、
　ｃｒｓ−”で高濃度に添加し低抵抗化した後、シリコ
ン酸化膜（Ｓｉｎ２膜）２５をＬＰＣＶＤ法により５０
〜５００ｎｍの厚さに堆積し、上記ポリシリコン膜と５
ｉｆｔ膜を同時にゲート電極形状にパターニングし、さ
らに、これらのゲート電極をイオン打込みのマスクとし
て用い、ヒ素のイオン打込みと所定のアニールにより深
さ０．１　〜０．３μｍのｎ型不純物領域１ｅ、ｉｆ、
Ｉｇを形成する〔第１１図（Ｂ）〕。

次にＬＰＣＶＤ法により厚さ１０〜２００ｎ１１の薄い
５ｉＯｚ膜を全面に堆積する〔第１１図（Ｃ）〕。

次に不純物領域ｌｃ上の一部の５ｉＯｚ膜１３゜１４を
ホトリソグラフィとドライエツチングによりエツチング
し、不純物領域１ｅの一部を露出せしめる。この際ゲー
ト電極３ｂ、３ｂ’の上部の開孔部の５ｉＯｚ膜２５は
わずかにエツチングされ薄くなるか、ゲート電極表面が
露出することのないようエツチング条件が定められてい
る。また、ゲート電極３ｂ、３ｂ’の側壁に５ｉＯｚ膜
１４のサイドウオールスペーサが形成されるよう異方性
の強いドライエツチングを行なうとよい〔第１１図（Ｄ
）〕。次に第３層目のポリシリコン膜２３をＬＰＣＶＤ
法により５０〜５００ｎｍの厚さに堆積し、　１０　”
〜１０　”ｃｒａ−”の打込み量のヒ素のイオン打込み
法等により低抵抗化し、所定のパターンになるようホト
リソグラフィとドライエツチングを用いて加工する〔第
１１図（Ｅ）〕。

本本実例によれば、駆動ＭＯＳトランジスタのソース不
純物領域と第２層目の導電膜は自己整合的に接続される
ため、上記接続のための接続孔とＭＯＳトランジスタの
ゲート電極やフィールド領域とのレイアウト余裕を確保
する必要がなく、メモリセル面積を縮小することが可能
になる。

なお、本実施例で述べたような駆動ＭＯＳトランジスタ
のソース不純物領域と第２層目の導電膜との接続に自己
整合接続を行わない場合でも、接地配線を第２層目のポ
リシリコン膜で形成し、高抵抗ポリシリコンを第３層目
のポリシリコン膜で形成することにより、上記接続孔と
高抵抗ポリン　・リコン膜とのレイアウト余裕をとる必
要がなくなり、メモリセル面積を縮小することが可能に
なる。

（発明の効果〕 本発明によれば、２層のアルミニウム電極を用いたスタ
ティック形メモリにおいて、微細加工の必要なデータ線
を第１層目のアルミニウム電極で形成することができる
ため、第２層目のアルミニウム電極の形成が容易になり
製造歩留まりを向上できる。また、駆動ＭＯＳトランジ
スタのソースは導電膜を介して接地電位に固定されてお
り、しかも上記導電膜は上記導電膜の抵抗値よりさらに
低い抵抗値を有する第２層目のアルミニウム電極に接続
されているため接地電位が安定し、高速動作を行なって
も誤動作を防止することができる。

さらに第２層目と第３層目の導電膜に形成される容量素
子により蓄積ノードの電荷量を増加させることができる
ため、ソフトエラー耐性が高く、しかも高荷積化に最適
なスタティック形メモリを提供することができる。

【図面の簡単な説明】

第１図および第９図は本発明の実施例を示す半導体記憶
素子の平面図、第２図（Ａ）は第１図のＡ−Ａ’線断面
図、第２図（Ｂ）は第１図Ｂ−Ｂ’線断面図、第３図は
等価回路図、第４図は第５図に示す素子のＡ−Ａ’線断
面図、第５図は従来技術の記憶素子の平面図、第６図、
第１１図は本発明の一実施例の製造工程の断面図、第７
図、第８図、第１０図は本発明の一実施例を示す記憶素
子の断面図である。 ｌａ、ｌｂ、ｌｃ、ｌｄ、ＩＡ、ｉｆ、Ｉｇ−ｎ型不純
物領域、２ａ、２ｂ、２ｃ、４ａ、４ｂ。 ６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆ、６ｇ。 ８ａ、８ｂ、２１ａ、２１ｂ、２１ａ’　　、２１ｂ’
・・・接続孔、３ａ、３ｂ、３ｂ’　、３ｃ・・・ゲー
ト電極（第１層目低抵抗ポリシリコン）　、５ａ、５ｂ
。 ５ｃ、２３・・・第２層目低抵抗ポリシリコン膜、５　
ｄ　、　５　ｅ　、　２４　ｄ　、　２４　ｅ−高抵抗
ポリシリコン膜、７ａ、７’ｂ、７ｃ、１９ａ、１９ｂ
、１９０・・・第１層目アルミニウム電極、９ａ、９ｂ
、２０ａ。 ２０ｂ・・・第２層目アルミニウム電極、２２・・・高
誘電率絶縁膜、１２，１３，１４，１５，１６゜１７．
１７’・・・シリコン酸化膜、２４ａ、２４ｂ。 ２４ｃ・・・第３層目低抵抗ポリシリコン膜、１８・・
・第　　１　ｚ ＣＡ＞ Ｌ５ｒ（ Ｚ　３　図 ￥Ｊ　４　図 １１　ｒヱ１万ル 冨　５　　図 ←ｌ仁ルーー１　　　　　　　←−−−１とルーー冨に
図 （Ａ） ２２　　÷ヤネルストツハ１ 冨　６　図 （Ｅ） 第　７　図 ヒー　　　　　７ゼル□ 箭　３　図 ２２高休電幸紀ｆ＃戻 第９図 （Ａ）　　　　　　　　　　　　　ＣＢ）トく−１＋４
１し一一→　　　　　　　　　ト・−＋　ｐ　ＩＬ　−
＠２１１、巳　高馳五°ソ〉ソコ＞大−一凋　１０　　
　図 １Ｉｌθ ｚｔｔ、ｅ喜肝４宛爪・ソシリコン

Claims (1)

1. 【特許請求の範囲】 １、半導体基板に形成された２つの駆動ＭＯＳトランジ
   スタと、そのドレインに接続された２つの転送ＭＯＳト
   ランジスタおよび２つの負荷抵抗素子とから成るスタテ
   ィック型半導体記憶装置において、２つの駆動ＭＯＳト
   ランジスタのソースに接続されている導電膜が半導体基
   板の主面より上部に形成されており、上記導電膜はメモ
   リセル内で少なくとも１つのコンタクトホールを介して
   第１の金属電極に接続されており、該第１の金属電極は
   、さらに該第１の金属電極より上部に形成された第２の
   金属電極と少なくともメモリセル内で接続されているこ
   とを特徴とする半導体記憶装置。 ２、前記スタティックメモリセルはデータ線が第１層目
   の金属電極、接地配線が第２層目の金属電極により構成
   されていることを特徴とする特許請求の範囲第１項記載
   の半導体記憶装置。 ３、前記導電膜は、少なくとも半導体基板上に形成され
   た前記負荷抵抗素子上に形成されていることを特徴とす
   る特許請求の範囲第１項記載の半導体記憶装置。 ４、前記導電膜は、少なくとも半導体基板上に形成され
   た前記負荷抵抗素子より下層に形成されていることを特
   徴とする特許請求の範囲第１項記載の半導体記憶装置。