JP2653811B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Landscapes
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に係り、特に高集積、超低消
費電力のスタティック型ランダムアクセスメモリに好適
な半導体記憶装置に関する。
費電力のスタティック型ランダムアクセスメモリに好適
な半導体記憶装置に関する。
従来の相補形絶縁ゲート型電界効果トランジスタ（完
全CMOS）型のスタティック・ランダムアクセスメモリセ
ルは、第24図の等価回路図に示すように、２個のｎチャ
ネル駆動MOSトランジスタT1,T2と２個のチャネル負荷MO
SトランジスタT3,T4からなるインバータ回路をそれぞれ
交差接続して成るフリップフロップ回路と、このフリッ
プフロップ回路の２つの記憶ノードN1,N2に接続されて
いるｎチャネルの転送MOSトランジスタT5,T6で構成さ
れ、このフリップフロップ回路には電源電圧Vccと接地
電位が供給されており、転送MOSトランジスタのドレイ
ンにはデータ線21,21′が、接続さ有れており、共通ゲ
ートはワード線20となっている。このようなスタティッ
ク型ランダムアクセスメモリセルの動作は、よく知られ
ているように、ワード線を立ち上げ、転送MOSトランジ
スタを介してデータ線から“High"または“Low"の情報
を記憶ノードに記憶させたり、逆に記憶ノードの状態を
読み出すものであり、このセルはスタティック記憶装置
として機能している。なおこのようなCMOS回路を有する
スタティック型ランダムアクセスメモリセルは、待機時
はMOSトランジスタのリーク電流がメモリセルに流れる
だけできわめて消費電力が低いという特徴を有してい
る。
全CMOS）型のスタティック・ランダムアクセスメモリセ
ルは、第24図の等価回路図に示すように、２個のｎチャ
ネル駆動MOSトランジスタT1,T2と２個のチャネル負荷MO
SトランジスタT3,T4からなるインバータ回路をそれぞれ
交差接続して成るフリップフロップ回路と、このフリッ
プフロップ回路の２つの記憶ノードN1,N2に接続されて
いるｎチャネルの転送MOSトランジスタT5,T6で構成さ
れ、このフリップフロップ回路には電源電圧Vccと接地
電位が供給されており、転送MOSトランジスタのドレイ
ンにはデータ線21,21′が、接続さ有れており、共通ゲ
ートはワード線20となっている。このようなスタティッ
ク型ランダムアクセスメモリセルの動作は、よく知られ
ているように、ワード線を立ち上げ、転送MOSトランジ
スタを介してデータ線から“High"または“Low"の情報
を記憶ノードに記憶させたり、逆に記憶ノードの状態を
読み出すものであり、このセルはスタティック記憶装置
として機能している。なおこのようなCMOS回路を有する
スタティック型ランダムアクセスメモリセルは、待機時
はMOSトランジスタのリーク電流がメモリセルに流れる
だけできわめて消費電力が低いという特徴を有してい
る。
第25図は、上記したようなスタティック型ランダムア
クセスメモリセルでより高密度のメモリを得るために改
良を行ったもので、例えばアイ・イー・イー・イー，ト
ランザクション オン エレクトロン デバイシーズ，
ボリューム イー・ディー32,ナンバー2,（1985年）第2
58頁から第281頁（IEEE,Trans.Electron Devices,vol.E
D−32,No.2,1985,pp258−281）に記載されているよう
に、フリップフロップ回路のｐチャネルの負荷MOSトラ
ンジスタをｎチャネルの駆動MOSトランジスタ上のポリ
シリコン膜に形成したものである。この種の装置の平面
図および断面図はそれぞれ第25図および第26図のように
なっている。すなわち第26図は第25図のＡ−Ａ′線にお
ける断面図であり、シリコン基板内に形成されたｎチャ
ネルの駆動MOSトランジスタのゲート電極4bの上部およ
び側面は少なくとも薄いシリコン酸化膜13で覆われてお
り、さらにその上部および側面にはポリシリコン膜が設
けられており、上記ポリシリコン膜中にｐチャネルの負
荷MOSトランジスタのソース5c、ドレイン5b、チャネル
部5eが形成されている。さらに上記ｐチャネルの負荷MO
Sトランジスタのゲート電極は、チャネル部の5eの直下
にあるｎチャネルの駆動MOSトランジスタのゲート電極4
bと共通であり、上記チャネル部5eはゲート電極4b上に
形成されており、薄いシリコン酸化膜13はｐチャネルMO
Sトランジスタのゲート絶縁膜となっている。さらに第2
5図を用いて従来技術を説明すると、まずフリップフロ
ップ回路の駆動MOSトランジスタは共通ソースを形成し
ているｎ型不純物領域1e、ドレインを形成しているｎ型
不純物領域1c,1dおよびゲート電極4b,4cにより構成され
ている。また、それぞれのゲート電極4b,4cは接続孔2b,
2aを通して互いのドレイン側の不純物領域に交差接続さ
れている。さらに、それぞれの駆動MOSトランジスタの
ドレインを形成しているｎ型不純物領域は、フリップフ
ロップ回路に接続されるｎチャネルの転送MOSトランジ
スタのソースと共通で、フリップフロップ回路の蓄積ノ
ードを構成しており、上記転送MOSトランジスタは上記
ソース不純物領域と共通ゲート電極4aおよびドレインを
形成しているｎ型不純物領域1a,1bにより構成されてい
る。また、上記ｎ型不純物領域1a,1bには接続孔7a,7bを
介してアルミニウム電極8a,8bに接続されている。な
お、共通ゲート電極4aはメモリ内のワード線を構成し、
アルミニウム電極8a,8bはデータ線をそれぞれ構成して
いる。また、ｐ型不純物が高濃度に添加された低抵抗ポ
リシリコン膜により形成されているｐチャネルの負荷MO
Sトランジスタのドレイン5a,5bおよび駆動MOSトランジ
スタのゲート電極4b,4c上にはそれぞれの領域が共通に
露出されるような接続孔7c,7dが開孔されており、アル
ミニウム電極8c,8dによりポリシリコン膜よりなるドレ
イン5aとゲート電極4bおよびポリシリコン膜よりなるド
レイン5bとゲート電極4cがそれぞれ接続されている。さ
らにｐチャネルの負荷MOSトランジスタのソース5cはｐ
型の不純物が高濃度に添加された共通の低抵抗ポリシリ
コン膜から成っており、電源電圧Vccが２つのｐチャネ
ルの負荷MOSトランジスタのソースに供給されている。
また上記ｐチャネルMOSトランジスタのチャネル部5d,5e
は駆動MOSトランジスタのゲート電極4c,4d上にはそれぞ
れ配置されている。なお、MOSトランジスタを積層して
構成し、各MOSトランジスタの間に導電層を介在させた
集積回路の例としては、特開昭60−21553合公報がある
が、この公報にはCMOSで構成された半導体記憶装置につ
いては記載されていない。
クセスメモリセルでより高密度のメモリを得るために改
良を行ったもので、例えばアイ・イー・イー・イー，ト
ランザクション オン エレクトロン デバイシーズ，
ボリューム イー・ディー32,ナンバー2,（1985年）第2
58頁から第281頁（IEEE,Trans.Electron Devices,vol.E
D−32,No.2,1985,pp258−281）に記載されているよう
に、フリップフロップ回路のｐチャネルの負荷MOSトラ
ンジスタをｎチャネルの駆動MOSトランジスタ上のポリ
シリコン膜に形成したものである。この種の装置の平面
図および断面図はそれぞれ第25図および第26図のように
なっている。すなわち第26図は第25図のＡ−Ａ′線にお
ける断面図であり、シリコン基板内に形成されたｎチャ
ネルの駆動MOSトランジスタのゲート電極4bの上部およ
び側面は少なくとも薄いシリコン酸化膜13で覆われてお
り、さらにその上部および側面にはポリシリコン膜が設
けられており、上記ポリシリコン膜中にｐチャネルの負
荷MOSトランジスタのソース5c、ドレイン5b、チャネル
部5eが形成されている。さらに上記ｐチャネルの負荷MO
Sトランジスタのゲート電極は、チャネル部の5eの直下
にあるｎチャネルの駆動MOSトランジスタのゲート電極4
bと共通であり、上記チャネル部5eはゲート電極4b上に
形成されており、薄いシリコン酸化膜13はｐチャネルMO
Sトランジスタのゲート絶縁膜となっている。さらに第2
5図を用いて従来技術を説明すると、まずフリップフロ
ップ回路の駆動MOSトランジスタは共通ソースを形成し
ているｎ型不純物領域1e、ドレインを形成しているｎ型
不純物領域1c,1dおよびゲート電極4b,4cにより構成され
ている。また、それぞれのゲート電極4b,4cは接続孔2b,
2aを通して互いのドレイン側の不純物領域に交差接続さ
れている。さらに、それぞれの駆動MOSトランジスタの
ドレインを形成しているｎ型不純物領域は、フリップフ
ロップ回路に接続されるｎチャネルの転送MOSトランジ
スタのソースと共通で、フリップフロップ回路の蓄積ノ
ードを構成しており、上記転送MOSトランジスタは上記
ソース不純物領域と共通ゲート電極4aおよびドレインを
形成しているｎ型不純物領域1a,1bにより構成されてい
る。また、上記ｎ型不純物領域1a,1bには接続孔7a,7bを
介してアルミニウム電極8a,8bに接続されている。な
お、共通ゲート電極4aはメモリ内のワード線を構成し、
アルミニウム電極8a,8bはデータ線をそれぞれ構成して
いる。また、ｐ型不純物が高濃度に添加された低抵抗ポ
リシリコン膜により形成されているｐチャネルの負荷MO
Sトランジスタのドレイン5a,5bおよび駆動MOSトランジ
スタのゲート電極4b,4c上にはそれぞれの領域が共通に
露出されるような接続孔7c,7dが開孔されており、アル
ミニウム電極8c,8dによりポリシリコン膜よりなるドレ
イン5aとゲート電極4bおよびポリシリコン膜よりなるド
レイン5bとゲート電極4cがそれぞれ接続されている。さ
らにｐチャネルの負荷MOSトランジスタのソース5cはｐ
型の不純物が高濃度に添加された共通の低抵抗ポリシリ
コン膜から成っており、電源電圧Vccが２つのｐチャネ
ルの負荷MOSトランジスタのソースに供給されている。
また上記ｐチャネルMOSトランジスタのチャネル部5d,5e
は駆動MOSトランジスタのゲート電極4c,4d上にはそれぞ
れ配置されている。なお、MOSトランジスタを積層して
構成し、各MOSトランジスタの間に導電層を介在させた
集積回路の例としては、特開昭60−21553合公報がある
が、この公報にはCMOSで構成された半導体記憶装置につ
いては記載されていない。
〔発明が解決しようとする課題〕 上記従来技術はシリコン基板内に形成されているｎチ
ャネルの駆動MOSトランジスタのゲート電極と積層化さ
れているｐチャネルの負荷MOSトランジスタのゲート電
極は共有されているために、ｐチャネルの負荷MOSトラ
ンジスタのチャネル部は必ず駆動MOSトランジスタのゲ
ート電極上に配置しなければならない。従ってメモリセ
ルをレイアウトする場合の自由度が小さくなるために効
率的にメモリセル面積を縮小することができないことが
問題であった。
ャネルの駆動MOSトランジスタのゲート電極と積層化さ
れているｐチャネルの負荷MOSトランジスタのゲート電
極は共有されているために、ｐチャネルの負荷MOSトラ
ンジスタのチャネル部は必ず駆動MOSトランジスタのゲ
ート電極上に配置しなければならない。従ってメモリセ
ルをレイアウトする場合の自由度が小さくなるために効
率的にメモリセル面積を縮小することができないことが
問題であった。
さらに駆動MOSトランジスタのゲート電極上に薄い絶
縁膜を形成するためにはゲート電極の材料が限定される
場合があり、メモリの動作速度を速くするために必要な
タングステンやモリブデンなどの高融点金属やそれらの
シリサイドなどは表面に薄い絶縁膜を形成することは困
難であり、現実的にこれらの低抵抗材料を使用できない
という問題もあった。
縁膜を形成するためにはゲート電極の材料が限定される
場合があり、メモリの動作速度を速くするために必要な
タングステンやモリブデンなどの高融点金属やそれらの
シリサイドなどは表面に薄い絶縁膜を形成することは困
難であり、現実的にこれらの低抵抗材料を使用できない
という問題もあった。
本発明の目的は、設計の自由度の大きく、高集積で動
作が安定なスタティック型ランダムアクセスメモリセル
を有する半導体記憶装置を提供することにある。
作が安定なスタティック型ランダムアクセスメモリセル
を有する半導体記憶装置を提供することにある。
上記目的を達成するために、本発明の半導体記憶装置
は、 複数のワード線と、複数のデータ線と、この複数のワ
ード線と複数のデータ線の交点に配置された複数のメモ
リセルとを有し、 このメモリセルのそれぞれは、一方の端子が電源電圧
の配線に接続された第１の負荷素子と、この第１の負荷
素子の他方の端子に直列に接続された第１の駆動用MOS
トランジスタと、一方の端子が電源電圧の配線に接続さ
れた第２の負荷素子と、この第２の負荷素子の他方の端
子に直列に接続された第２の駆動用MOSトランジスタと
を用いたフリップフロップ回路を含み、 上記第１の負荷素子が接続される電源電圧の配線と、
上記第２の負荷素子が接続される電源電圧の配線とを、
メモリセル内においてそれぞれ独立して形成するように
したものである。
は、 複数のワード線と、複数のデータ線と、この複数のワ
ード線と複数のデータ線の交点に配置された複数のメモ
リセルとを有し、 このメモリセルのそれぞれは、一方の端子が電源電圧
の配線に接続された第１の負荷素子と、この第１の負荷
素子の他方の端子に直列に接続された第１の駆動用MOS
トランジスタと、一方の端子が電源電圧の配線に接続さ
れた第２の負荷素子と、この第２の負荷素子の他方の端
子に直列に接続された第２の駆動用MOSトランジスタと
を用いたフリップフロップ回路を含み、 上記第１の負荷素子が接続される電源電圧の配線と、
上記第２の負荷素子が接続される電源電圧の配線とを、
メモリセル内においてそれぞれ独立して形成するように
したものである。
さらに、上記目的を達成するために、本発明の半導体
記憶装置は、 半導体基板主面に複数のワード線と、複数のデータ線
と、この複数のワード線と複数のデータ線の交点に配置
された複数のメモリセルとを有し、 このメモリセルのそれぞれは、一方の端子が電源電圧
の配線に接続された第１の負荷素子と、この第１の負荷
素子の他方の端子に直列に接続された第１の駆動用MOS
トランジスタと、一方の端子が電源電圧の配線に接続さ
れた第２の負荷素子と、この第２の負荷素子の他方の端
子に直列に接続された第２の駆動用MOSトランジスタと
を用いたフリップフロップ回路を含み、 第１及び第２の駆動用MOSトランジスタのそれぞれ
は、半導体基板主面に第１のゲート絶縁膜を介して形成
された第１のゲート電極を構成し、 第１及び第２の負荷素子のそれぞれは、絶縁膜を介し
て第１のゲート電極の上に形成された第１の導体層と、
第２のゲート絶縁膜を介して、第１の導体層の上に形成
された第２の導体層とで構成され、 第１のゲート電極と上記第１の導体層との層間には第
３の導体層が設けられ、上記第３の導体層は、上記駆動
用MOSトランジスタのソース領域と電気的に接続されて
なり、かつ、 第１の負荷素子が接続される電源電圧の配線と、第２
の負荷素子が接続される電源電圧の配線とを、メモリセ
ル内においてそれぞれ独立して形成するようにしたもの
である。
記憶装置は、 半導体基板主面に複数のワード線と、複数のデータ線
と、この複数のワード線と複数のデータ線の交点に配置
された複数のメモリセルとを有し、 このメモリセルのそれぞれは、一方の端子が電源電圧
の配線に接続された第１の負荷素子と、この第１の負荷
素子の他方の端子に直列に接続された第１の駆動用MOS
トランジスタと、一方の端子が電源電圧の配線に接続さ
れた第２の負荷素子と、この第２の負荷素子の他方の端
子に直列に接続された第２の駆動用MOSトランジスタと
を用いたフリップフロップ回路を含み、 第１及び第２の駆動用MOSトランジスタのそれぞれ
は、半導体基板主面に第１のゲート絶縁膜を介して形成
された第１のゲート電極を構成し、 第１及び第２の負荷素子のそれぞれは、絶縁膜を介し
て第１のゲート電極の上に形成された第１の導体層と、
第２のゲート絶縁膜を介して、第１の導体層の上に形成
された第２の導体層とで構成され、 第１のゲート電極と上記第１の導体層との層間には第
３の導体層が設けられ、上記第３の導体層は、上記駆動
用MOSトランジスタのソース領域と電気的に接続されて
なり、かつ、 第１の負荷素子が接続される電源電圧の配線と、第２
の負荷素子が接続される電源電圧の配線とを、メモリセ
ル内においてそれぞれ独立して形成するようにしたもの
である。
さらに、上記目的を達成するために、本発明の半導体
記憶装置は、 複数のワード線と、複数のデータ線と、この複数のワ
ード線と複数のデータ線の交点に配置された複数のメモ
リセルとを有し、 このメモリセルのそれぞれは、一方の端子が電源電圧
の配線に接続された第１の負荷素子と、この第１の負荷
素子の他方の端子に直列に接続された第１の駆動用MOS
トランジスタと、一方の端子が電源電圧の配線に接続さ
れた第２の負荷素子と、この第２の負荷素子の他方の端
子に直列に接続された第２の駆動用MOSトランジスタと
を用いたフリップフロップ回路とそのフリップフロップ
回路の蓄積ノードに接続された第１及び第２の転送MOS
トランジスタを含み、 第１の負荷素子が接続される電源電圧の配線と、第２
の負荷素子が接続される電源電圧の配線とは、上記メモ
リセル内においてそれぞれ独立して形成されてなり、 データ線の一対はそれぞれ上記第１及び第２の負荷素
子のためのゲート電極と同一層でパターン形成された導
体膜を介して第１及び第２の転送MOSトランジスタのた
めの半導体領域に接続されるようにしたものである。
記憶装置は、 複数のワード線と、複数のデータ線と、この複数のワ
ード線と複数のデータ線の交点に配置された複数のメモ
リセルとを有し、 このメモリセルのそれぞれは、一方の端子が電源電圧
の配線に接続された第１の負荷素子と、この第１の負荷
素子の他方の端子に直列に接続された第１の駆動用MOS
トランジスタと、一方の端子が電源電圧の配線に接続さ
れた第２の負荷素子と、この第２の負荷素子の他方の端
子に直列に接続された第２の駆動用MOSトランジスタと
を用いたフリップフロップ回路とそのフリップフロップ
回路の蓄積ノードに接続された第１及び第２の転送MOS
トランジスタを含み、 第１の負荷素子が接続される電源電圧の配線と、第２
の負荷素子が接続される電源電圧の配線とは、上記メモ
リセル内においてそれぞれ独立して形成されてなり、 データ線の一対はそれぞれ上記第１及び第２の負荷素
子のためのゲート電極と同一層でパターン形成された導
体膜を介して第１及び第２の転送MOSトランジスタのた
めの半導体領域に接続されるようにしたものである。
上記負荷用MOSトランジスタは、二層のポリシリコン
膜を用いてトランジスタのソース、ドレイン、チャネル
部およびゲートを形成するたに、シリコン基板に形成さ
れた駆動用トランジスタの配置には関係なく配置するこ
とができるため、設計の自由が度大きい。
膜を用いてトランジスタのソース、ドレイン、チャネル
部およびゲートを形成するたに、シリコン基板に形成さ
れた駆動用トランジスタの配置には関係なく配置するこ
とができるため、設計の自由が度大きい。
以下、実施例を用い本発明をより詳しく説明する。
実施例 1. 第１図（Ａ），（Ｂ）は本発明によるスタティック型
ランダムアクセスメモリセルの平面図を示すものであ
り、同図のＡ−Ａ′線の断面構造図を第２図に示してい
る。第１図（Ａ）はｎチャネルの駆動MOSトランジスタ
および転送MOSトランジスタおよびワード線とデータ線
の部分を示す平面図であり、同図（Ｂ）はｐチャネルの
負荷MOSトランジスタの部分を示している。第１図およ
び第２図において、ｎチャネル駆動MOSトランジスタお
よび転送MOSトランジスタはｎ型シリコン基板９内に形
成されたｐ型ウェル（ｐ型不純物の島領域）10内に形成
されており、それぞれのゲート電極4a,4d,4eはいずれも
第１層目の導電膜である。また、駆動MOSトランジスタ
のゲート電極4d,4eは接続孔2e,2dを介してそれぞれのド
レインであるｎ型不純物領域1c′および1dに交差接続さ
れている。ここで、ゲート電極の材料はｎ型またはｐ型
の不純物が高濃度に添加されたポリシリコンやタングス
テンやモリブデン等の高融点金属、またはこれらの高融
点金属とシリコンの化合物（シリサイド）やポリシリコ
ンとシリサイドの複合膜（ポリサイド膜）など公知のゲ
ート材料であればいずれでもよい。さらに、駆動MOSト
ランジスタの共通ソースとなるｎ型不純物領域1eは接地
電位の配線として用いられている。
ランダムアクセスメモリセルの平面図を示すものであ
り、同図のＡ−Ａ′線の断面構造図を第２図に示してい
る。第１図（Ａ）はｎチャネルの駆動MOSトランジスタ
および転送MOSトランジスタおよびワード線とデータ線
の部分を示す平面図であり、同図（Ｂ）はｐチャネルの
負荷MOSトランジスタの部分を示している。第１図およ
び第２図において、ｎチャネル駆動MOSトランジスタお
よび転送MOSトランジスタはｎ型シリコン基板９内に形
成されたｐ型ウェル（ｐ型不純物の島領域）10内に形成
されており、それぞれのゲート電極4a,4d,4eはいずれも
第１層目の導電膜である。また、駆動MOSトランジスタ
のゲート電極4d,4eは接続孔2e,2dを介してそれぞれのド
レインであるｎ型不純物領域1c′および1dに交差接続さ
れている。ここで、ゲート電極の材料はｎ型またはｐ型
の不純物が高濃度に添加されたポリシリコンやタングス
テンやモリブデン等の高融点金属、またはこれらの高融
点金属とシリコンの化合物（シリサイド）やポリシリコ
ンとシリサイドの複合膜（ポリサイド膜）など公知のゲ
ート材料であればいずれでもよい。さらに、駆動MOSト
ランジスタの共通ソースとなるｎ型不純物領域1eは接地
電位の配線として用いられている。
一方、ｐチャネルの負荷MOSトランジスタは上記の駆
動MOSトランジスタ上のシリコン酸化膜（SiO2膜）13上
に形成されている。すなわち、ｐチャネル負荷MOSトラ
ンジスタのソース，ドレインは上記SiO2膜13上の第２層
目のポリシリコン膜16a,16b,16cにより形成されてお
り、同じ層のポリシリコン膜内にｐチャネルMOSトラン
ジスタのチャネル部16d,16eが形成されており、薄い絶
縁膜19はｐチャネルMOSトランジスタのゲート絶縁膜で
あり、ゲート電極は第３層目のポリシリコン膜18a,18b
により形成されている。さらに詳しくは、第１図
（Ａ），（Ｂ）において、フリップフロップ回路の一方
の記憶ノードである駆動MOSトランジスタのドレインと
なるｎ型不純物領域1c′は接続孔2c,2eを介してゲート
電極4dにより転送MOSトランジスタのソースとなるｎ型
不純物領域1cに接続されており、しかもｎ型不純物領域
1c、もしくはｎ型不純物領域1cに接続されたゲート電極
4d上の絶縁膜13には接続孔15aが開孔されており、さら
に第２層目の導電膜のポリシリコン膜16aが接続されて
いる。同様にフリップフロップ回路の他方の記憶ノード
である駆動MOSトランジスタのドレインとなるｎ型不純
物領域1dは転送MOSトランジスタのソース不純物領域と
共通の不純物領域であり、この不純物領域上もしくは不
純物領域に接続されたゲート電極4e上のシリコン酸化膜
13には接続孔15bが開孔されており、第２層目のポリシ
リコン膜16bが接続されている。また、ｐチャネルMOSト
ランジスタの共通ソースである第２層目のポリシリコン
16cはメモリ内の電源電圧Vccの配線層としても用いられ
ており、それぞれのメモリセル内の２つの負荷ｐチャネ
ルMOSトランジスタのソースに電源電圧が供給されてい
る。なお、上記ｐチャネルMOSトランジスタのソース，
ドレイン領域はゲート電極である第３層目のポリシリコ
ン膜18a,18bに対して自己整合的に形成されており、こ
のゲート電極の幅によりチャネル長が決まる。また、こ
れらのゲート電極を形成している第３層目のポリシリコ
ン膜18a,18bは接続孔17a,17bを介して記憶ノードである
ｎチャネル駆動MOSトランジスタのドレインであるｎ型
不純物領域1d,1c′に接続されている。さらに、第３層
目のポリシリコン膜18a,18bはｐ型ないしはｎ型の不純
物が高濃度に添加されて低抵抗化されているが、この層
の材料はポリシリコンでなくてもよく、前記の駆動MOS
トランジスタのゲート材料と同様タングステンやモリブ
デンなどの高融点金属やこれらの高融点金属とシリコン
の化合物（シリサイド）やポリシリコンとシリサイドの
複合膜（ポリサイド膜）など公知のゲート材料や不純物
の相互拡散の少ないチタン窒化膜（TiN）を用いた複合
膜などを用いることができる。
動MOSトランジスタ上のシリコン酸化膜（SiO2膜）13上
に形成されている。すなわち、ｐチャネル負荷MOSトラ
ンジスタのソース，ドレインは上記SiO2膜13上の第２層
目のポリシリコン膜16a,16b,16cにより形成されてお
り、同じ層のポリシリコン膜内にｐチャネルMOSトラン
ジスタのチャネル部16d,16eが形成されており、薄い絶
縁膜19はｐチャネルMOSトランジスタのゲート絶縁膜で
あり、ゲート電極は第３層目のポリシリコン膜18a,18b
により形成されている。さらに詳しくは、第１図
（Ａ），（Ｂ）において、フリップフロップ回路の一方
の記憶ノードである駆動MOSトランジスタのドレインと
なるｎ型不純物領域1c′は接続孔2c,2eを介してゲート
電極4dにより転送MOSトランジスタのソースとなるｎ型
不純物領域1cに接続されており、しかもｎ型不純物領域
1c、もしくはｎ型不純物領域1cに接続されたゲート電極
4d上の絶縁膜13には接続孔15aが開孔されており、さら
に第２層目の導電膜のポリシリコン膜16aが接続されて
いる。同様にフリップフロップ回路の他方の記憶ノード
である駆動MOSトランジスタのドレインとなるｎ型不純
物領域1dは転送MOSトランジスタのソース不純物領域と
共通の不純物領域であり、この不純物領域上もしくは不
純物領域に接続されたゲート電極4e上のシリコン酸化膜
13には接続孔15bが開孔されており、第２層目のポリシ
リコン膜16bが接続されている。また、ｐチャネルMOSト
ランジスタの共通ソースである第２層目のポリシリコン
16cはメモリ内の電源電圧Vccの配線層としても用いられ
ており、それぞれのメモリセル内の２つの負荷ｐチャネ
ルMOSトランジスタのソースに電源電圧が供給されてい
る。なお、上記ｐチャネルMOSトランジスタのソース，
ドレイン領域はゲート電極である第３層目のポリシリコ
ン膜18a,18bに対して自己整合的に形成されており、こ
のゲート電極の幅によりチャネル長が決まる。また、こ
れらのゲート電極を形成している第３層目のポリシリコ
ン膜18a,18bは接続孔17a,17bを介して記憶ノードである
ｎチャネル駆動MOSトランジスタのドレインであるｎ型
不純物領域1d,1c′に接続されている。さらに、第３層
目のポリシリコン膜18a,18bはｐ型ないしはｎ型の不純
物が高濃度に添加されて低抵抗化されているが、この層
の材料はポリシリコンでなくてもよく、前記の駆動MOS
トランジスタのゲート材料と同様タングステンやモリブ
デンなどの高融点金属やこれらの高融点金属とシリコン
の化合物（シリサイド）やポリシリコンとシリサイドの
複合膜（ポリサイド膜）など公知のゲート材料や不純物
の相互拡散の少ないチタン窒化膜（TiN）を用いた複合
膜などを用いることができる。
また、スタティックメモリセル内の２本のデータ線は
転送MOSトランジスタのドレインであるｎ型不純物領域1
a,1bに接続孔7a,7bを介してアルミニウム電極8a,8bが接
続され形成されている。なお、以上説明したｐチャネル
負荷MOSトランジスタを有するスタティック型ランダム
アクセスメモリセルの構造では、よく知られているよう
に第３図の等価回路に示したようなリーク電流の多い高
濃度のPN接合D1,D2が形成されている。
転送MOSトランジスタのドレインであるｎ型不純物領域1
a,1bに接続孔7a,7bを介してアルミニウム電極8a,8bが接
続され形成されている。なお、以上説明したｐチャネル
負荷MOSトランジスタを有するスタティック型ランダム
アクセスメモリセルの構造では、よく知られているよう
に第３図の等価回路に示したようなリーク電流の多い高
濃度のPN接合D1,D2が形成されている。
次に第４図を用いて本実施例の製造工程について説明
する。同図（Ａ）〜（Ｆ）は本実施例によるスタティッ
クMOSメモリセルの各製造工程における断面図であり、
第１図のＡ−Ａ′線の断面を表している。本実施例では
メモリセルに用いられているシリコン基板内に形成され
たMOSトランジスタはすべてｐ型ウェル10内のｎチャネ
ルMOSトランジスタであり、メモリ周辺回路にはダブル
ウェルを用いた相補形MOS（CMOS）回路を用いている
が、ｐ型ウェルまたはＮ型ウェルの単一ウェル構造でも
よい。また、シリコン基板の導電型についてもｎ型でも
ｐ型でもよい。また、本実施例ではメモリセル部の製造
工程だけについて述べるが、周辺のCMOS回路の製造方法
については公知の技術を用いることができる。
する。同図（Ａ）〜（Ｆ）は本実施例によるスタティッ
クMOSメモリセルの各製造工程における断面図であり、
第１図のＡ−Ａ′線の断面を表している。本実施例では
メモリセルに用いられているシリコン基板内に形成され
たMOSトランジスタはすべてｐ型ウェル10内のｎチャネ
ルMOSトランジスタであり、メモリ周辺回路にはダブル
ウェルを用いた相補形MOS（CMOS）回路を用いている
が、ｐ型ウェルまたはＮ型ウェルの単一ウェル構造でも
よい。また、シリコン基板の導電型についてもｎ型でも
ｐ型でもよい。また、本実施例ではメモリセル部の製造
工程だけについて述べるが、周辺のCMOS回路の製造方法
については公知の技術を用いることができる。
まず、比抵抗10Ωcm程度のｎ型シリコン基板９内にボ
ロンのイオン打込み法と熱拡散法により不純物濃度1015
〜1017cm-3,深さ１〜10μｍのｐ型ウェル10を形成した
後、選択酸化法によりｐ型のチャネルストッパ層22と素
分離用の厚さ100〜1000nmのシリコン酸化膜（フィール
ド酸化膜）11を形成し、続いてMOSトランジスタの能動
領となる部分に厚さ10nm〜100nmのゲート酸化膜である
シリコン酸化膜12を形成する〔第４図（Ａ）〕。次にフ
ッ酸溶液を用いたゥェットエッチングにより上記ゲート
酸化膜の一部に接続孔2dを開孔し、ポリシリコンを減圧
気相化学成長法（LPCVD法）により堆積した後、リンな
どのｎ型不純物を気相拡散により導入し、ホトリソグラ
フィとドライエッチングによりゲート電極4a,4eのパタ
ーンに加工し、これらのゲート電極4a,4eをイオン打込
みのマスクとして用いて1014〜1016cm-2の打込み量でヒ
素等のｎ型不純物イオンのイオン打込みを行い、所定の
アニールにより深さ0.05〜0.3μｍのｎ型不純物領域1b,
1d,1eを形成する〔第４図（Ｂ）〕。次にシリコン酸化
膜13をLPCVD法により50〜100nmの厚さに堆積し、接続孔
15bを開孔し、続いて第２層目のポリシリコン膜16をLPC
VD法により10〜500nmの厚さに堆積し、ホトリングラフ
ィとドライエッチングによりパターニングする〔第４図
（Ｃ）〕。次に厚さ５〜50nmのSiO2膜等の絶縁膜19をLP
CVD法により堆積し、所定のアニールを施しデンシファ
イした後、接続孔17aをｎ型不純物領域1d上に開孔し、
続いて、LPCVD法により第３層目のポリシリコン膜18a,1
8bを10〜500nmの厚さに堆積し、ホトリングラフィとド
ライエッチングによりｐチャネルMOSトランジスタのゲ
ート電極のパターンに加工する〔第４図（Ｄ）〕。さら
にこれらの第３層目のポリシリコン膜18a,18bをイオン
打込みのマスクにしてボロン等のｐ型不純物を打上込み
エネルギー10〜50Kev,打込み量１×1014〜１×1016cm-2
のイオン打込み法により添加し、所定のアニールを施す
ことにより積層化されたｐチャネルMOSトランジスタの
ソース・ドレイン領域を自己整合的に形成する。この
時、同時に第３層目のポリシリコン膜18a,18bにもｐ型
の不純物が導入され、低抵抗化される。なお、ボロンイ
オン23の打込みエネルギーが高い時はチャネル部にボロ
ンがもれないよう第３層目のポリシリコン膜18a,18bを
加工するために使用したホトレジスをイオン打込みのマ
スクとして用いてもよく、この場合は第３層目のポリシ
リコン膜中には予め低抵抗化のための不純物を導入して
おく必要がある。さらに、第３層目のポリシリコン膜中
に予めｎ型の不純物を高濃度に添加しておけば、上記の
ように自己整合的にｐチャネルMOSトランジスタのソー
ス，ドレイン領域を形成してもゲート電極の導電型をｎ
型にすることができる〔第４図（Ｅ）〕。次に100〜100
0nmの例えばリンを含んだシリコン酸化膜14をCVD法によ
り堆積し、メモリセル内の段差を緩和し、接続孔7bをホ
トリングラフィとドライエッチングにより開孔し、スパ
ッタリングによりアルミニウム膜を0.1〜２μｍの厚さ
に堆積し、ホトリングラフィとドライエッチングにより
アルミニウム電極8bのパターンに加工する〔第４図
（Ｆ）〕。
ロンのイオン打込み法と熱拡散法により不純物濃度1015
〜1017cm-3,深さ１〜10μｍのｐ型ウェル10を形成した
後、選択酸化法によりｐ型のチャネルストッパ層22と素
分離用の厚さ100〜1000nmのシリコン酸化膜（フィール
ド酸化膜）11を形成し、続いてMOSトランジスタの能動
領となる部分に厚さ10nm〜100nmのゲート酸化膜である
シリコン酸化膜12を形成する〔第４図（Ａ）〕。次にフ
ッ酸溶液を用いたゥェットエッチングにより上記ゲート
酸化膜の一部に接続孔2dを開孔し、ポリシリコンを減圧
気相化学成長法（LPCVD法）により堆積した後、リンな
どのｎ型不純物を気相拡散により導入し、ホトリソグラ
フィとドライエッチングによりゲート電極4a,4eのパタ
ーンに加工し、これらのゲート電極4a,4eをイオン打込
みのマスクとして用いて1014〜1016cm-2の打込み量でヒ
素等のｎ型不純物イオンのイオン打込みを行い、所定の
アニールにより深さ0.05〜0.3μｍのｎ型不純物領域1b,
1d,1eを形成する〔第４図（Ｂ）〕。次にシリコン酸化
膜13をLPCVD法により50〜100nmの厚さに堆積し、接続孔
15bを開孔し、続いて第２層目のポリシリコン膜16をLPC
VD法により10〜500nmの厚さに堆積し、ホトリングラフ
ィとドライエッチングによりパターニングする〔第４図
（Ｃ）〕。次に厚さ５〜50nmのSiO2膜等の絶縁膜19をLP
CVD法により堆積し、所定のアニールを施しデンシファ
イした後、接続孔17aをｎ型不純物領域1d上に開孔し、
続いて、LPCVD法により第３層目のポリシリコン膜18a,1
8bを10〜500nmの厚さに堆積し、ホトリングラフィとド
ライエッチングによりｐチャネルMOSトランジスタのゲ
ート電極のパターンに加工する〔第４図（Ｄ）〕。さら
にこれらの第３層目のポリシリコン膜18a,18bをイオン
打込みのマスクにしてボロン等のｐ型不純物を打上込み
エネルギー10〜50Kev,打込み量１×1014〜１×1016cm-2
のイオン打込み法により添加し、所定のアニールを施す
ことにより積層化されたｐチャネルMOSトランジスタの
ソース・ドレイン領域を自己整合的に形成する。この
時、同時に第３層目のポリシリコン膜18a,18bにもｐ型
の不純物が導入され、低抵抗化される。なお、ボロンイ
オン23の打込みエネルギーが高い時はチャネル部にボロ
ンがもれないよう第３層目のポリシリコン膜18a,18bを
加工するために使用したホトレジスをイオン打込みのマ
スクとして用いてもよく、この場合は第３層目のポリシ
リコン膜中には予め低抵抗化のための不純物を導入して
おく必要がある。さらに、第３層目のポリシリコン膜中
に予めｎ型の不純物を高濃度に添加しておけば、上記の
ように自己整合的にｐチャネルMOSトランジスタのソー
ス，ドレイン領域を形成してもゲート電極の導電型をｎ
型にすることができる〔第４図（Ｅ）〕。次に100〜100
0nmの例えばリンを含んだシリコン酸化膜14をCVD法によ
り堆積し、メモリセル内の段差を緩和し、接続孔7bをホ
トリングラフィとドライエッチングにより開孔し、スパ
ッタリングによりアルミニウム膜を0.1〜２μｍの厚さ
に堆積し、ホトリングラフィとドライエッチングにより
アルミニウム電極8bのパターンに加工する〔第４図
（Ｆ）〕。
また、第５図のｐチャネルMOSトランジスタ部の平面
図に示したように、第３層目のポリシリコン膜18cを分
割ワード線にも使用することにより、ワード線の寄生容
量が低減でき、メモリ動作の高速化を図ることができ
る。
図に示したように、第３層目のポリシリコン膜18cを分
割ワード線にも使用することにより、ワード線の寄生容
量が低減でき、メモリ動作の高速化を図ることができ
る。
実施例 2. 本実施例は実施例１におけるスタティック型ランダム
アクセスメモリセルで、メモリセル内の２個のｐチャネ
ル負荷MOSトランジスタのソースへ給電するため電源電
圧の配線をそれぞれ独立にしたものに関する。第６図
（Ａ），（Ｂ）は本実施例によるスタティック型ランダ
ムアクセスメモリセルの平面図を示す図であり、同図
（Ａ）は駆動MOSトランジスタと転送MOSトランジスタの
部分および同図（Ｂ）は積層化されたｐチャネル負荷MO
Sトランジスタの部分を表している。また、第７図は、
第６図のＡ−Ａ′線における断面構造を示す図である。
第６図および第７図において、第２層目のポリシリコン
膜16b,16fはｐチャネル負荷MOSトランジスタのドレイン
領域であり、第２層目のポリシリコン膜は上記ｐチャネ
ルMOSトランジスタのチャネル領域16d,16eであり、第２
層目のポリシリコン膜16c,16gは上記ｐチャネルMOSトラ
ンジスタのソース領域であり、しかもこのポリシリコン
膜16c,16gは電源電圧Vccの給電のためのそれぞれ独立し
た配線となっている。また第２層目のポリシリコン16b,
16fは接続孔15b,15cを介して記憶ノードのｎ型不純物領
域1d,1cまたはｎ型不純物領域1d,1cに接続されたゲート
電極4d,4eに接続されており、さらにｐチャネル負荷MOS
トランジスタのゲート電極を形成している第３層目のポ
リシリコン膜18a,18bは接続孔24a,24bを介して、第２層
目のポリシリコン膜16b,16fに接続されている。
アクセスメモリセルで、メモリセル内の２個のｐチャネ
ル負荷MOSトランジスタのソースへ給電するため電源電
圧の配線をそれぞれ独立にしたものに関する。第６図
（Ａ），（Ｂ）は本実施例によるスタティック型ランダ
ムアクセスメモリセルの平面図を示す図であり、同図
（Ａ）は駆動MOSトランジスタと転送MOSトランジスタの
部分および同図（Ｂ）は積層化されたｐチャネル負荷MO
Sトランジスタの部分を表している。また、第７図は、
第６図のＡ−Ａ′線における断面構造を示す図である。
第６図および第７図において、第２層目のポリシリコン
膜16b,16fはｐチャネル負荷MOSトランジスタのドレイン
領域であり、第２層目のポリシリコン膜は上記ｐチャネ
ルMOSトランジスタのチャネル領域16d,16eであり、第２
層目のポリシリコン膜16c,16gは上記ｐチャネルMOSトラ
ンジスタのソース領域であり、しかもこのポリシリコン
膜16c,16gは電源電圧Vccの給電のためのそれぞれ独立し
た配線となっている。また第２層目のポリシリコン16b,
16fは接続孔15b,15cを介して記憶ノードのｎ型不純物領
域1d,1cまたはｎ型不純物領域1d,1cに接続されたゲート
電極4d,4eに接続されており、さらにｐチャネル負荷MOS
トランジスタのゲート電極を形成している第３層目のポ
リシリコン膜18a,18bは接続孔24a,24bを介して、第２層
目のポリシリコン膜16b,16fに接続されている。
本実施例によれば、２個のｐチャネル負荷MOSトラン
ジスタへの電源電圧Vccの給電配線は実施例１の如き共
通の配線を使用しないため、メモリセル内のｐチャネル
MOSトランジスタの配置に関し自由度が増し効率的に配
置することができ、メモリセル面積をより縮小すること
ができる。さらに、第３層目のポリシリコン膜は層間絶
縁膜が厚く堆積されているようなｎ型不純物領域に直接
接続することはなく、常に薄い絶縁膜を介して第２層目
のポリシリコンと接続しているために、ホトリングラフ
ィとドライエッチングなどの微細加工が容易になり、製
造歩留まりを向上させることができる。
ジスタへの電源電圧Vccの給電配線は実施例１の如き共
通の配線を使用しないため、メモリセル内のｐチャネル
MOSトランジスタの配置に関し自由度が増し効率的に配
置することができ、メモリセル面積をより縮小すること
ができる。さらに、第３層目のポリシリコン膜は層間絶
縁膜が厚く堆積されているようなｎ型不純物領域に直接
接続することはなく、常に薄い絶縁膜を介して第２層目
のポリシリコンと接続しているために、ホトリングラフ
ィとドライエッチングなどの微細加工が容易になり、製
造歩留まりを向上させることができる。
実施例 3. 本実施例は、実施例１におけるスタティック型ランダ
ムアクセスメモリセルにおける積層化されたｐチャネル
MOSトランジスタのフリップフロップ回路のゲート電極
の交差接続部に第４層目の導電膜を用いたものに関す
る。第８図は本実施例によるスタティックメモリセルの
積層化されたｐチャネルMOSトランジスタの部分を示す
平面図であり、シリコン基板内に形成されたｎチャネル
駆動MOSトランジスタや転送MOSトランジスタの部分は第
１図（Ａ）と同じである。さらに第９図は第８図の平面
におけるＡ−Ａ′線の断面構造を示す図である。第８図
および第９図において、第２層目のポリシリコン膜16a,
16bはｐチャネルMOSトランジスタのドレイン領域であ
り、接続孔15a,15bを介して下層の記憶ノードに接続さ
れている。一方、第２層目のポリシリコン16cは上記ｐ
チャネルMOSトランジスタの共通ソースであり、ｐチャ
ネルMOSトランジスタのチャネル部16d,16eの上部にはゲ
ート電極となる第３層目のポリシリコン膜18a,18bが形
成されている。さらに、上記第２層目および第３層目の
ポリシリコン膜上の絶縁膜19,19′には接続孔25a,25b,2
5cが開孔されており、ｐ型不純物が高濃度に添加された
第４層目のポリシリコン膜26a,26bにより上記第２層目
と第３層目のポリシリコン膜が交差接続されている。な
お、第10図のｐチャネルMOSトランジスタの平面図に示
すように第４層目のポリシリコン膜26cを形成し、実施
例１で述べたような分割ワード線に用いることにより、
メモリを高速動作させることができる。なお、この場合
第４層目のポリシリコン膜は他の抵抗率の低い導電膜で
も良く、例えばタングステンなどの高融点金属や、その
シリコンとの化合物（シリサイド）またはシリサイドと
ポリシリコンの複合膜などが挙げられる。
ムアクセスメモリセルにおける積層化されたｐチャネル
MOSトランジスタのフリップフロップ回路のゲート電極
の交差接続部に第４層目の導電膜を用いたものに関す
る。第８図は本実施例によるスタティックメモリセルの
積層化されたｐチャネルMOSトランジスタの部分を示す
平面図であり、シリコン基板内に形成されたｎチャネル
駆動MOSトランジスタや転送MOSトランジスタの部分は第
１図（Ａ）と同じである。さらに第９図は第８図の平面
におけるＡ−Ａ′線の断面構造を示す図である。第８図
および第９図において、第２層目のポリシリコン膜16a,
16bはｐチャネルMOSトランジスタのドレイン領域であ
り、接続孔15a,15bを介して下層の記憶ノードに接続さ
れている。一方、第２層目のポリシリコン16cは上記ｐ
チャネルMOSトランジスタの共通ソースであり、ｐチャ
ネルMOSトランジスタのチャネル部16d,16eの上部にはゲ
ート電極となる第３層目のポリシリコン膜18a,18bが形
成されている。さらに、上記第２層目および第３層目の
ポリシリコン膜上の絶縁膜19,19′には接続孔25a,25b,2
5cが開孔されており、ｐ型不純物が高濃度に添加された
第４層目のポリシリコン膜26a,26bにより上記第２層目
と第３層目のポリシリコン膜が交差接続されている。な
お、第10図のｐチャネルMOSトランジスタの平面図に示
すように第４層目のポリシリコン膜26cを形成し、実施
例１で述べたような分割ワード線に用いることにより、
メモリを高速動作させることができる。なお、この場合
第４層目のポリシリコン膜は他の抵抗率の低い導電膜で
も良く、例えばタングステンなどの高融点金属や、その
シリコンとの化合物（シリサイド）またはシリサイドと
ポリシリコンの複合膜などが挙げられる。
本実施例によれば、積層化されたｐチャネル負荷MOS
トランジスタのゲート電極は駆動MOSトランジスタのゲ
ート電極やドレイン領域に直接接続する必要がないため
上記ｐチャネルMOSトランジスタのゲート電極を併置す
る自由度が増し、メモリセル面積をさらに縮小すること
ができる。
トランジスタのゲート電極は駆動MOSトランジスタのゲ
ート電極やドレイン領域に直接接続する必要がないため
上記ｐチャネルMOSトランジスタのゲート電極を併置す
る自由度が増し、メモリセル面積をさらに縮小すること
ができる。
実施例 4. 本実施例は実施例１におけるスタティック型ランダム
アクセスメモリセルで、メモリセルの接地電位の配線抵
抗を小さくすることによりメモリセルの動作特性を改良
したものである。第11図は本実施例によるスタティック
メモリセルの駆動MOSトランジスタと転送MOSトランジス
タと接地配線の部分を示す。なお積層化されたｐチャネ
ル負荷MOSトランジスタの構造に関しては他の実施例と
同様であるのでここでは説明を省略する。第11図におい
て２個の駆動MOSトランジスタのソースを形成している
ｎ型不純物領域1f,1g上には層間絶縁膜の一部が除去さ
れ接続孔2f,2gが形成されており、ｎ型不純物領域1f,1g
と第１層目のポリシリコン膜4fが接続され、接地電位に
固定されている。また、上記第１層目のポリシリコン膜
4fはメモリ内のすべてのセルに接続電位を供給する配線
となっている。なお、この第１層目のポリシリコン膜4f
は駆動MOSトランジスタや転送MOSトランジスタのゲート
電極と同一層であり、実施例１で述べたような低抵抗の
ゲート材料を用いることもできる。なお本発明は接地配
線の方法に関するものであり実施例２および実施例３に
も同様に適用できる。
アクセスメモリセルで、メモリセルの接地電位の配線抵
抗を小さくすることによりメモリセルの動作特性を改良
したものである。第11図は本実施例によるスタティック
メモリセルの駆動MOSトランジスタと転送MOSトランジス
タと接地配線の部分を示す。なお積層化されたｐチャネ
ル負荷MOSトランジスタの構造に関しては他の実施例と
同様であるのでここでは説明を省略する。第11図におい
て２個の駆動MOSトランジスタのソースを形成している
ｎ型不純物領域1f,1g上には層間絶縁膜の一部が除去さ
れ接続孔2f,2gが形成されており、ｎ型不純物領域1f,1g
と第１層目のポリシリコン膜4fが接続され、接地電位に
固定されている。また、上記第１層目のポリシリコン膜
4fはメモリ内のすべてのセルに接続電位を供給する配線
となっている。なお、この第１層目のポリシリコン膜4f
は駆動MOSトランジスタや転送MOSトランジスタのゲート
電極と同一層であり、実施例１で述べたような低抵抗の
ゲート材料を用いることもできる。なお本発明は接地配
線の方法に関するものであり実施例２および実施例３に
も同様に適用できる。
本実施例によればメモリセルへの接地配線の抵抗値を
低くすることができるため、メモリを高速化しても動作
を安定にすることが可能であり、高速で誤作動の少ない
半導体記憶装置を提供することができる。
低くすることができるため、メモリを高速化しても動作
を安定にすることが可能であり、高速で誤作動の少ない
半導体記憶装置を提供することができる。
実施例 5. 本実施例は実施例１におけるスタティック型ランダム
アクセスメモリセルで、シリコン基板主面より上部に形
成された導電膜で接地電位の配線を行うものに関する。
第12図は本実施例によるスタティックメモリセルの平面
図を示すもので、第13図は第12図のＡ−Ａ′線の断面構
造を示す図である。第12図および第13図において、２つ
の駆動MOSトランジスタのソースであるｎ型不純物領域1
f,1g上のSiO2膜13上に開孔された接続孔27a,27bを介し
て上記不純物領域1f,1gと第２層目のポリシリコン膜28
が接続されており、さらにこの第２層のポリシリコン膜
28は接地配線となっておりメモリ内の各メモリセルに接
地電位を与えている。また、第３層目のポリシリコン膜
30a,30bは積層化されたｐチャネル負荷MOSトランジスタ
のドレイン領域であり、また第３層目のポリシリコン膜
30cは共通ソースであり上記ｐチャネルMOSトランジスタ
のチャネル部30d,30e上には薄い絶縁膜19を介して上記
ｐチャネル負荷MOSトランジスタのゲート電極となる第
４層目のポリシリコン32a,32bが形成されている。な
お、本実施例は接地配線の方法に関するものであるから
実施例４と同様に実施例２および実施例３にも適用でき
る。また、本実施例で述べられている第２層目のポリシ
リコンはタングステンなどの高融点金属やこれら高融点
金属とシリコンの化合物（シリサイド）およびシリサイ
ドとポリシリコンの複合膜（ポリサイド）などの低抵抗
の導電膜であってもよい。
アクセスメモリセルで、シリコン基板主面より上部に形
成された導電膜で接地電位の配線を行うものに関する。
第12図は本実施例によるスタティックメモリセルの平面
図を示すもので、第13図は第12図のＡ−Ａ′線の断面構
造を示す図である。第12図および第13図において、２つ
の駆動MOSトランジスタのソースであるｎ型不純物領域1
f,1g上のSiO2膜13上に開孔された接続孔27a,27bを介し
て上記不純物領域1f,1gと第２層目のポリシリコン膜28
が接続されており、さらにこの第２層のポリシリコン膜
28は接地配線となっておりメモリ内の各メモリセルに接
地電位を与えている。また、第３層目のポリシリコン膜
30a,30bは積層化されたｐチャネル負荷MOSトランジスタ
のドレイン領域であり、また第３層目のポリシリコン膜
30cは共通ソースであり上記ｐチャネルMOSトランジスタ
のチャネル部30d,30e上には薄い絶縁膜19を介して上記
ｐチャネル負荷MOSトランジスタのゲート電極となる第
４層目のポリシリコン32a,32bが形成されている。な
お、本実施例は接地配線の方法に関するものであるから
実施例４と同様に実施例２および実施例３にも適用でき
る。また、本実施例で述べられている第２層目のポリシ
リコンはタングステンなどの高融点金属やこれら高融点
金属とシリコンの化合物（シリサイド）およびシリサイ
ドとポリシリコンの複合膜（ポリサイド）などの低抵抗
の導電膜であってもよい。
本実施例によれば、メモリセルへの接地配線の抵抗値
を低くすることができ、メモリを高速化しても安定な動
作が可能であり、しかもメモリセル面積を縮小すること
ができるため、高集積化に最適でしかも高速で誤動作の
少ない半導体記憶装置を提供することができる。
を低くすることができ、メモリを高速化しても安定な動
作が可能であり、しかもメモリセル面積を縮小すること
ができるため、高集積化に最適でしかも高速で誤動作の
少ない半導体記憶装置を提供することができる。
実施例 6. 本実施例は実施例１におけるスタティック型ランダム
アクセスメモリセルで、積層化されたｐチャネル負荷MO
Sトランジスタのチャネル領域をゲート電極より上部に
形成したものに関する。第14図は本実施例によるスタテ
ィックメモリの断面図であり、第３層目のポリシリコン
膜34b,34cは積層化されたｐチャネルMOSトランジスタの
ソース、ドレイン領域であり、その間にｐチャネルMOS
トランジスタのチャネル領域がある。なお、上記のソー
ス、ドレイン、チャネル領域は例えばホトレジストなど
をイオン打込みのマスクに用いたボロン原子のイオン打
込みにより形成されている。また、、第３層目のポリシ
リコン膜34bは接続孔を介して駆動MOSトランジスタのゲ
ート電極4eに接続されており、フリップフロップの記憶
ノード部を構成している。また、第３層目のポリシリコ
ン膜34cには電源電圧Vccが印加されており、さらにこの
ポリシリコン膜34cはメモリ内の電源電圧Vccの配線とな
っている。また、第２層目のポリシリコン膜33bは上記
ｐチャネルMOSトランジスタのゲート電極であり、ま
た、第２層目のポリシリコン膜33aはフリップフロップ
回路の他方のｐチャネル負荷MOSトランジスタのゲート
電極であり、接続孔を介して記憶ノードであるｎ型不純
物領域1dに交差接続されている。なお、本実施例は実施
例2,実施例3,実施例4,実施例５にも同様に適用できる。
アクセスメモリセルで、積層化されたｐチャネル負荷MO
Sトランジスタのチャネル領域をゲート電極より上部に
形成したものに関する。第14図は本実施例によるスタテ
ィックメモリの断面図であり、第３層目のポリシリコン
膜34b,34cは積層化されたｐチャネルMOSトランジスタの
ソース、ドレイン領域であり、その間にｐチャネルMOS
トランジスタのチャネル領域がある。なお、上記のソー
ス、ドレイン、チャネル領域は例えばホトレジストなど
をイオン打込みのマスクに用いたボロン原子のイオン打
込みにより形成されている。また、、第３層目のポリシ
リコン膜34bは接続孔を介して駆動MOSトランジスタのゲ
ート電極4eに接続されており、フリップフロップの記憶
ノード部を構成している。また、第３層目のポリシリコ
ン膜34cには電源電圧Vccが印加されており、さらにこの
ポリシリコン膜34cはメモリ内の電源電圧Vccの配線とな
っている。また、第２層目のポリシリコン膜33bは上記
ｐチャネルMOSトランジスタのゲート電極であり、ま
た、第２層目のポリシリコン膜33aはフリップフロップ
回路の他方のｐチャネル負荷MOSトランジスタのゲート
電極であり、接続孔を介して記憶ノードであるｎ型不純
物領域1dに交差接続されている。なお、本実施例は実施
例2,実施例3,実施例4,実施例５にも同様に適用できる。
さらに、一般には第２層目のポリシリコン膜の膜厚よ
り第３層のポリシリコン膜の膜厚が薄い方がよい。これ
は第３層目のポリシリコンをパターニングするときにド
ライエッチングのエッチング残りを防止するためのオー
バーエッチングの時間を短くすることができ、薄い絶縁
膜19がオーバーエッチングで消失してしまうことがなく
なるためであるが、本実施例によれば薄い第３層のポリ
シリコン膜にチャネル領域を形成することができ、ポリ
シリコン膜内に形成されたｐチャネルMOSトランジスタ
のリーク電流やしきい値電圧を低減することができ、低
消費電力の半導体記憶装置を提供することができる。
り第３層のポリシリコン膜の膜厚が薄い方がよい。これ
は第３層目のポリシリコンをパターニングするときにド
ライエッチングのエッチング残りを防止するためのオー
バーエッチングの時間を短くすることができ、薄い絶縁
膜19がオーバーエッチングで消失してしまうことがなく
なるためであるが、本実施例によれば薄い第３層のポリ
シリコン膜にチャネル領域を形成することができ、ポリ
シリコン膜内に形成されたｐチャネルMOSトランジスタ
のリーク電流やしきい値電圧を低減することができ、低
消費電力の半導体記憶装置を提供することができる。
実施例 7. 本実施例は実施例１におけるスタティック型ランダム
アクセスメモリセルで、駆動MOSトランジスタのゲート
を構成している第１層目の導電膜上に不純物の相互拡散
の少ない導電膜を敷いたものに関する。第15図は本実施
例におけるスタティックメモリセルの断面構造を示す図
である。同図において、駆動MOSトランジスタおよび転
送MOSトランジスタのゲート電極4a,4eは第１層目のポリ
シリコン膜であり、これらの上部にはチタン窒化膜（Ti
N膜）など不純物の相互拡散の少ない導電膜35が形成さ
れており、ｐチャネルMOSトランジスタのドレイン領域
である第２層目のポリシリコン膜16bが接続孔を介して
接続されている。
アクセスメモリセルで、駆動MOSトランジスタのゲート
を構成している第１層目の導電膜上に不純物の相互拡散
の少ない導電膜を敷いたものに関する。第15図は本実施
例におけるスタティックメモリセルの断面構造を示す図
である。同図において、駆動MOSトランジスタおよび転
送MOSトランジスタのゲート電極4a,4eは第１層目のポリ
シリコン膜であり、これらの上部にはチタン窒化膜（Ti
N膜）など不純物の相互拡散の少ない導電膜35が形成さ
れており、ｐチャネルMOSトランジスタのドレイン領域
である第２層目のポリシリコン膜16bが接続孔を介して
接続されている。
本実施例によれば、第１層目のｎ型ポリシリコンと第
２層目のｐ型ポリシリコンの間に不純物の相互拡散の少
ないバリヤ導電膜35が介在しているために、フリップフ
ロップ回路のｎチャネルMOSトランジスタとｐチャネルM
OSトランジスタの接続部に第３図に示したようなPN接合
が形成されないため、メモリの動作が安定になり高速動
作が可能になる。
２層目のｐ型ポリシリコンの間に不純物の相互拡散の少
ないバリヤ導電膜35が介在しているために、フリップフ
ロップ回路のｎチャネルMOSトランジスタとｐチャネルM
OSトランジスタの接続部に第３図に示したようなPN接合
が形成されないため、メモリの動作が安定になり高速動
作が可能になる。
実施例 8. 本発明は実施例７におけるスタティック型ランダムア
クセスメモリセルで、不純物の相互拡散を防止する導電
膜を接続孔の中にのみ形成したものである。第16図は本
実施例によるスタティックメモリセルの断面図であり、
駆動MOSトランジスタのゲート電極4e上のSiO2膜13には
接続孔が開孔されており、この接続孔にチタン窒化膜
（TiN膜）など不純物の相互拡散の少ないバリヤ導電膜3
6が埋め込まれており、第２層目のｐ型ポリシリコン膜1
6bが接続されている。導電膜36を接続孔に埋め込む方法
に関しては、例えば全面に導電膜36を堆積した後、等方
性のドライエッチングにより接続孔以外の部分の上記導
電膜を取り除けばよい。
クセスメモリセルで、不純物の相互拡散を防止する導電
膜を接続孔の中にのみ形成したものである。第16図は本
実施例によるスタティックメモリセルの断面図であり、
駆動MOSトランジスタのゲート電極4e上のSiO2膜13には
接続孔が開孔されており、この接続孔にチタン窒化膜
（TiN膜）など不純物の相互拡散の少ないバリヤ導電膜3
6が埋め込まれており、第２層目のｐ型ポリシリコン膜1
6bが接続されている。導電膜36を接続孔に埋め込む方法
に関しては、例えば全面に導電膜36を堆積した後、等方
性のドライエッチングにより接続孔以外の部分の上記導
電膜を取り除けばよい。
本実施例によれば、実施例７と同様フリップフロップ
回路のｎチャネルMOSトランジスタとｐチャネルMOSトラ
ンジスタの接続部にPN接合が形成されないため、メモリ
の動作が安定になり、高速動作が可能になる他、接続孔
部だけに導電膜36が存在するために、ゲート電極の材料
に制約を与えることがなく、接続孔表面を平坦化するこ
とができ、製造歩留まりを高めることができる。
回路のｎチャネルMOSトランジスタとｐチャネルMOSトラ
ンジスタの接続部にPN接合が形成されないため、メモリ
の動作が安定になり、高速動作が可能になる他、接続孔
部だけに導電膜36が存在するために、ゲート電極の材料
に制約を与えることがなく、接続孔表面を平坦化するこ
とができ、製造歩留まりを高めることができる。
なお、本実施例は第17図の断面図に示したように、第
２層目のポリシリコン膜16bが直接ｎ型不純物領域1dに
接続されるような場合でも、まったく同様に適用するこ
とができる。
２層目のポリシリコン膜16bが直接ｎ型不純物領域1dに
接続されるような場合でも、まったく同様に適用するこ
とができる。
実施例 9. 本実施例は実施例１におけるスタティック型ランダム
アクセスメモリセルで、積層化されたｐチャネルMOSト
ランジスタのゲート電極と駆動MOSトランジスタのドレ
イン領域であるｎ型不純物領域の接続部の接続孔に不純
物の相互拡散の少ないバリヤ導電膜を埋め込んだもので
ある。第18図は本実施例によるスタティックメモリセル
の断面構造を示す図であり、積層化されたｐチャネルMO
Sトランジスタのゲート電極となる第３層目のポリシリ
コン膜18aはｎチャネルの駆動MOSトランジスタのドレイ
ンであるｎ型不純物領域1d上の接続孔に埋め込まれたチ
タン窒化膜（TiN膜）など不純物の相互拡散の少ないバ
リヤ導電膜36を介して接続されている。
アクセスメモリセルで、積層化されたｐチャネルMOSト
ランジスタのゲート電極と駆動MOSトランジスタのドレ
イン領域であるｎ型不純物領域の接続部の接続孔に不純
物の相互拡散の少ないバリヤ導電膜を埋め込んだもので
ある。第18図は本実施例によるスタティックメモリセル
の断面構造を示す図であり、積層化されたｐチャネルMO
Sトランジスタのゲート電極となる第３層目のポリシリ
コン膜18aはｎチャネルの駆動MOSトランジスタのドレイ
ンであるｎ型不純物領域1d上の接続孔に埋め込まれたチ
タン窒化膜（TiN膜）など不純物の相互拡散の少ないバ
リヤ導電膜36を介して接続されている。
なお、積層化されたｐチャネルMOSトランジスタのゲ
ート電極はソース，ドレイン領域の形成と同時に低抵抗
化することにより製造工程が簡単になるが、この際ゲー
ト電極の導電型はｐ型になるために上記ゲート電極と記
憶ノードのｎ型不純物領域との接続部に第19図に示した
ようなPN接合D3,D4が形成される。従って本実施例によ
れば上記したPN接合D3,D4が形成されることはなく、ｐ
チャネルMOSトランジスタのゲート電位がPN接合のビル
トインポテンシャルにより低下することがなく、メモリ
動作を安定にすることができる。
ート電極はソース，ドレイン領域の形成と同時に低抵抗
化することにより製造工程が簡単になるが、この際ゲー
ト電極の導電型はｐ型になるために上記ゲート電極と記
憶ノードのｎ型不純物領域との接続部に第19図に示した
ようなPN接合D3,D4が形成される。従って本実施例によ
れば上記したPN接合D3,D4が形成されることはなく、ｐ
チャネルMOSトランジスタのゲート電位がPN接合のビル
トインポテンシャルにより低下することがなく、メモリ
動作を安定にすることができる。
実施例 10. 本実施例は実施例１におけるスタティック型ランダム
アクセスメモリセルで、積層化されたｐチャネル負荷MO
Sトランジスタのゲート絶縁膜の材料に関するものであ
る。すなわち、本実施例では第１図におけるｐチャネル
MOSトランジスタのゲート絶縁膜19にシリコン窒化膜（S
i3N4）や、シリコン窒化膜とシリコン酸化膜の複合膜
（Si3N4/SiO2）、またはタンタル酸化膜（Ta2O5）など
比誘導率の高い絶縁膜を使用している。
アクセスメモリセルで、積層化されたｐチャネル負荷MO
Sトランジスタのゲート絶縁膜の材料に関するものであ
る。すなわち、本実施例では第１図におけるｐチャネル
MOSトランジスタのゲート絶縁膜19にシリコン窒化膜（S
i3N4）や、シリコン窒化膜とシリコン酸化膜の複合膜
（Si3N4/SiO2）、またはタンタル酸化膜（Ta2O5）など
比誘導率の高い絶縁膜を使用している。
本実施例によればｐチャネルMOSトランジスタのゲー
ト容量を増加せしめることが可能であり従っｐチャネル
MOSトランジスタの駆動能力を増加でき、スタティック
メモリ動作を安定にすることができる。なお本実施例は
本発明で述べられているすべての実施例のゲート絶縁膜
19に関して適用することができる。
ト容量を増加せしめることが可能であり従っｐチャネル
MOSトランジスタの駆動能力を増加でき、スタティック
メモリ動作を安定にすることができる。なお本実施例は
本発明で述べられているすべての実施例のゲート絶縁膜
19に関して適用することができる。
実施例 11. 本実施例は実施例１におけるスタティック型ランダム
アクセスメモリセルで、積層化したｐチャネルMOSトラ
ンジスタのゲート電力が形成されている第３層目のポリ
シリコン膜をデータ線の自己整合接続部に用いたもので
ある。第20図および第21図はそれぞれ本実施例によるス
タティックメモリセルの平面図および断面図を示すもの
であり、第20図（Ａ）は第１図（Ａ）と同様、駆動MOS
トランジスタおよび転送MOSトランジスタの部分を示し
ており、同図（Ｂ）は積層ｐチャネルMOSトランジスタ
とデータ線の自己整合接続の部分を示しており、第21図
は第20図のＡ−Ａ′線の断面構造を示す図である。第20
図および第21図において、転送MOSトランジスタのドレ
イン不純物領域1a,1b上には接続孔37a,37bが開孔され、
ｎ型不純物が添加された第３層目のポリシリコン膜18c,
18dが接続されている。なお、上記接続孔37a,37bにおい
てはゲート電極4a,4a′の表面にはシリコン酸化膜38が
形成されているために、接続孔37a,37bを形成したため
にゲート電極表面が露出することはない。また、ゲート
電極4a,4a′の側壁も絶縁膜のサイドウォールスペーサ3
9により電気的に絶縁されている。したがって接続孔37
a,37bをゲート電極4a,4a′上に位置せしめてこれらのゲ
ート電極と第３層目のポリシリコン膜18c,18dは短絡す
ることはない。一方、上記ポリシリコン膜18c,18dは上
記ゲート電極4a,4a′の上部にまで延在されており、ア
ルミニウム電極8a,8bは接続孔7a,7bを介してゲート電極
4a,4a′上でそれぞれ上記第３層目のポリシリコン膜18
c,18dに接続されている。
アクセスメモリセルで、積層化したｐチャネルMOSトラ
ンジスタのゲート電力が形成されている第３層目のポリ
シリコン膜をデータ線の自己整合接続部に用いたもので
ある。第20図および第21図はそれぞれ本実施例によるス
タティックメモリセルの平面図および断面図を示すもの
であり、第20図（Ａ）は第１図（Ａ）と同様、駆動MOS
トランジスタおよび転送MOSトランジスタの部分を示し
ており、同図（Ｂ）は積層ｐチャネルMOSトランジスタ
とデータ線の自己整合接続の部分を示しており、第21図
は第20図のＡ−Ａ′線の断面構造を示す図である。第20
図および第21図において、転送MOSトランジスタのドレ
イン不純物領域1a,1b上には接続孔37a,37bが開孔され、
ｎ型不純物が添加された第３層目のポリシリコン膜18c,
18dが接続されている。なお、上記接続孔37a,37bにおい
てはゲート電極4a,4a′の表面にはシリコン酸化膜38が
形成されているために、接続孔37a,37bを形成したため
にゲート電極表面が露出することはない。また、ゲート
電極4a,4a′の側壁も絶縁膜のサイドウォールスペーサ3
9により電気的に絶縁されている。したがって接続孔37
a,37bをゲート電極4a,4a′上に位置せしめてこれらのゲ
ート電極と第３層目のポリシリコン膜18c,18dは短絡す
ることはない。一方、上記ポリシリコン膜18c,18dは上
記ゲート電極4a,4a′の上部にまで延在されており、ア
ルミニウム電極8a,8bは接続孔7a,7bを介してゲート電極
4a,4a′上でそれぞれ上記第３層目のポリシリコン膜18
c,18dに接続されている。
本実施例によれば、データ線を形成しているアルミニ
ウム電極8a,8bの接続孔7a,7bとゲート電極4a,4a′との
レイアウト余裕を確保する必要がなく、メモリセルの面
積を低減することができる。なお本実施例は実施例２か
ら実施例11までの各実施例にも同様に適用することがで
きる。
ウム電極8a,8bの接続孔7a,7bとゲート電極4a,4a′との
レイアウト余裕を確保する必要がなく、メモリセルの面
積を低減することができる。なお本実施例は実施例２か
ら実施例11までの各実施例にも同様に適用することがで
きる。
実施例 12. 本実施例は実施例１におけるスタティック型ランダム
アクセスメモリセルで積層化したｐチャネルMOSトラン
ジスタのソース・ドレイン領域やチャネル領域が形成さ
れている第２層目のポリシリコン膜を実施例11と同様な
データ線の自己整合接続部に用いたものである。第22図
は本実施例によるスタティックメモリセルの断面構造を
示す図である。同図においてｎ型不純物が点火された第
２層目のポリシリコン膜16iは実施例11の自己整合接続
部の第３層目のポリシリコン膜と、まったく同様にして
転送MOSトランジスタのドレイン拡散層であるｎ型不純
物領域1bに接続されており、さらにこの第２層目のポリ
シリコン膜16iは転送MOSトランジスタのゲート電極4a,4
a′上まで延在されており、接続孔7bが開孔され上記第
２層目のポリシリコン膜16iにアルミニウム電極8bが接
続されている。
アクセスメモリセルで積層化したｐチャネルMOSトラン
ジスタのソース・ドレイン領域やチャネル領域が形成さ
れている第２層目のポリシリコン膜を実施例11と同様な
データ線の自己整合接続部に用いたものである。第22図
は本実施例によるスタティックメモリセルの断面構造を
示す図である。同図においてｎ型不純物が点火された第
２層目のポリシリコン膜16iは実施例11の自己整合接続
部の第３層目のポリシリコン膜と、まったく同様にして
転送MOSトランジスタのドレイン拡散層であるｎ型不純
物領域1bに接続されており、さらにこの第２層目のポリ
シリコン膜16iは転送MOSトランジスタのゲート電極4a,4
a′上まで延在されており、接続孔7bが開孔され上記第
２層目のポリシリコン膜16iにアルミニウム電極8bが接
続されている。
本実施例によれば、実施例11と同様にデータ線を形成
しているアルミニウム電極8bの接続孔7bとゲート電極4a
とのレイアウト余裕を確保する必要がなく、メモリセル
の面積を低減することができる。なお本実施例は実施例
２から実施例10までの各実施例にも同様に適用できる。
しているアルミニウム電極8bの接続孔7bとゲート電極4a
とのレイアウト余裕を確保する必要がなく、メモリセル
の面積を低減することができる。なお本実施例は実施例
２から実施例10までの各実施例にも同様に適用できる。
実施例 13. 本実施例は実施例１におけるスタティック型ランダム
アクセスメモリセルで、データ線を第２層目のアルミニ
ウム電極を用いて形成したものである。第23図は本実施
例によるスタティック型ランダムアクセスメモリセルの
断面構造を示す図である。同図で転送MOSトランジスタ
のｎ型不純物領域1bには第１層目のアルミニウム電極40
bが接続孔7bを介して接続されている。さらに、データ
線を構成している第２層目のアルミニウム電極42bが平
坦化された層間絶縁膜41上に形成されており、接続孔43
bを介して第１層目のアルミニウム電極40bと接続されて
いる。
アクセスメモリセルで、データ線を第２層目のアルミニ
ウム電極を用いて形成したものである。第23図は本実施
例によるスタティック型ランダムアクセスメモリセルの
断面構造を示す図である。同図で転送MOSトランジスタ
のｎ型不純物領域1bには第１層目のアルミニウム電極40
bが接続孔7bを介して接続されている。さらに、データ
線を構成している第２層目のアルミニウム電極42bが平
坦化された層間絶縁膜41上に形成されており、接続孔43
bを介して第１層目のアルミニウム電極40bと接続されて
いる。
本実施例によれば、データ線を形成している第２層目
のアルミニウム電極と、下層のその他の導電膜との間の
絶縁膜の厚さを厚くすることができるため、メモリセル
内のデータ線に寄生的に生じている容量成分が小さくな
り、メモリの書き込みや読み出しの動作を高速化でき
る。
のアルミニウム電極と、下層のその他の導電膜との間の
絶縁膜の厚さを厚くすることができるため、メモリセル
内のデータ線に寄生的に生じている容量成分が小さくな
り、メモリの書き込みや読み出しの動作を高速化でき
る。
実施例 14. 本実施例は実施例１におけるスタティック型ランダム
アクセスメモリセルで、積層化されたｐチャネルMOSト
ランジスタのフリップフロップ回路のゲート電極の交差
接続の方法に関する。第27図（Ａ），（Ｂ）は本実施例
によるスタティックメモリセルの平面図であり同図
（Ａ）は駆動MOSトランジスタと転送MOSトランジスタ、
およびワード線とデータ線の部分を示し、同図（Ｂ）は
積層化されたｐチャネルMOSトランジスタの部分を示し
ている。さらに第28図は第27図に示した平面図のＡ−
Ａ′における断面構造を示す図である。第27図および第
28図において、第２層目のポリシリコン膜16a,16bはｐ
チャネルMOSトランジスタのドレイン領域であり、接続
孔15a,15bを介して下層の記憶ノードを形成しているｎ
型不純物領域1c,1dに接続されている。また、第３層目
のポリシリコン膜18a,18bによりｐチャネルMOSトランジ
スタのゲート電極が形成されている。さらに上記第２層
目および第３層目のポリシリコン膜16a,16b,18a,18b上
の絶縁膜19等には接続孔7e,7f,7g,7hが開孔されてお
り、特に接続孔7g,7hは第２層目のポリシリコン16c上に
配置されており第１層目のアルミニウム電極40d,40cを
介して、第２層目のポリシリコン膜16aと第３層目のポ
リシリコン膜18bおよび第２層目のポリシリコン膜16bと
第３層目のポリシリコン膜18aがそれぞれ交差接続され
ている。さらにメモリセルのデータ線は実施例13の如き
第２層目のアルミニウム電極を用いて形成されている。
アクセスメモリセルで、積層化されたｐチャネルMOSト
ランジスタのフリップフロップ回路のゲート電極の交差
接続の方法に関する。第27図（Ａ），（Ｂ）は本実施例
によるスタティックメモリセルの平面図であり同図
（Ａ）は駆動MOSトランジスタと転送MOSトランジスタ、
およびワード線とデータ線の部分を示し、同図（Ｂ）は
積層化されたｐチャネルMOSトランジスタの部分を示し
ている。さらに第28図は第27図に示した平面図のＡ−
Ａ′における断面構造を示す図である。第27図および第
28図において、第２層目のポリシリコン膜16a,16bはｐ
チャネルMOSトランジスタのドレイン領域であり、接続
孔15a,15bを介して下層の記憶ノードを形成しているｎ
型不純物領域1c,1dに接続されている。また、第３層目
のポリシリコン膜18a,18bによりｐチャネルMOSトランジ
スタのゲート電極が形成されている。さらに上記第２層
目および第３層目のポリシリコン膜16a,16b,18a,18b上
の絶縁膜19等には接続孔7e,7f,7g,7hが開孔されてお
り、特に接続孔7g,7hは第２層目のポリシリコン16c上に
配置されており第１層目のアルミニウム電極40d,40cを
介して、第２層目のポリシリコン膜16aと第３層目のポ
リシリコン膜18bおよび第２層目のポリシリコン膜16bと
第３層目のポリシリコン膜18aがそれぞれ交差接続され
ている。さらにメモリセルのデータ線は実施例13の如き
第２層目のアルミニウム電極を用いて形成されている。
本実施例によれば、積層化されたｐチャネルMOSトラ
ンジスタのゲート電極は駆動MOSトランジスタのドレイ
ン領域に直接接続する必要がないため、上記ｐチャネル
MOSトランジスタのゲート電極を配置する自由度が増
し、メモリセル面積をさらに縮小することができる。ま
た、交差接続部において、一方のｐチャネルMOSトラン
ジスタのゲート電極と他方のｐチャネルMOSトランジス
タのドレイン領域との接続はアルミニウム電極を介して
いるため、上記ｐチャネルMOSトランジスタのゲート電
極の導電型はｎ型でもｐ型でもよく、ｐチャネルMOSト
ランジスタの特性を向上せしめることが可能となる。ま
た、データ線に第２層目のアルミニウム電極を用いてい
るために、メモリの書き込みや読み出しの動作を高速化
できる。
ンジスタのゲート電極は駆動MOSトランジスタのドレイ
ン領域に直接接続する必要がないため、上記ｐチャネル
MOSトランジスタのゲート電極を配置する自由度が増
し、メモリセル面積をさらに縮小することができる。ま
た、交差接続部において、一方のｐチャネルMOSトラン
ジスタのゲート電極と他方のｐチャネルMOSトランジス
タのドレイン領域との接続はアルミニウム電極を介して
いるため、上記ｐチャネルMOSトランジスタのゲート電
極の導電型はｎ型でもｐ型でもよく、ｐチャネルMOSト
ランジスタの特性を向上せしめることが可能となる。ま
た、データ線に第２層目のアルミニウム電極を用いてい
るために、メモリの書き込みや読み出しの動作を高速化
できる。
実施例 15. 本実施例は実施例１におけるスタティック型ランダム
アクセスメモリセルで、メモリセルが形成されているシ
リコン基板の導電型をｐ型にしたものである。第29図は
本実施例によるスタティック型ランダムアクセスメモリ
セルの断面構造を示す図である。導図で、ｎチャネルの
駆動MOSトランジスタおよび転送MOSトランジスタや積層
化されたｐチャネルの負荷MOSトランジスタの構造に関
しては実施例１とまったく同様である。一方、メモリセ
ルはｐ型シリコン基板44内に形成されており、ｎチャネ
ルMOSトランジスタのｎ型不純物領域1b,1d,1eより下方
の位置に基板より濃度が高いｐ型不純物領域45が形成さ
れている。さらに周辺回路のｐチャネルMOSトランジス
タは公知のダイナミック型ランダムアクセスメモリにみ
られるようにＮ型ウェル内に形成されている。
アクセスメモリセルで、メモリセルが形成されているシ
リコン基板の導電型をｐ型にしたものである。第29図は
本実施例によるスタティック型ランダムアクセスメモリ
セルの断面構造を示す図である。導図で、ｎチャネルの
駆動MOSトランジスタおよび転送MOSトランジスタや積層
化されたｐチャネルの負荷MOSトランジスタの構造に関
しては実施例１とまったく同様である。一方、メモリセ
ルはｐ型シリコン基板44内に形成されており、ｎチャネ
ルMOSトランジスタのｎ型不純物領域1b,1d,1eより下方
の位置に基板より濃度が高いｐ型不純物領域45が形成さ
れている。さらに周辺回路のｐチャネルMOSトランジス
タは公知のダイナミック型ランダムアクセスメモリにみ
られるようにＮ型ウェル内に形成されている。
本実施例によれば、他の半導体記憶装置や論理回路装
置などに使用されているシリコン基板と同じ汎用性のあ
るｐ型シリコン基板を用いるため、生産性が向上でき
る。また、ｐ型シリコン基板内部に形成されたｐ型不純
物領域はα線の照射により発生したキャリアに対してバ
リア効果を有するため、記憶装置のソフトエラーを防止
することができる。
置などに使用されているシリコン基板と同じ汎用性のあ
るｐ型シリコン基板を用いるため、生産性が向上でき
る。また、ｐ型シリコン基板内部に形成されたｐ型不純
物領域はα線の照射により発生したキャリアに対してバ
リア効果を有するため、記憶装置のソフトエラーを防止
することができる。
実施例 16. 本実施例は実施例15と同様、シリコン基板の導電型お
よびウェル構造に関するものである。第30図は本実施例
によるスタティック型ランダムアクセスメモリセルの断
面構造を示す図であり、ｎチャネルの駆動MOSトランジ
スタおよび転送MOSトランジスタや積層化されたｐチャ
ネル負荷MOSトランジスタの構造に関しては実施例１と
まったく同様である。一方、メモリセルは同図に示され
るようにｐ型シリコン基板44内に形成されたＮ型ウェル
46内に形成されているｐ型ウェル10内に形成されてい
る。また、メモリの周辺回路のｎチャネルMOSトランジ
スタはメモリセルと同様のｐ型ウェル内に形成されてお
り、ｐチャネルMOSトランジスタはメモリセルのＮ型ウ
ェル46より浅いＮ型ウェル内に形成されている。
よびウェル構造に関するものである。第30図は本実施例
によるスタティック型ランダムアクセスメモリセルの断
面構造を示す図であり、ｎチャネルの駆動MOSトランジ
スタおよび転送MOSトランジスタや積層化されたｐチャ
ネル負荷MOSトランジスタの構造に関しては実施例１と
まったく同様である。一方、メモリセルは同図に示され
るようにｐ型シリコン基板44内に形成されたＮ型ウェル
46内に形成されているｐ型ウェル10内に形成されてい
る。また、メモリの周辺回路のｎチャネルMOSトランジ
スタはメモリセルと同様のｐ型ウェル内に形成されてお
り、ｐチャネルMOSトランジスタはメモリセルのＮ型ウ
ェル46より浅いＮ型ウェル内に形成されている。
本実施例によれば、他の半導体記憶装置や論理回路装
置などに使用されているシリコン基板と同じ汎用性のあ
るｐ型シリコン基板を用いるための生産性が向上でき
る。また、ｐ型ウェルはＮ型ウェル内に形成され、さら
にそれぞれのｐ型ウェル内には周辺回路やメモリセルが
形成されているためそれぞれのＮ型ウェルを所定の電位
に固定することにより、入力端子に混入した外部ノイズ
による装置の誤動作を防止することができる。
置などに使用されているシリコン基板と同じ汎用性のあ
るｐ型シリコン基板を用いるための生産性が向上でき
る。また、ｐ型ウェルはＮ型ウェル内に形成され、さら
にそれぞれのｐ型ウェル内には周辺回路やメモリセルが
形成されているためそれぞれのＮ型ウェルを所定の電位
に固定することにより、入力端子に混入した外部ノイズ
による装置の誤動作を防止することができる。
本発明によれば、積層化された絶縁ゲート型電界効果
トランジスタを有する完全CMOS型のスタティック型ラン
ダムアクセスメモリセルにおいて、第２導電型の絶縁ゲ
ート型電界効果トランジスタのソース、ドレイン領域、
チャネル領域およびゲート電極はシリコン基板に形成さ
れた第１導電型の絶縁ゲート型電界効果トランジスタよ
り上部に形成された２つの層のポリシリコン膜により形
成されているため、上記第２導電型のトランジスタをメ
モリセル内の最適の位置に配置することができ、設計の
自由度が増し、微細なセル面積を有し、記憶装置の高集
積化に最適である。
トランジスタを有する完全CMOS型のスタティック型ラン
ダムアクセスメモリセルにおいて、第２導電型の絶縁ゲ
ート型電界効果トランジスタのソース、ドレイン領域、
チャネル領域およびゲート電極はシリコン基板に形成さ
れた第１導電型の絶縁ゲート型電界効果トランジスタよ
り上部に形成された２つの層のポリシリコン膜により形
成されているため、上記第２導電型のトランジスタをメ
モリセル内の最適の位置に配置することができ、設計の
自由度が増し、微細なセル面積を有し、記憶装置の高集
積化に最適である。
第１図，第５図，第６図，第８図，第10図，第11図，第
12図，第20図，第27図は本発明の一実施例の平面図，第
２図，第４図，第７図，第９図，第13図，第14図，第15
図，第16図，第17図，第18図，第21図，第22図，第23
図，第28図，第29図，第30図は本発明の一実施例の断面
図、第３図，第19図は本発明の一実施例の等価回路図、
第24図は従来技術の等価回路図、第25図は従来技術の平
面図、第26図は従来技術の断面図である。 1a,1b,1c,1c′,1d,1e,1f,1g……ｎ型不純物領域 2a,2b,2c,2d,2e,2f,2g,7a,7b,7c,7d,7e,7f,7g,7h,15a,1
5b,15c,17a,17b,24a,24b,25a,25b,25c,27a,27b,29a,29
b,31a,31b,37a,37b,43a,43b……接続孔 4a,4a′,4b,4c,4d,4e……ゲート電極 4f……第１層目のポリシリコン膜 5a,5b……ドレイン 5c……ソース 5d,5e……チャネル部 8a,8b,8c,8d……アルミニウム電極 ９……ｎ型シリコン基板 10……ｐ型ウェル 11,12,13,13′14,38……シリコン酸化膜（SiO2膜） 16,16a,16b,16c,16f,16g,16i……第２層目のポリシリコ
ン膜 16d,16e,30d,30e,34e……ｐチャネルMOSトランジスタの
チャネル部 18a,18b,18c,18d……第３層目のポリシリコン膜 19,19′……絶縁膜 20……ワード線 21,21′……データ線 22……チャネルストッパ層 23……ボロンイオン 26a,26b,26c……第４層目のポリシリコン膜 28……第２層目のポリシリコン膜 30a,30b,30c……第３層目のポリシリコン膜 32a,32b……第４層目のポリシリコン膜 33a,33b……第２層目のポリシリコン膜 34b,34c……第３層目のポリシリコン膜 35,36……導電膜 39……サイドウォールスペーサ 40a,40b,40c,40d……第１層目のアルミニウム電極 41……層間絶縁膜 42a,42b……第２層目のアルミニウム電極 44……ｐ型シリコン基板 45……ｐ型不純物領域 46……Ｎ型ウェル T1,T2……ｎチャネル駆動MOSトランジスタ T3,T4……ｐチャネル負荷MOSトランジスタ T5,T6……ｎチャネル転送MOSトランジスタ D1,D2,D3,D4……PN接合
12図，第20図，第27図は本発明の一実施例の平面図，第
２図，第４図，第７図，第９図，第13図，第14図，第15
図，第16図，第17図，第18図，第21図，第22図，第23
図，第28図，第29図，第30図は本発明の一実施例の断面
図、第３図，第19図は本発明の一実施例の等価回路図、
第24図は従来技術の等価回路図、第25図は従来技術の平
面図、第26図は従来技術の断面図である。 1a,1b,1c,1c′,1d,1e,1f,1g……ｎ型不純物領域 2a,2b,2c,2d,2e,2f,2g,7a,7b,7c,7d,7e,7f,7g,7h,15a,1
5b,15c,17a,17b,24a,24b,25a,25b,25c,27a,27b,29a,29
b,31a,31b,37a,37b,43a,43b……接続孔 4a,4a′,4b,4c,4d,4e……ゲート電極 4f……第１層目のポリシリコン膜 5a,5b……ドレイン 5c……ソース 5d,5e……チャネル部 8a,8b,8c,8d……アルミニウム電極 ９……ｎ型シリコン基板 10……ｐ型ウェル 11,12,13,13′14,38……シリコン酸化膜（SiO2膜） 16,16a,16b,16c,16f,16g,16i……第２層目のポリシリコ
ン膜 16d,16e,30d,30e,34e……ｐチャネルMOSトランジスタの
チャネル部 18a,18b,18c,18d……第３層目のポリシリコン膜 19,19′……絶縁膜 20……ワード線 21,21′……データ線 22……チャネルストッパ層 23……ボロンイオン 26a,26b,26c……第４層目のポリシリコン膜 28……第２層目のポリシリコン膜 30a,30b,30c……第３層目のポリシリコン膜 32a,32b……第４層目のポリシリコン膜 33a,33b……第２層目のポリシリコン膜 34b,34c……第３層目のポリシリコン膜 35,36……導電膜 39……サイドウォールスペーサ 40a,40b,40c,40d……第１層目のアルミニウム電極 41……層間絶縁膜 42a,42b……第２層目のアルミニウム電極 44……ｐ型シリコン基板 45……ｐ型不純物領域 46……Ｎ型ウェル T1,T2……ｎチャネル駆動MOSトランジスタ T3,T4……ｐチャネル負荷MOSトランジスタ T5,T6……ｎチャネル転送MOSトランジスタ D1,D2,D3,D4……PN接合
───────────────────────────────────────────────────── フロントページの続き (72)発明者 橋本 直孝 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 橋本 孝司 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭60−134461（ＪＰ，Ａ) 特開 昭63−104374（ＪＰ，Ａ)
Claims (7)
- 【請求項１】複数のワード線と、複数のデータ線と、上
記複数のワード線と上記複数のデータ線の交点に配置さ
れた複数のメモリセルとを有し、 上記メモリセルのそれぞれは、一方の端子が電源電圧の
配線に接続された第１の負荷素子と上記第１の負荷素子
の他方の端子に直列に接続された第１の駆動用MOSトラ
ンジスタと、一方の端子が電源電圧の配線に接続された
第２の負荷素子と上記第２の負荷素子の他方の端子に直
列に接続された第２の駆動用MOSトランジスタとを用い
たフリップフロップ回路を含み、 上記第１の負荷素子が接続される電源電圧の配線と、上
記第２の負荷素子が接続される電源電圧の配線とは、上
記メモリセル内においてそれぞれ独立して形成されてな
ることを特徴とする半導体記憶装置。 - 【請求項２】上記第１の負荷素子が接続される電源電圧
の配線と上記第１の負荷素子とは半導体基板上に形成さ
れる導体層により一体に形成され、上記第２の負荷素子
が接続される電源電圧の配線と上記第２の負荷素子とは
半導体基板上に形成される導体層により一体に形成され
てなることを特徴とする特許請求の範囲第１項記載の半
導体記憶装置。 - 【請求項３】上記第１の負荷素子が接続される電源電圧
の配線と上記第２の負荷素子が接続される電源電圧の配
線とは上記ワード線と同一方向に延在され、 上記第１の負荷素子及び上記第２の負荷素子は、平面的
に、上記第１の負荷素子が接続される電源電圧の配線と
上記第２の負荷素子が接続される電源電圧の配線との間
に配置されてなることを特徴とする特許請求の範囲第１
項又は第２項記載の半導体記憶装置。 - 【請求項４】半導体基板主面に複数のワード線と、複数
のデータ線と、上記複数のワード線と上記複数のデータ
線の交点に配置された複数のメモリセルとを有し、 上記メモリセルのそれぞれは、一方の端子が電源電圧の
配線に接続された第１の負荷素子と上記第１の負荷素子
の他方の端子に直列に接続された第１の駆動用MOSトラ
ンジスタと、一方の端子が電源電圧の配線に接続された
第２の負荷素子と上記第２の負荷素子の他方の端子に直
列に接続された第２の駆動用MOSトランジスタとを用い
たフリップフロップ回路を含み、 上記第１及び第２の駆動用MOSトランジスタのそれぞれ
は、上記半導体基板主面に第１のゲート絶縁膜を介して
形成された第１のゲート電極を構成し、 上記第１及び第２の負荷素子のそれぞれは、絶縁膜を介
して上記第１のゲート電極の上に形成された第１の導体
層と、第２のゲート絶縁膜を介して、上記第１の導体層
の上に形成された第２の導体層とで構成され、 上記第１のゲート電極と上記第１の導体層との層間には
第３の導体層が設けられ、上記第３の導体層は、上記駆
動用MOSトランジスタのソース領域と電気的に接続され
てなり、かつ、 上記第１の負荷素子が接続される電源電圧の配線と、上
記第２の負荷素子が接続される電源電圧の配線とは、上
記メモリセル内においてそれぞれ独立して形成されてな
ることを特徴とする半導体記憶装置。 - 【請求項５】上記第１の負荷素子が接続される電源電圧
の配線と上記第１の負荷素子とは半導体基板上に形成さ
れる導体層により一体に形成され、上記第２の負荷素子
が接続される電源電圧の配線と上記第２の負荷素子とは
半導体基板に形成される導体層により一体に形成されて
なることを特徴とする特許請求の範囲第４項記載の半導
体記憶装置。 - 【請求項６】上記第１の負荷素子が接続される電源電圧
の配線と上記第２の負荷素子が接続される電源電圧の配
線とは上記ワード線と同一方向に延在され、 上記第１の負荷素子及び上記第２の負荷素子は、平面的
に、上記第１の負荷素子が接続される電源電圧の配線と
上記第２の負荷素子が接続される電源電圧の配線との間
に配置されてなることを特徴とする特許請求の範囲第４
項又は第５記載の半導体記憶装置。 - 【請求項７】複数のワード線と、複数のデータ線と、上
記複数のワード線と上記複数のデータ線の交点に配置さ
れた複数のメモリセルとを有し、 上記メモリセルのそれぞれは、一方の端子が電源電圧の
配線に接続された第１の負荷素子と上記第１の負荷素子
の他方の端子に直列に接続された第１の駆動用MOSトラ
ンジスタと、一方の端子が電源電圧の配線に接続された
第２の負荷素子と上記第２の負荷素子の他方の端子に直
列に接続された第２の駆動用MOSトランジスタとを用い
たフリップフロップ回路とそのフリップフロップ回路の
蓄積ノードに接続された第１及び第２の転送MOSトラン
ジスタを含み、 上記第１の負荷素子が接続される電源電圧の配線と、上
記第２の負荷素子が接続される電源電圧の配線とは、上
記メモリセル内においてそれぞれ独立して形成されてな
り、 上記データ線の一対はそれぞれ上記第１及び第２の負荷
素子のためのゲート電極と同一でパターン形成された導
体膜を介して第１及び第２の転送MOSトランジスタのた
めの半導体領域に接続されていることを特徴とする半導
体記憶装置。
Priority Applications (12)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63026641A JP2653811B2 (ja) | 1988-02-09 | 1988-02-09 | 半導体記憶装置 |
| KR1019880015295A KR960000956B1 (ko) | 1987-11-30 | 1988-11-21 | 반도체 집적회로장치 |
| US07/837,689 US5194749A (en) | 1987-11-30 | 1992-02-19 | Semiconductor integrated circuit device |
| KR1019920009387A KR960000961B1 (ko) | 1987-11-30 | 1992-05-20 | 반도체 집적회로장치 |
| KR1019920009388A KR960000965B1 (ko) | 1987-11-30 | 1992-05-30 | 반도체 집적회로장치 |
| KR1019920009383A KR960000959B1 (ko) | 1987-11-30 | 1992-05-30 | 반도체 집적회로장치 |
| KR1019920009384A KR960000960B1 (ko) | 1987-11-30 | 1992-05-30 | 반도체 집적회로장치 |
| KR1019920009385A KR960008864B1 (ko) | 1987-11-30 | 1992-05-30 | 반도체집적회로장치의 제조방법 |
| US08/028,128 US5483083A (en) | 1987-11-30 | 1993-03-09 | Semiconductor integrated circuit device |
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