JPH07142608A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH07142608A
JPH07142608A JP5291948A JP29194893A JPH07142608A JP H07142608 A JPH07142608 A JP H07142608A JP 5291948 A JP5291948 A JP 5291948A JP 29194893 A JP29194893 A JP 29194893A JP H07142608 A JPH07142608 A JP H07142608A
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JP
Japan
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misfet
gate electrode
memory cell
gate
driving
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JP5291948A
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English (en)
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Kazunori Onozawa
和徳 小野沢
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
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    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell

Abstract

(57)【要約】 【目的】 ＳＲＡＭのメモリセルの蓄積ノード容量を増
やしてソフトエラー耐性を向上させる。 【構成】 駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 の真性チャ
ネル領域のゲート長をメモリセルまたは周辺回路を構成
するＭＩＳＦＥＴのうち最小のゲート長を有するＭＩＳ
ＦＥＴのゲート長の略２倍以上とすることで、ゲート電
極５の端部のマスク合わせ余裕値を小さくし、これによ
り、メモリセルサイズを大きくすることなく活性領域４
の面積を広げてゲート電極５と基板との間に形成される
蓄積ノードのゲート容量成分を増やす。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、ＳＲＡＭ(Static Random Access Memory)
を有する半導体集積回路装置に適用して有効な技術に関
する。
【０００２】
【従来の技術】近年、0.４μｍ程度の微細な設計ルール
を用いた１〜４Ｍビット bit の大容量を有するＳＲＡ
Ｍの開発が各分野で進められている。
【０００３】一般的なＳＲＡＭのチップレイアウトは、
図４４に示すように、情報の保持部であるメモリセルア
レイ(Memory Cell Array) の周辺にワード・ドライバ(W
ordDriver) 、プレ・デコーダ(Pre Decorder)、Ｙスイ
ッチ(Y-Switch)など、メモリセルに情報を書き込んだ
り、読み出したりする際に所定のメモリセルを選択する
直接周辺回路を配置し、さらにその周辺に入力バッファ
(Input Buffer)、出力バッファ(Output Buffer) など、
実際の回路動作を司る周辺回路を配置した構成になって
いる。なお、以下の説明では、これら直接周辺回路と周
辺回路を単に周辺回路と称する。
【０００４】上記メモリセルアレイ内のメモリセルは、
高集積化と高歩留りとを達成するために、抵抗素子とｎ
チャネル型ＭＩＳＦＥＴ(Metal-Insulator-Semiconduct
or-Field-Effect-Transistor) を組み合わせた高抵抗負
荷型、あるいはｎチャネル型ＭＩＳＦＥＴとｐチャネル
型ＭＩＳＦＥＴを組み合わせた完全ＣＭＯＳ(Complemen
tary-Metal-Oxide-Semiconductor) 型で構成される。
【０００５】特に、低コストを重視するシステム、例え
ば大型コンピュータやワークステーションのメインメモ
リなどの分野では、高抵抗負荷型または完全ＣＭＯＳ型
メモリセルとＣＭＯＳＦＥＴで構成した周辺回路とを組
み合わせた、いわゆるＣＭＯＳ ＳＲＡＭが用いられ
る。また、大型コンピュータやワークステーションの高
速化を図るためには、メインメモリの外部に情報の一時
的な記憶場所としてのキャッシュメモリを設けて情報の
アクセスを高速に行う必要があるが、このキャッシュメ
モリには、高抵抗負荷型または完全ＣＭＯＳ型のメモリ
セルと、バイポーラトランジスタおよびＣＭＯＳＦＥＴ
で構成した周辺回路とを組み合わせた、いわゆるバイポ
ーラ−ＣＭＯＳ ＳＲＡＭが用いられる。
【０００６】図４５に示すように、ＳＲＡＭの高抵抗負
荷型メモリセルは、一対の駆動用ＭＩＳＦＥＴＱｄ1,Ｑ
ｄ2 、一対の抵抗素子Ｒ1,Ｒ2 、一対の転送用ＭＩＳＦ
ＥＴＱｔ1,Ｑｔ2 、一対の相補データ線（ＤＬ，バーＤ
Ｌ）および一対のワード線ＷＬ1,ＷＬ2 で構成される。
駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 および転送用ＭＩＳＦ
ＥＴＱｔ1,Ｑｔ2 は、いずれもｎチャネル型で構成され
る。
【０００７】上記一対の駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ
2 および一対の抵抗素子Ｒ1,Ｒ2 は、情報蓄積部として
のフリップフロップ回路を構成する。すなわち、転送用
ＭＩＳＦＥＴＱｔ1,Ｑｔ2 が共にＯＦＦ状態のときに
は、蓄積ノードＡ（フリップフロップ回路の一方の入出
力端子）が“Ｈ(High)”電位レベルで蓄積ノードＢ（フ
リップフロップ回路の他方の入出力端子）が“Ｌ(Low)
”電位レベルである（このとき、駆動用ＭＩＳＦＥＴ
Ｑｄ1 はＯＦＦ状態で抵抗素子Ｒ1 に電流が流れず、駆
動用ＭＩＳＦＥＴＱｄ2 はＯＮ状態で抵抗素子Ｒ2 に保
持電流が流れ続ける）か、または蓄積ノードＡが“Ｌ”
電位レベルで蓄積ノードＢが“Ｈ”電位レベルである
（このとき、駆動用ＭＩＳＦＥＴＱｄ1 はＯＮ状態で抵
抗素子Ｒ1 に保持電流が流れ続け、駆動用ＭＩＳＦＥＴ
Ｑｄ2 はＯＦＦ状態で抵抗素子Ｒ2 に電流が流れない）
かのいずれかの状態で安定になり、１ビットの情報が記
憶される。
【０００８】上記メモリセルに情報を書き込むには、ワ
ード線ＷＬ1,ＷＬ2 を“Ｈ”電位レベル、転送用ＭＩＳ
ＦＥＴＱｔ1,Ｑｔ2 をＯＮ状態にしてデータ線ＤＬ，バ
ーＤＬの情報を蓄積ノードＡ，Ｂに伝達する。また、メ
モリセルの情報を読み出すには、同じくワード線ＷＬ1,
ＷＬ2 を“Ｈ”電位レベル、転送用ＭＩＳＦＥＴＱｔ1,
Ｑｔ2 をＯＮ状態にして蓄積ノードＡ，Ｂの情報をデー
タ線ＤＬ，バーＤＬに伝達する。
【０００９】上記メモリセルの一方の蓄積ノードＡと基
板（ｐ型半導体基板またはｐ型ウエル）との間には、前
記図４５に示すようなｐｎ接合容量 (Ｃpn1)とゲート容
量（Ｃox1)とが形成される。そのため、例えば蓄積ノー
ド(node)Ａが“Ｈ”電位レベルのときには、ｐｎ接合容
量 (Ｃpn1)とゲート容量（Ｃox1)とに電荷が蓄積され
る。従って、このｐｎ接合容量 (Ｃpn1)とゲート容量
（Ｃox1)とが大きいほど、蓄積ノードＡは“Ｈ”電位レ
ベルの状態を安定に保持することができる。同様に、も
う一方の蓄積ノード(node)Ｂと基板との間にも、ｐｎ接
合容量 (Ｃpn2)とゲート容量（Ｃox2)とが形成される。
この場合も、これらの容量が大きいほど、蓄積ノードＢ
は“Ｈ”電位レベルの状態を安定に保持することができ
る。
【００１０】図４６は、上記メモリセルが形成される半
導体基板の活性領域５０、駆動用ＭＩＳＦＥＴＱｄ1,Ｑ
ｄ2 のゲート電極５１、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ
2 のゲート電極５２（ワード線ＷＬ1,ＷＬ2 ）のレイア
ウトパターンの一例を示す平面図である。駆動用ＭＩＳ
ＦＥＴＱｄ1,Ｑｄ2 、転送用ＭＩＳＦＥＴＱｔ1,Ｑ
ｔ2 、蓄積ノード(node)Ａ，Ｂおよびワード線ＷＬ1,Ｗ
Ｌ2 は、それぞれ前記図４５の回路に対応している。
【００１１】また、図４７は、メモリセルの蓄積ノード
(node)Ａが“Ｈ”電位レベルの状態にあるときのゲート
容量（Ｃox) を模式的に示す平面図である。図示のよう
に、ＯＮ状態にある駆動用ＭＩＳＦＥＴＱｄ2 のゲート
容量（Ｃox2)は、チャネル領域に形成される成分（ハッ
チングパターンで示す）と専用領域に形成される成分
（網掛けパターンで示す）とからなる。一方、ＯＦＦ状
態にある駆動用ＭＩＳＦＥＴＱｄ1 のゲート容量（Ｃox
1)は、ゲート電極とドレインとのオーバーラップ領域
（ハッチングパターンで示す）に形成される。
【００１２】なお、前記図４７に示すように、駆動用Ｍ
ＩＳＦＥＴＱｄ1,Ｑｄ2 のゲート電極５１の一端は、半
導体基板上に堆積した導電膜をエッチングしてゲート電
極５１を形成する際のマスク合わせ余裕値（ｘ）に相当
する分だけフィールド絶縁膜方向に延在している。後述
するように、このマスク合わせ余裕値（ｘ）が小さい
と、ゲート電極５１の端部が活性領域５０側に後退し、
ドレイン領域とソース領域とが活性領域５０の端部で接
近して両者間にリークが生じ易くなるので、情報を安定
に保持することができなくなる。
【００１３】上記高抵抗負荷型メモリセルは、例えば以
下のような工程で製造される。なお、このメモリセルの
製造方法を示す図（図４８〜図６７）のうち、平面図に
はメモリセルの導電層のみを図示し、各導電層間の絶縁
膜は図示しない。
【００１４】まず、図４８、図４９（図４８のＡ−Ａ’
線断面図）および図５０（図４８のＢ−Ｂ’線断面図）
に示すように、シリコン単結晶からなるｐ型半導体基板
５３のｐ型ウエル５４上に選択酸化法（ＬＯＣＯＳ法）
でフィールド絶縁膜５５を形成した後、このフィールド
絶縁膜５５で囲まれた活性領域５０の表面にゲート絶縁
膜５６を形成する。
【００１５】次に、半導体基板５３上に堆積した第１層
目の多結晶シリコン膜をパターニングして、駆動用ＭＩ
ＳＦＥＴＱｄ1,Ｑｄ2 のゲート電極５１、転送用ＭＩＳ
ＦＥＴＱｔ1,Ｑｔ2 のゲート電極５２（ワード線ＷＬ1,
ＷＬ2)をそれぞれ形成した後、これらのゲート電極５
１、５２をマスクにして半導体基板５３にｎ型不純物
（例えばリン）をイオン注入し、低不純物濃度のｎ- 型
半導体領域５７を形成する。このｎ- 型半導体領域５７
は、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のソース領域、ド
レイン領域の一部および転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ
2 のソース領域、ドレイン領域の一部を構成する。
【００１６】次に、図５１、図５２に示すように、半導
体基板５３上に堆積した酸化シリコン膜を異方性エッチ
ングして、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のゲート電
極５１の側壁、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲー
ト電極５２（ワード線ＷＬ1,WL2)の側壁にそれぞれサイ
ドウォールスペーサ５８を形成した後、ゲート電極５
１、５２およびサイドウォールスペーサ５８をマスクに
して半導体基板５３にｎ型不純物（例えばヒ素）をイオ
ン注入し、高不純物濃度のｎ+ 型半導体領域５９を形成
する。このｎ+ 型半導体領域５９は、駆動用ＭＩＳＦＥ
ＴＱｄ1,Ｑｄ2のソース領域、ドレイン領域の一部およ
び転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のソース領域、ドレ
イン領域の一部を構成する。
【００１７】次に、図５３、図５４（図５３のＡ−Ａ’
線断面図）および図５５（図５３のＢ−Ｂ’線断面図）
に示すように、半導体基板５３上に酸化シリコン膜６０
を堆積してｎ+ 型半導体領域５９および駆動用ＭＩＳＦ
ＥＴＱｄ1,Ｑｄ2 のゲート電極５１に跨がって開孔され
る接続孔６１，６２，６３を形成した後、この酸化シリ
コン膜６０上に第２層目の多結晶シリコン膜６４を堆積
し、これを図５７に示すような平面形状にパターニング
する。
【００１８】次に、図５６、図５７（図５６のＡ−Ａ’
線断面図）および図５８（図５６のＢ−Ｂ’線断面図）
に示すように、フォトレジスト膜６５をマスクにして多
結晶シリコン膜６４の一部にｎ型不純物（リン（Ｐ）、
ヒ素（Ａｓ）、アンチモン（Ｓｂ）など）をイオン注入
する。このイオン注入により、図５９、図６０（図５９
のＡ−Ａ’線断面図）および図６１（図５９のＢ−Ｂ’
線断面図）に示すように、多結晶シリコン膜６４は、低
抵抗の配線６４Ａ、パッド層６４Ｂ，６４Ｃおよび抵抗
素子Ｒ1,Ｒ2 に分かれる。
【００１９】上記抵抗素子Ｒ1,Ｒ2 のそれぞれの一端に
は、配線６４Ａを通じて回路の電源電圧Ｖccが供給され
る。また、抵抗素子Ｒ1,Ｒ2 のそれぞれの他端は、接続
孔６３を通じて駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 の一方
のドレイン領域（ｎ+ 型半導体領域５９）と駆動用ＭＩ
ＳＦＥＴＱｄ1,Ｑｄ2 の他方のゲート電極５１とに同時
に接続される。このように、この高抵抗負荷型メモリセ
ルは、抵抗素子Ｒ1,Ｒ2 を駆動用ＭＩＳＦＥＴＱｄ1,Ｑ
ｄ2 の上層に配置してメモリセルの微細化を図ってい
る。
【００２０】次に、図６２、図６３（図６２のＡ−Ａ’
線断面図）および図６４（図６２のＢ−Ｂ’線断面図）
に示すように、配線６４Ａ、パッド層６４Ｂ，６４Ｃ、
抵抗素子Ｒ1,Ｒ2 の上層に第１の層間絶縁膜６６を堆積
してパッド層６４Ｂに達する接続孔６７およびパッド層
６４Ｃに達する接続孔６８を形成した後、この層間絶縁
膜６６上に第１層目のアルミニウム（Ａｌ）膜を堆積
し、これをパターニングして配線６９Ａ、パッド層６９
Ｂおよびワードシャント６９Ｃを形成する。配線６９Ａ
は、接続孔６８、パッド層６４Ｃおよび接続孔６２を介
して駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のソース領域（ｎ
+ 型半導体領域５９）に接続される。このソース領域
は、配線６９Ａを通じて回路の基準電圧Ｖssに接続され
る。また、ワードシャント６９Ｃは、前記層間絶縁膜６
６の図示しない領域に形成した接続孔を通じてワード線
ＷＬ1,ＷＬ2 に接続される。なお、図６２は、図面を見
易くするために、活性領域、駆動用ＭＩＳＦＥＴＱｄ1,
Ｑｄ2 のゲート電極５１、転送用ＭＩＳＦＥＴＱｔ1,Ｑ
ｔ2 のゲート電極５２（ワード線ＷＬ1,ＷＬ2)の図示を
省略してある。
【００２１】次に、図６５、図６６（図６５のＡ−Ａ’
線断面図）および図６７（図６５のＢ−Ｂ’線断面図）
に示すように、配線６９Ａ、パッド層６９Ｂ、ワードシ
ャント６９Ｃの上層に第２の層間絶縁膜７０を堆積して
パッド層６９Ｂに達する接続孔７１を形成した後、この
層間絶縁膜７０上に第２層目のＡｌ膜を堆積し、これを
パターニングしてデータ線（ＤＬ、バーＤＬ）を形成す
る。なお、図６５は、図面を見易くするために、活性領
域、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のゲート電極５
１、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート電極５２
（ワード線ＷＬ1,ＷＬ2)、配線層６４Ａ、パッド層６４
Ｂ、６４Ｃおよび抵抗素子Ｒ1,Ｒ2 の図示を省略してあ
る。
【００２２】上記データ線（ＤＬ）は、接続孔７１、パ
ッド層６９Ｂ、接続孔６７、パッド層６４Ｂおよび接続
孔６１を通じて転送用ＭＩＳＦＥＴＱｔ2 のドレイン領
域（ｎ+ 型半導体領域５９）に接続され、データ線（バ
ーＤＬ）は、接続孔７１、パッド層６９Ｂ、接続孔６
７、パッド層６４Ｂおよび接続孔６１を通じて転送用Ｍ
ＩＳＦＥＴＱｔ1 のドレイン領域（ｎ+ 型半導体領域５
９）に接続される。その後、データ線（ＤＬ、バーＤ
Ｌ）の上層にファイナルパッシベーション膜７２を堆積
することにより、高抵抗負荷型メモリセルが完成する。
【００２３】ところで、上記のような２層多結晶シリコ
ン膜、２層Ａｌ配線構造のメモリセルを0.４μｍルール
で設計しようとする場合は、前記駆動用ＭＩＳＦＥＴＱ
ｄ1,Ｑｄ2 、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のそれぞ
れのソース領域、ドレイン領域（ｎ+ 型半導体領域５
９）の接合深さを0.１５μｍ以下にする必要がある。
【００２４】また、前記第１の層間絶縁膜６６をエッチ
ングして第１層目のＡｌ配線（配線６９Ａ）と第２層目
の多結晶シリコン膜（パッド層６４Ｃ）とを接続する接
続孔６８を形成する工程では、層間絶縁膜６６の下層の
第２層多結晶シリコン膜（パッド層６４Ｃ）がオーバー
エッチングによって0.１μｍ程度削られる。配線６９Ａ
を構成するＡｌの導電型はｐ型であるため、上記パッド
層６４Ｃを設けずに配線６９Ａと駆動用ＭＩＳＦＥＴＱ
ｄ1,Ｑｄ2 のソース領域（ｎ+ 型半導体領域５９）とを
直接接続すると、浅いｎ+ 型半導体領域５９の下層のｐ
型ウエル５４と配線６９Ａとがリーク乃至ショートする
虞れがあり、この観点からも第２層多結晶シリコン膜で
パッド層６４Ｃを設けることが必要不可欠となる。
【００２５】このように、２層多結晶シリコン膜、２層
Ａｌ配線構造のメモリセルを0.４μｍ程度の微細な設計
ルールで形成する場合は、前記配線層６４Ａ、パッド層
６４Ｂ、６４Ｃおよび抵抗素子Ｒ1,Ｒ2 を構成する第２
層多結晶シリコン膜の加工精度およびこの第２層多結晶
シリコン膜に不純物をイオン注入するとき（前記図５６
〜図５８参照）のフォトレジスト膜の合わせ精度によっ
てメモリセルサイズが規定される。
【００２６】
【発明が解決しようとする課題】最近のＳＲＡＭは、シ
ステムの低消費電力化のために動作電圧の低減が要求さ
れているが、本発明者の検討によれば、前述した２層多
結晶シリコン膜、２層メタル配線構造のメモリセルを有
するＳＲＡＭは、特にバイポーラ−ＣＭＯＳ ＳＲＡＭ
の分野において、α線によるソフトエラー耐性の観点か
ら動作電圧の低減が困難であることが判明した。以下に
その理由を説明する。
【００２７】α線によるソフトエラーとは、宇宙線に含
まれるα線（Ｈｅ原子核）やＬＳＩパッケージのレジン
中に含まれる放射性原子から放出されたα線がメモリセ
ルに入射したときに、メモリセルに保持されていた情報
が破壊される現象である。
【００２８】α線粒子は５ｅＶのエネルギーを有し、シ
リコン（Ｓｉ）基板中に入射すると1.４×１０16個の電
子−正孔対を発生させる。このα線がメモリセルの
“Ｈ”電位レベルの蓄積ノード（例えば蓄積ノードＡ）
に入射すると、α線によって発生した電子はこの蓄積ノ
ードＡ（駆動用ＭＩＳＦＥＴのドレイン領域）に流れ、
正孔は基準電位（Ｖss）のｐ型ウエルに流れる。
【００２９】ここで、α線が入射される前の蓄積ノード
Ａが“Ｈ”電位レベルであったとして、この蓄積ノード
Ａに蓄えられていた電荷をＱA 、入射したα線によって
発生した電子−正孔対のうち、蓄積ノードＡ側に流れる
電子と基準電位（ｐ型ウエル）側に流れる正孔との対を
Ｎ個とすると、下記の表１に示すように、蓄積ノードＡ
の電荷と電位とが瞬間的に減少し、ある確率でメモリセ
ルの情報が反転してしまう。この現象がソフトエラーの
メカニズムである。
【００３０】
【表１】
【００３１】前述したように、“Ｈ”電位レベルの蓄積
ノードＡの電位（｜ΔＱA ｜）は、α線の入射によって
瞬間的に
【００３２】
【数１】
【００３３】だけ低下する。従って、α線によるソフト
エラー耐性を向上させるためには、この電位（｜ΔＱA
｜）を小さくすること、すなわち蓄積ノードとｐ型ウエ
ルとの間に形成されるゲート容量（Ｃox) とｐｎ接合容
量 (Ｃpn) とを増やす必要がある。このゲート容量（Ｃ
ox) とｐｎ接合容量 (Ｃpn) は、それぞれ下記の式(2),
(3) で表すことができる。
【００３４】
【数２】
【００３５】上記式(2) から、ゲート酸化膜厚（Ｔox)
を小さくすればゲート容量（Ｃox)を増やすことができ
るが、このゲート酸化膜厚（Ｔox) は、使用する電源電
圧乃至はその電源電圧で動作させたときのＭＩＳＦＥＴ
のホットキャリア寿命で下限が決まる。また、上記式
(3) から、ｐ型ウエルの不純物濃度を高くしてｐｎ接合
の空乏層幅（ｘd ) を小さくすれば、ｐｎ接合容量 (Ｃ
pn) を増やすことができるが、ウエルの不純物濃度は、
ＭＩＳＦＥＴのしきい値電圧制御性からその上限が決ま
る。
【００３６】蓄積ノードのゲート容量（Ｃox) やｐｎ接
合容量 (Ｃpn) を増やすには、ゲートやｐｎ接合の面積
を増やせばよい。前述した２層多結晶シリコン膜、２層
Ａｌ配線構造のメモリセルの場合、メモリセルサイズを
増やさずにゲート容量（Ｃox) やｐｎ接合容量 (Ｃpn)
を増やすには、活性領域の面積を拡大して駆動用ＭＩＳ
ＦＥＴの実効的なゲート幅を増やせばよい。しかし、こ
のような方法で駆動用ＭＩＳＦＥＴのゲート幅を増やす
と、以下のような不具合が生じ、製品の製造歩留りが大
幅に低下してしまう。
【００３７】すなわち、前記図４７に示したように、ｐ
型ウエルの活性領域（５０）上に形成される駆動用ＭＩ
ＳＦＥＴＱｄ1,Ｑｄ2 のゲート電極（５１）は、第１層
目の多結晶シリコン膜をパターニングしてこのゲート電
極（５１）を形成する際のマスク合わせ余裕を考慮し、
その一端を所定の値（ｘ）だけフィールド絶縁膜側に延
在させている。
【００３８】ところが、メモリセルサイズは一定のまま
で駆動用ＭＩＳＦＥＴのゲート幅を増やす（活性領域の
面積を拡大する）と、その分、このマスク合わせ余裕値
（ｘ）が減少し、フィールド絶縁膜上のゲート電極端部
が活性領域に接近する。その結果、このゲート電極を挟
んで形成されたドレイン領域とソース領域とが活性領域
の端部で接近し、蓄積ノード（ドレイン領域）と基準電
圧（ソース領域）との間にリークが生じ易くなるため、
情報を安定に保持することができなくなってしまう。
【００３９】上記した駆動用ＭＩＳＦＥＴのゲート電極
のマスク合わせ余裕値（ｘ）は、次の点を考慮して設定
すべきである。
【００４０】(a) 露光装置のマスク合わせ精度および寸
法制御精度（ｘ1)。
【００４１】(b) ゲート電極加工用フォトレジストパタ
ーンのコーナー部のラウンディング（曲率半径Ｒ）。
【００４２】(c) フォトレジスト露光時の光の回り込み
によるゲート電極端部の後退量（Δｚ）。なお、0.４μ
ｍルール対応縮小投影露光装置を用いた場合の後退量
（Δｚ）の短辺方向マスク寸法依存性のデータを図６８
に示す。
【００４３】上記(a) 〜(c) から、駆動用ＭＩＳＦＥＴ
のゲート電極のマスク合わせ余裕値（ｘ）は、下記の式
を満たすように設定すべきである。
【００４４】ｘ≧ｘ1 ＋Ｒ＋Δｚ ・・・(4) 例えば駆動用ＭＩＳＦＥＴのゲート長（Ｌg)が0.５μｍ
の場合は、ｘ1 ＝0.２μｍ、Ｒ＝0.２μｍ、Δｚ＝0.１
μｍとなるので、マスク合わせ余裕値（ｘ）は少なくと
も0.５μｍ以上確保する必要がある。従って、製造工程
のばらつきを考慮すると、マスク合わせ余裕値（ｘ）を
犠牲にして駆動用ＭＩＳＦＥＴのゲート幅を増やすこと
は困難である。
【００４５】以上の理由から、前述した２層多結晶シリ
コン膜、２層メタル配線構造のメモリセルは、ゲート容
量面積（Ｓg)や蓄積ノードのｐｎ接合面積（Ｓpn) を大
きくしてゲート容量（Ｃox) やｐｎ接合容量 (Ｃpn) を
増やすことは困難であり、よってα線によるソフトエラ
ー耐性を強化することができない。
【００４６】一般に大型コンピュータやワークステーシ
ョンのようなシステムのメインメモリにはソフトエラー
訂正機能が設けられているため、ソフトエラー率は１０
００Ｆｉｔ（１０-6 error/hour)程度以下であればよ
い。ところが、高速アクセスが行われるキャッシュメモ
リには５０Ｆｉｔ（５×１０-8 error/hour)以下のソフ
トエラー率が要求される。これが、主としてシステムの
メインメモリに使用されるＣＭＯＳ ＳＲＡＭに比べ
て、主としてシステムのキャッシュメモリに使用される
バイポーラ−ＣＭＯＳ ＳＲＡＭにより強いソフトエラ
ー耐性が要求される理由である。
【００４７】また、前記式(1) に示したように、α線が
入射した際の“Ｈ”電位レベルの蓄積ノードの電位変化
（｜ΔＱA ｜）は、ゲート容量（Ｃox) とｐｎ接合容量
(Ｃpn) との和に反比例するが、電源電圧（Ｖcc) には
依存しない。一方、システムの低消費電力化のために電
源電圧（Ｖcc) を下げると、これに比例して蓄積ノード
の“Ｈ”電位レベル自体が下がり、ソフトエラー耐性が
大幅に低下する。従って、特にバイポーラ−ＣＭＯＳ
ＳＲＡＭの場合は、動作電圧の低減に対応してメモリセ
ルの蓄積ノード容量を増やす必要がある。
【００４８】ＳＲＡＭのメモリセルのソフトエラー率と
動作電圧との関係は、ＬＳＩパッケージのレジン材料や
半導体チップ表面のパッシベーション膜材料などにも依
存するが、現在汎用されている材料を使用した場合、両
者の関係は、図６９のように表すことができる。
【００４９】同図に示すように、電源電圧（Ｖcc) を5.
０±0.３Ｖから3.３±0.３Ｖに下げたときにソフトエラ
ー率を５０Ｆｉｔ以下にするためには、蓄積ノードの容
量が１３ｆＦ以上必要である。
【００５０】0.４μｍルールで前述した構造のメモリセ
ルを設計する場合、前記図５３に示す第２層多結晶シリ
コン膜（６４）のパターンから、このメモリセルのサイ
ズは約２０μｍ2 となる。このときの総蓄積ノード容量
は5.８ｆＦ（そのうち、ゲート容量は2.１ｆＦ）しかな
いため、電源電圧（Ｖcc) が5.０±0.３Ｖのときは５０
Ｆｉｔのソフトエラー率を保証することができても、3.
３±0.３Ｖに下げた場合にはソフトエラー耐性が殆ど無
くなってしまうことになる。
【００５１】メモリセルサイズを大きくせずに蓄積ノー
ド容量を増やす手法として、多結晶シリコン膜を３層以
上積層するスタックド・キャパシタ(Stacked Capacito
r) 技術が提案されている。しかし、この技術はメモリ
セル構造や製造工程が複雑になるので、特に同一半導体
基板上にバイポーラトランジスタを形成するバイポーラ
−ＣＭＯＳ ＳＲＡＭには適さない。
【００５２】本発明の目的は、メモリセルサイズを大き
くせずに蓄積ノード容量を増やすことによって、ソフト
エラー耐性の向上したＳＲＡＭを提供することにある。
【００５３】本発明の他の目的は、メモリセル構造や製
造工程を複雑にすることなく、上記目的を達成すること
のできるＳＲＡＭ技術を提供することにある。
【００５４】本発明の他の目的は、情報の保持を不安定
にすることなく、上記目的を達成することのできるＳＲ
ＡＭ技術を提供することにある。
【００５５】本発明の他の目的は、駆動用ＭＩＳＦＥＴ
の駆動能力を低下させることなく、上記目的を達成する
ことのできるＳＲＡＭ技術を提供することにある。
【００５６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００５７】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、下記の
通りである。
【００５８】(1).請求項１記載の発明は、メモリセルの
駆動用ＭＩＳＦＥＴのゲート電極および転送用ＭＩＳＦ
ＥＴのゲート電極（ワード線）のそれぞれを半導体基板
の主面上に形成した第１導電膜で構成するＳＲＡＭにお
いて、前記メモリセルが形成される活性領域の端部近傍
で、前記駆動用ＭＩＳＦＥＴのソース領域、ドレイン領
域の少なくとも一方を前記駆動用ＭＩＳＦＥＴのゲート
電極に対してオフセットにする。
【００５９】(2). 請求項２記載の発明は、メモリセル
の駆動用ＭＩＳＦＥＴのゲート電極および転送用ＭＩＳ
ＦＥＴのゲート電極（ワード線）のそれぞれを半導体基
板の主面上に形成した第１導電膜で構成するＳＲＡＭに
おいて、前記駆動用ＭＩＳＦＥＴのゲート電極の一端
で、前記駆動用ＭＩＳＦＥＴのゲート電極と前記転送用
ＭＩＳＦＥＴのゲート電極とのスペースを少なくとも２
方向で略同一とし、前記駆動用ＭＩＳＦＥＴのゲート電
極と、隣接するメモリセルの駆動用ＭＩＳＦＥＴのゲー
ト電極とのスペースを前記駆動用ＭＩＳＦＥＴのゲート
電極と前記転送用ＭＩＳＦＥＴのゲート電極とのスペー
スと略同一とする。
【００６０】(3). 請求項３記載の発明は、請求項２記
載のＳＲＡＭにおいて、前記駆動用ＭＩＳＦＥＴのゲー
ト電極と前記転送用ＭＩＳＦＥＴのゲート電極とのスペ
ース、前記転送用ＭＩＳＦＥＴのゲート電極の線幅、前
記転送用ＭＩＳＦＥＴのゲート電極と隣接するメモリセ
ルの転送用ＭＩＳＦＥＴのゲート電極とのスペースをそ
れぞれ略同一とする。
【００６１】(4). 請求項４記載の発明は、請求項１〜
３記載のＳＲＡＭにおいて、前記駆動用ＭＩＳＦＥＴの
真性チャネル領域のゲート長を、メモリセルまたは周辺
回路を構成するＭＩＳＦＥＴのうち最小のゲート長を有
するＭＩＳＦＥＴのゲート長の略２倍以上とする。
【００６２】(5). 請求項５記載の発明は、請求項４記
載のＳＲＡＭにおいて、前記駆動用ＭＩＳＦＥＴのゲー
ト電極とドレイン領域とのオーバーラップ長を、メモリ
セルまたは周辺回路を構成するＭＩＳＦＥＴのうち最小
のゲート長を有するＭＩＳＦＥＴのゲート電極とドレイ
ン領域とのオーバーラップ長の略２倍以上とする。
【００６３】(6). 請求項６記載の発明は、請求項１〜
５記載のＳＲＡＭにおいて、前記活性領域の端部近傍に
おける前記駆動用ＭＩＳＦＥＴのゲート長を真性チャネ
ル領域におけるゲート長よりも大きくする。
【００６４】(7). 請求項７記載の発明は、請求項１〜
６記載のＳＲＡＭにおいて、前記駆動用ＭＩＳＦＥＴの
ドレイン領域下に前記ドレイン領域と異なる導電型で、
かつ前記半導体基板よりも不純物濃度が高い半導体領域
を前記ドレイン領域の底部と接するように埋設する。
【００６５】
【作用】２層多結晶シリコン膜、２層メタル配線構造で
ＳＲＡＭのメモリセルを形成する場合、メモリセルのサ
イズは、抵抗素子などを構成する第２層多結晶シリコン
膜の加工精度およびこの第２層多結晶シリコン膜に不純
物をイオン注入するときのフォトレジスト膜の合わせ精
度によって規定されるので、活性領域のパターンや、第
１層多結晶シリコン膜で構成される駆動用ＭＩＳＦＥＴ
のゲート電極パターンについては、最適化の余地があ
る。
【００６６】上記した手段(1) によれば、活性領域の端
部近傍において、駆動用ＭＩＳＦＥＴのソース領域、ド
レイン領域の少なくとも一方をゲート電極に対してオフ
セットにすることにより、ゲート電極の端部のマスク合
わせ余裕値を小さくしてフィールド絶縁膜上のゲート電
極の端部を活性領域に接近させた場合でも、駆動用ＭＩ
ＳＦＥＴのドレイン領域とソース領域とが活性領域の端
部で接近することがないので、蓄積ノード（ドレイン領
域）と基準電圧（ソース領域）との間にリークが生じる
ことはない。これにより、メモリセルサイズを大きくす
ることなく活性領域の面積を拡大し、駆動用ＭＩＳＦＥ
Ｔのゲート電極の実効面積を増やして蓄積ノード容量の
ゲート容量成分を増やすことができる。
【００６７】上記した手段(2) によれば、縮小投影露光
装置でフォトレジスト膜を露光して駆動用ＭＩＳＦＥＴ
のゲート電極、転送用ＭＩＳＦＥＴのゲート電極（ワー
ド線）を加工するためのフォトレジストパターンを形成
する際、駆動用ＭＩＳＦＥＴのゲート電極の端部に余分
な露光光が回り込むのを防止することができるので、こ
のゲート電極の端部におけるフォトレジストパターンの
縮みを防止することができる。
【００６８】これにより、ゲート電極の端部のマスク合
わせ余裕値を小さくできるので、メモリセルサイズを大
きくすることなく活性領域の面積を拡大し、駆動用ＭＩ
ＳＦＥＴのゲート電極の実効面積を増やして蓄積ノード
容量のゲート容量成分を増やすことができる。
【００６９】上記した手段(3) によれば、駆動用ＭＩＳ
ＦＥＴのゲート電極の端部近傍において、このゲート電
極と転送用ＭＩＳＦＥＴのゲート電極（ワード線）との
スペース、ワード線の線幅、このワード線と隣接するメ
モリセルのワード線とのスペースの間に周期性が付与さ
れるので、縮小投影露光装置でフォトレジスト膜を露光
して駆動用ＭＩＳＦＥＴのゲート電極、転送用ＭＩＳＦ
ＥＴのゲート電極（ワード線）を加工するためのフォト
レジストパターンを形成する際、駆動用ＭＩＳＦＥＴの
ゲート電極の端部におけるフォトレジストパターンの縮
みを防止することができる。
【００７０】これにより、ゲート電極の端部のマスク合
わせ余裕値を小さくできるので、メモリセルサイズを大
きくすることなく活性領域の面積を拡大し、駆動用ＭＩ
ＳＦＥＴのゲート電極の実効面積を増やして蓄積ノード
容量のゲート容量成分を増やすことができる。
【００７１】上記した手段(4) によれば、駆動用ＭＩＳ
ＦＥＴの真性チャネル領域におけるゲート長を縮小投影
露光装置の最小解像寸法の２倍以上とすることにより、
前記図６８に示したようなこのゲート電極の先端の縮み
量が殆ど無視できるようになる。
【００７２】これにより、ゲート電極の端部のマスク合
わせ余裕値を小さくできるので、メモリセルサイズを大
きくすることなく活性領域の面積を拡大し、駆動用ＭＩ
ＳＦＥＴのゲート電極の実効面積を増やして蓄積ノード
容量のゲート容量成分を増やすことができる。
【００７３】上記した手段(5) によれば、駆動用ＭＩＳ
ＦＥＴのドレイン領域をゲート電極に対して大きくオー
バーラップさせることにより、駆動用ＭＩＳＦＥＴのゲ
ート長を大きくしたことによる駆動能力の低下が補償さ
れるので、駆動用ＭＩＳＦＥＴの駆動能力を低下させる
ことなく、蓄積ノード容量のゲート容量成分を増やすこ
とができる。
【００７４】上記した手段(6) によれば、活性領域の端
部近傍における駆動用ＭＩＳＦＥＴのゲート長を真性チ
ャネル領域におけるゲート長よりも大きくすることによ
り、駆動用ＭＩＳＦＥＴのゲート電極の面積が拡大され
るので、蓄積ノード容量のゲート容量成分を増やすこと
ができる。
【００７５】上記した手段(7) によれば、駆動用ＭＩＳ
ＦＥＴのドレイン領域下に前記ドレイン領域と異なる導
電型で、かつ前記半導体基板よりも不純物濃度が高い半
導体領域を前記ドレイン領域の底部と接するように埋設
することにより、蓄積ノード容量のｐｎ接合成分を増や
すことができる。
【００７６】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。なお、実施例を説明するための全図におい
て同一の機能を有するものは同一の符号を付け、その繰
り返しの説明は省略する。
【００７７】図１は本実施例のＳＲＡＭのメモリセルを
示す平面図、図２は図１のＡ−Ａ’線断面図、図３は図
１のＢ−Ｂ’線断面図、図４は図１のＢ’−Ｂ”線断面
図、図５はメモリセルの等価回路図である。なお、図１
にはメモリセルの導電層のみを図示し、導電層間の絶縁
膜などの図示は省略する。
【００７８】図５に示すように、本実施例のＳＲＡＭの
メモリセルは、一対の駆動用ＭＩＳＦＥＴＱｄ1,Ｑ
ｄ2 、一対の抵抗素子Ｒ1,Ｒ2 、一対の転送用ＭＩＳＦ
ＥＴＱｔ1,Ｑｔ2 、一対の相補データ線（ＤＬ，バーＤ
Ｌ）および一対のワード線ＷＬ1,ＷＬ2 で構成される。
すなわち、このメモリセルは高抵抗負荷型で構成され
る。
【００７９】一対の駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 お
よび一対の抵抗素子Ｒ1,Ｒ2 は、１ビットの情報を記憶
する情報蓄積部としてのフリップフロップ回路を構成す
る。転送用ＭＩＳＦＥＴＱｔ1 のソース領域はフリップ
フロップ回路の一方の入力端子（蓄積ノード(node)Ａ）
に接続され、転送用ＭＩＳＦＥＴＱｔ2 のソース領域は
フリップフロップ回路の他方の入力端子（蓄積ノード(n
ode)Ｂ）に接続される。駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ
2 および転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 は、いずれも
ｎチャネル型で構成される。
【００８０】図１〜図４に示すように、駆動用ＭＩＳＦ
ＥＴＱｄ1,Ｑｄ2 および転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ
2 は、例えばｐ- 型シリコン単結晶からなる半導体基板
１のｐ型ウエル２の主面に形成されたフィールド絶縁膜
３によって周囲を囲まれた活性領域４に形成される。駆
動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のゲート電極５および転
送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート電極６（ワード
線ＷＬ1,ＷＬ2)は、いずれもｐ型ウエル２の主面上に形
成した第１層目の多結晶シリコン膜で構成される。この
多結晶シリコン膜には、ｎ型の不純物（例えばＰ）が導
入される。
【００８１】駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のゲート
電極５および転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート
電極６は、酸化シリコンからなるゲート絶縁膜７を介し
て、主として活性領域上に配置される。転送用ＭＩＳＦ
ＥＴＱｔ1 のゲート電極６と一体に構成されるワード線
ＷＬ1 および転送用ＭＩＳＦＥＴＱｔ2 のゲート電極６
と一体に構成されるワード線ＷＬ2 は、主としてフィー
ルド絶縁膜３上に配置され、駆動用ＭＩＳＦＥＴＱｄ1,
Ｑｄ2 のゲート電極５の延在方向と直交する方向に延在
する。なお、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のゲート
電極５および転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート
電極６（ワード線ＷＬ1,ＷＬ2)は、多結晶シリコン膜の
上に高融点金属シリサイド膜（ＷＳｉX （タングステン
シリサイド),ＭｏＳｉX （モリブデンシリサイド),Ｔｉ
ＳｉX （チタンシリサイド）など）を積層したポリサイ
ド膜で構成してもよい。
【００８２】図６は、メモリセルの活性領域４、駆動用
ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のゲート電極５および転送用
ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート電極６（ワード線Ｗ
Ｌ1,WL2)のレイアウトパターンを示す平面図である。駆
動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 、転送用ＭＩＳＦＥＴＱ
ｔ1,Ｑｔ2 、蓄積ノード(node)Ａ，Ｂおよびワード線Ｗ
Ｌ1,ＷＬ2 は、それぞれ前記図５の回路に対応してい
る。
【００８３】特に限定はされないが、本実施例のＳＲＡ
Ｍは、0.４μｍの設計ルールで製造される。このとき、
フィールド絶縁膜３上におけるワード線ＷＬ1,ＷＬ2 の
線幅は0.４μｍ、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲ
ート電極６のゲート長は0.８５μｍ、駆動用ＭＩＳＦＥ
ＴＱｄ1,Ｑｄ2 のゲート電極５の真性チャネル領域にお
けるゲート長は1.０μｍである。また、図示しない周辺
回路を構成するＭＩＳＦＥＴのゲート長は0.４μｍであ
る。すなわち、本実施例のＳＲＡＭは、駆動用ＭＩＳＦ
ＥＴＱｄ1,Ｑｄ2 の真性チャネル領域のゲート長を、メ
モリセルまたは周辺回路を構成するＭＩＳＦＥＴのうち
最小のゲート長を有するＭＩＳＦＥＴのゲート長の２倍
以上としている。
【００８４】一般に、ＳＲＡＭのメモリセルのワード線
の線幅や周辺回路のＭＩＳＦＥＴの最小ゲート長は、縮
小投影露光装置の最小解像寸法に基づいて設計される。
しかし、この最小解像寸法をワード線の線幅やＭＩＳＦ
ＥＴのゲート長とした場合は、露光時におけるワード線
（ゲート電極）の長辺方向の縮み量が大きくなる。例え
ば0.４μｍルール対応縮小投影露光装置を用いた場合の
ワード線（ゲート電極）の長辺方向の縮み量（Δｚ）
は、前記図６８に示したように、0.３μｍ以上となる。
【００８５】ところが、本実施例のように、駆動用ＭＩ
ＳＦＥＴＱｄ1,Ｑｄ2 のゲート電極５のゲート長を縮小
投影露光装置の最小解像寸法（0.４μｍ）の２倍以上と
した場合は、ゲート電極５の先端の縮み量（Δｚ）が殆
ど無視できるようになるので、前記図４７に示したマス
ク合わせ余裕値（ｘ）を小さくすることができる。これ
により、マスク合わせ余裕値（ｘ）を小さくした分、活
性領域４の面積を拡大し、駆動用ＭＩＳＦＥＴＱｄ1,Ｑ
ｄ2 の実効的なゲート幅を増やすことができるので、メ
モリセルサイズを増やさずにゲート容量（Ｃox) を増や
すことができる。
【００８６】また、図６に示すように、本実施例のＳＲ
ＡＭのメモリセルは、活性領域４の端部近傍における駆
動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のゲート長を真性チャネ
ル領域におけるゲート長（1.０μｍ）よりも大きくし、
例えば1.５μｍ程度としている。この構成により、駆動
用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のゲート電極５の面積がさ
らに拡大されるので、ゲート容量（Ｃox) をさらに増や
すことができる。
【００８７】図２に示すように、転送用ＭＩＳＦＥＴＱ
ｔ1 のソース領域、ドレイン領域は、低不純物濃度のｎ
- 型半導体領域８と高不純物濃度のｎ+ 型半導体領域９
とで構成される。同図には示さないが、転送用ＭＩＳＦ
ＥＴＱｔ2 のソース領域、ドレイン領域も、低不純物濃
度のｎ- 型半導体領域８と高不純物濃度のｎ+ 型半導体
領域９とで構成される。すなわち、転送用ＭＩＳＦＥＴ
Ｑｔ1,Ｑｔ2 はＬＤＤ(Lightly Doped Drain) 構造で構
成される。
【００８８】一方、図３、図４に示すように、駆動用Ｍ
ＩＳＦＥＴＱｄ1 も転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 と
同じくＬＤＤ構造で構成されるが、そのドレイン領域
は、高不純物濃度のｎ+ 型半導体領域９と、ゲート電極
５に対して大きくオーバーラップしたｎ型半導体領域１
０とで構成される。同図には示さないが、駆動用ＭＩＳ
ＦＥＴＱｄ2 のドレイン領域も、高不純物濃度のｎ+ 型
半導体領域９と、ゲート電極５に対して大きくオーバー
ラップしたｎ型半導体領域１０とで構成される。駆動用
ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のドレイン領域のオーバーラ
ップ長は、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 および図示
しない周辺回路を構成するＭＩＳＦＥＴのうち最小のゲ
ート長を有するＭＩＳＦＥＴのゲート電極とドレイン領
域（またはソース領域）とのオーバーラップ長の略２倍
以上である。
【００８９】このように、本実施例のＳＲＡＭのメモリ
セルは、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のｎ型半導体
領域１０（ドレイン領域）をゲート電極５に対して大き
くオーバーラップさせる。この構成により、駆動用ＭＩ
ＳＦＥＴＱｄ1,Ｑｄ2 のゲート長を大きくしたことによ
る駆動能力の低下が補償されるので、駆動用ＭＩＳＦＥ
ＴＱｄ1,Ｑｄ2 の駆動能力を低下させることなく、ゲー
ト容量（Ｃox) を増やすことができる。
【００９０】図３に示すように、駆動用ＭＩＳＦＥＴＱ
ｄ1 のソース領域は、低不純物濃度のｎ- 型半導体領域
８と高不純物濃度のｎ+ 型半導体領域９とで構成される
が、図４に示すように、このソース領域は、活性領域の
端部近傍（図４の○印を付した箇所）には設けられてい
ない。また、同図には示さないが、駆動用ＭＩＳＦＥＴ
Ｑｄ2 のソース領域も活性領域の端部近傍には設けられ
ていない。すなわち、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2
のソース領域は、活性領域の端部近傍において、ゲート
電極５に対してオフセットされた構造となっている。
【００９１】このように、本実施例のＳＲＡＭのメモリ
セルは、活性領域４の端部近傍において、駆動用ＭＩＳ
ＦＥＴＱｄ1,Ｑｄ2 のソース領域、ドレイン領域の少な
くとも一方をゲート電極５に対してオフセットにする。
この構成により、前記マスク合わせ余裕値（ｘ）を小さ
くし、フィールド絶縁膜３上のゲート電極５の端部を活
性領域４に接近させた場合でも、駆動用ＭＩＳＦＥＴＱ
ｄ1,Ｑｄ2 のドレイン領域とソース領域とが活性領域４
の端部で接近することがないので、蓄積ノード（ドレイ
ン領域）と基準電圧（ソース領域）との間にリークが生
じることはない。すなわち、この構成によれば、情報の
保持を不安定にすることなく、活性領域４の面積を拡大
できるので、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のゲート
電極５の面積を拡大してゲート容量（Ｃox) を増やすこ
とができる。なお、この構成に代えて、駆動用ＭＩＳＦ
ＥＴＱｄ1,Ｑｄ2 のドレイン領域側を活性領域の端部近
傍においてオフセット構造とするか、あるいはソース領
域およびドレイン領域を共に活性領域の端部近傍におい
てオフセット構造とした場合でも同様の効果を得ること
ができる。
【００９２】図７は、メモリセル４個分の活性領域４、
駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のゲート電極５および
転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート電極６（ワー
ド線ＷＬ1,ＷＬ2)のレイアウトパターンを示す平面図で
ある。
【００９３】同図に示すように、本実施例のＳＲＡＭの
メモリセルは、駆動用ＭＩＳＦＥＴＱｄ1 のゲート電極
５の一端において、このゲート電極５と転送用ＭＩＳＦ
ＥＴＱｔ1 のゲート電極６（ワード線ＷＬ1)とのスペー
ス（ａ）を少なくとも２方向で同一（0.４μｍ）とし、
かつこのゲート電極５と、隣接するメモリセルの駆動用
ＭＩＳＦＥＴＱｄ1 のゲート電極５とのスペース（ｂ）
を上記スペース（ａ）と同一（0.４μｍ）とする。同様
に、駆動用ＭＩＳＦＥＴＱｄ2 のゲート電極５の一端に
おいても、このゲート電極５と転送用ＭＩＳＦＥＴＱｔ
2 のゲート電極６（ワード線ＷＬ2)とのスペースを少な
くとも２方向で同一（0.４μｍ）とし、かつこのゲート
電極５と、隣接するメモリセルの駆動用ＭＩＳＦＥＴＱ
ｄ2 のゲート電極５とのスペースを上記スペースと同一
（0.４μｍ）とする。
【００９４】この構成により、縮小投影露光装置でフォ
トレジスト膜を露光して駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ
2 のゲート電極５、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 の
ゲート電極６（ワード線ＷＬ1,ＷＬ2)を加工するための
フォトレジストパターンを形成する際、ゲート電極５の
端部に余分な露光光が回り込むのを防止することができ
るので、ゲート電極５の端部におけるフォトレジストパ
ターンの縮みを防止することができ、前述したゲート電
極５の端部のマスク合わせ余裕値（ｘ）を小さくするこ
とができる。従って、このマスク合わせ余裕値（ｘ）を
小さくした分、活性領域４の面積を拡大し、駆動用ＭＩ
ＳＦＥＴＱｄ1,Ｑｄ2 の実効的なゲート幅を増やすこと
ができるので、メモリセルサイズを増やさずにゲート容
量（Ｃox) を増やすことができる。
【００９５】また、図７に示すように、本実施例のＳＲ
ＡＭのメモリセルは、駆動用ＭＩＳＦＥＴＱｄ1 のゲー
ト電極５と転送用ＭＩＳＦＥＴＱｔ1 のゲート電極６
（ワード線ＷＬ1)とのスペース（ａ）、ワード線ＷＬ1
の線幅（ｃ）、このワード線ＷＬ1 と隣接するメモリセ
ルのワード線ＷＬ1 とのスペース（ｄ）をそれぞれ同一
（0.４μｍ）とする。同様に、駆動用ＭＩＳＦＥＴＱｄ
2 のゲート電極５と転送用ＭＩＳＦＥＴＱｔ2 のゲート
電極６（ワード線ＷＬ2)とのスペース、ワード線ＷＬ2
の線幅、このワード線ＷＬ2 と隣接するメモリセルのワ
ード線ＷＬ2 とのスペースもそれぞれ同一（0.４μｍ）
とする。
【００９６】この構成により、駆動用ＭＩＳＦＥＴＱｄ
1,Ｑｄ2 のゲート電極５の端部近傍において、ゲート電
極５とゲート電極６（ワード線ＷＬ1,ＷＬ2)とのスペー
ス（ａ）、ワード線ＷＬ1,ＷＬ2 の線幅（ｃ）、ワード
線ＷＬ1,ＷＬ2 と隣接するメモリセルのワード線ＷＬ1,
ＷＬ2 とのスペース（ｄ）の間にパターン周期性が付与
されるので、縮小投影露光装置でフォトレジスト膜を露
光して駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のゲート電極
５、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート電極６
（ワード線ＷＬ1,ＷＬ2)を加工するためのフォトレジス
トパターンを形成する際、ゲート電極５の端部における
フォトレジストパターンの縮みを防止することができ、
ゲート電極５の端部のマスク合わせ余裕値（ｘ）を小さ
くすることができる。従って、このマスク合わせ余裕値
（ｘ）を小さくした分、活性領域４の面積を拡大し、駆
動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 の実効的なゲート幅を増
やすことができるので、メモリセルサイズを増やさずに
ゲート容量（Ｃox) を増やすことができる。
【００９７】図１〜図４に示すように、駆動用ＭＩＳＦ
ＥＴＱｄ1,Ｑｄ2 のゲート電極５および転送用ＭＩＳＦ
ＥＴＱｔ1,Ｑｔ2 のゲート電極６（ワード線ＷＬ1,ＷＬ
2)の上層には、酸化シリコン膜１１を介して低抵抗の配
線１２Ａ、パッド層１２Ｂ，１２Ｃおよび抵抗素子Ｒ1,
Ｒ2 が形成される。配線１２Ａ、パッド層１２Ｂ，１２
Ｃおよび抵抗素子Ｒ1,Ｒ2 は、第２層目の多結晶シリコ
ン膜で構成される。配線１２Ａ、パッド層１２Ｂ，１２
Ｃを構成する多結晶シリコン膜には、ｎ型の不純物（例
えばＰ）が導入される。
【００９８】抵抗素子Ｒ1,Ｒ2 のそれぞれの一端には、
配線１２Ａを通じて回路の電源電圧（Ｖcc）が供給され
る。また、抵抗素子Ｒ1,Ｒ2 のそれぞれの他端は、接続
孔１５を通じて駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 の一方
のドレイン領域（ｎ+ 型半導体領域９）および他方の駆
動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のゲート電極５に跨がっ
て接続される。このように、この高抵抗負荷型メモリセ
ルは、抵抗素子Ｒ1,Ｒ2 を駆動用ＭＩＳＦＥＴＱｄ1,Ｑ
ｄ2 の上層に配置してメモリセルの微細化を図ってい
る。
【００９９】配線１２Ａ、パッド層１２Ｂ，１２Ｃおよ
び抵抗素子Ｒ1,Ｒ2 の上層には、酸化シリコンの層間絶
縁膜１６を介して配線１７Ａ、パッド層１７Ｂおよびワ
ードシャント１７Ｃが形成される。配線１７Ａ、パッド
層１７Ｂおよびワードシャント１７Ｃは、第１層目のＡ
ｌ膜で構成される。配線１７Ａは、接続孔１９、パッド
層１２Ｃおよび接続孔１４を介して駆動用ＭＩＳＦＥＴ
Ｑｄ1,Ｑｄ2 のソース領域（ｎ+ 型半導体領域９）に接
続される。このソース領域は、配線１７Ａを通じて回路
の基準電圧Ｖssに接続される。また、ワードシャント１
７Ｃは、前記層間絶縁膜１６の図示しない領域に形成し
た接続孔を通じてワード線ＷＬ1,ＷＬ2に接続される。
【０１００】配線１７Ａ、パッド層１７Ｂ、ワードシャ
ント１７Ｃの上層には、第２の層間絶縁膜２０を介して
データ線（ＤＬ、バーＤＬ）が形成される。データ線
（ＤＬ、バーＤＬ）は、第２層目のＡｌ膜で構成され
る。データ線（ＤＬ）は、層間絶縁膜２０に形成した接
続孔２２、パッド層１７Ｂ、前記層間絶縁膜１６に形成
した接続孔１８、前記パッド層１７Ｂおよび接続孔１３
を介して転送用ＭＩＳＦＥＴＱｔ2 のドレイン領域（ｎ
+ 型半導体領域９）に接続され、データ線（バーＤＬ）
は、接続孔２２、パッド層１７Ｂ、接続孔１８、パッド
層１７Ｂおよび接続孔１３を介して転送用ＭＩＳＦＥＴ
Ｑｔ1 のドレイン領域（ｎ+ 型半導体領域９）に接続さ
れる。
【０１０１】データ線（ＤＬ、バーＤＬ）の上層、すな
わち半導体基板１の表面には、酸化シリコン膜または酸
化シリコン膜と窒化シリコン膜との積層膜からなるファ
イナルパッシベーション膜２１が形成される。
【０１０２】次に、本実施例のＳＲＡＭのメモリセルの
製造方法を説明する。なお、このメモリセルの製造方法
を示す図（図８〜図４０）のうち、平面図にはメモリセ
ルの導電層のみを図示し、各導電層間の絶縁膜は図示し
ない。
【０１０３】まず、図８、図９（図８のＡ−Ａ’線断面
図）、図１０（図８のＢ−Ｂ’線断面図）および図１１
（図８のＢ”−Ｂ’線断面図）に示すように、常法に従
ってｐ型の半導体基板１の主面にｐ型ウエル２、フィー
ルド絶縁膜３を形成した後、このフィールド絶縁膜３で
囲まれた活性領域４の表面にゲート絶縁膜７を形成し、
続いて半導体基板１上にＣＶＤ(Chemical Vapor Deposi
tion) 法で堆積した第１層目の多結晶シリコン膜をパタ
ーニングして、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のゲー
ト電極５、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート電
極６（ワード線ＷＬ1,ＷＬ2)をそれぞれ形成する。
【０１０４】次に、図１２、図１３（図１２のＡ−Ａ’
線断面図）、図１４（図１２のＢ−Ｂ’線断面図）およ
び図１５（図１２のＢ”−Ｂ’線断面図）に示すよう
に、フォトレジスト膜２３、ゲート電極５およびゲート
電極６（ワード線ＷＬ1,ＷＬ2)をマスクにして駆動用Ｍ
ＩＳＦＥＴＱｄ1,Ｑｄ2 のドレイン領域を形成する領域
のｐ型ウエル２にｎ型不純物（例えばリン（Ｐ））をイ
オン注入した後、半導体基板１をアニールしてこの不純
物を充分に引延し拡散させることにより、図１６、図１
７および図１８に示すように、ゲート電極５に対して大
きくオーバーラップしたｎ型半導体領域１０を形成す
る。
【０１０５】次に、上記フォトレジスト膜２３を除去し
た後、図１９、図２０（図１９のＡ−Ａ’線断面図）、
図２１（図１９のＢ−Ｂ’線断面図）および図２２（図
１９のＢ”−Ｂ’線断面図）に示すように、駆動用ＭＩ
ＳＦＥＴＱｄ1,Ｑｄ2 のソース領域、ドレイン領域を形
成する領域のうち、活性領域の端部近傍のｐ型ウエル２
上をフォトレジスト膜２４で覆い、このフォトレジスト
膜２４、ゲート電極５およびゲート電極６（ワード線Ｗ
Ｌ1,ＷＬ2)をマスクにしてｐ型ウエル２にｎ型不純物
（例えばリン）をイオン注入することにより、駆動用Ｍ
ＩＳＦＥＴＱｄ1,Ｑｄ2 のソース領域、転送用ＭＩＳＦ
ＥＴＱｔ1,Ｑｔ2 のソース領域およびドレイン領域を構
成する低不純物濃度のｎ- 型半導体領域８を形成する。
このとき、図２２に示すように、フォトレジスト膜２４
で覆われた活性領域の端部近傍にはｎ- 型半導体領域８
が形成されない。
【０１０６】次に、上記フォトレジスト膜２４を除去し
た後、半導体基板１上にＣＶＤ法で堆積した酸化シリコ
ン膜を異方性エッチングして、駆動用ＭＩＳＦＥＴＱｄ
1,Ｑｄ2 のゲート電極５の側壁、転送用ＭＩＳＦＥＴＱ
ｔ1,Ｑｔ2 のゲート電極６（ワード線ＷＬ1,ＷＬ2)の側
壁にそれぞれサイドウォールスペーサ２６を形成した
後、図２３、図２４および図２５に示すように、駆動用
ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のソース領域のうち、活性領
域の端部近傍のｐ型ウエル２上をフォトレジスト膜２５
で覆い、このフォトレジスト膜２５、サイドウォールス
ペーサ２６、ゲート電極５およびゲート電極６（ワード
線ＷＬ1,ＷＬ2)をマスクにしてｐ型ウエル２にｎ型不純
物（例えばヒ素（Ａｓ））をイオン注入することによ
り、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 および転送用ＭＩ
ＳＦＥＴＱｔ1,Ｑｔ2 のそれぞれのソース領域およびド
レイン領域を構成する高不純物濃度のｎ+ 型半導体領域
９を形成する。このとき、図２５に示すように、フォト
レジスト膜２５で覆われた活性領域の端部近傍にはｎ+
型半導体領域９が形成されない。
【０１０７】次に、上記フォトレジスト膜２５を除去し
た後、図２６、図２７（図２６のＡ−Ａ’線断面図）お
よび図２８（図２６のＢ−Ｂ’線断面図）に示すよう
に、ゲート電極５およびゲート電極６（ワード線ＷＬ1,
ＷＬ2)の上層にＣＶＤ法で酸化シリコン膜１１を堆積し
てｎ+ 型半導体領域９に達する接続孔１３，１４および
ｎ+ 型半導体領域９と駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2
のゲート電極５に跨がって開孔される接続孔１５を形成
した後、この酸化シリコン膜１１上にＣＶＤ法で第２層
目の多結晶シリコン膜１２を堆積し、これを図２６に示
すような平面形状にパターニングする。
【０１０８】次に、図２９、図３０（図２９のＡ−Ａ’
線断面図）および図３１（図２９のＢ−Ｂ’線断面図）
に示すように、フォトレジスト膜２７をマスクにして多
結晶シリコン膜１２の一部にｎ型不純物（リン、ヒ素、
アンチモン（Ｓｂ）など）をイオン注入する。このイオ
ン注入により、図３２、図３３（図３２のＡ−Ａ’線断
面図）および図３４（図３２のＢ−Ｂ’線断面図）に示
すように、低抵抗の配線１２Ａ、パッド層１２Ｂ，１２
Ｃおよび抵抗素子Ｒ1,Ｒ2 が形成される。
【０１０９】次に、上記フォトレジスト膜２７を除去し
た後、図３５、図３６（図３５のＡ−Ａ’線断面図）お
よび図３７（図３５のＢ−Ｂ’線断面図）に示すよう
に、配線１２Ａ、パッド層１２Ｂ，１２Ｃおよび抵抗素
子Ｒ1,Ｒ2 の上層にＣＶＤ法で酸化シリコンの層間絶縁
膜１６を堆積してパッド層１２Ｂに達する接続孔１８お
よびパッド層１２Ｃに達する接続孔１９を形成した後、
この層間絶縁膜１６上にスパッタ法で第１層目のＡｌ膜
を堆積し、これをパターニングして配線１７Ａ、パッド
層１７Ｂおよびワードシャント１７Ｃを形成する。な
お、図３５は、図面を見易くするために、活性領域、駆
動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のゲート電極５、転送用
ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート電極６（ワード線Ｗ
Ｌ1,ＷＬ2)の図示を省略してある。
【０１１０】次に、図３８、図３９（図３８のＡ−Ａ’
線断面図）および図４０（図３８のＢ−Ｂ’線断面図）
に示すように、配線１７Ａ、パッド層１７Ｂ、ワードシ
ャント１７Ｃの上層にＣＶＤ法で酸化シリコンの層間絶
縁膜２０を堆積してパッド層１７Ｂに達する接続孔２２
を形成した後、この層間絶縁膜２０上にスパッタ法で第
２層目のＡｌ膜を堆積し、これをパターニングしてデー
タ線（ＤＬ、バーＤＬ）を形成する。なお、図３８は、
図面を見易くするために、活性領域、駆動用ＭＩＳＦＥ
ＴＱｄ1,Ｑｄ2 のゲート電極５、転送用ＭＩＳＦＥＴＱ
ｔ1,Ｑｔ2 のゲート電極６（ワード線ＷＬ1,ＷＬ2)、配
線層１２Ａ、パッド層１２Ｂ、１２Ｃおよび抵抗素子Ｒ
1,Ｒ2 の図示を省略してある。
【０１１１】その後、データ線（ＤＬ、バーＤＬ）の上
層にＣＶＤ法でファイナルパッシベーション膜２１を堆
積することにより、前記図１〜図４に示す本実施例の高
抵抗負荷型メモリセルが完成する。
【０１１２】図４１は、本実施例のメモリセルの蓄積ノ
ード(node)Ａが“Ｈ”電位レベルの状態にあるときのゲ
ート容量（Ｃox) を模式的に示す平面図である。
【０１１３】ゲート絶縁膜（７）の膜厚を９nmとした場
合、ゲート容量（Ｃox) 成分は、前記図４７に示したメ
モリセルの2.１ｆＦから１1.３ｆＦに増加し、従って、
総蓄積ノード容量は、5.８ｆＦから１５ｆＦに増えた。
これにより、本実施例のメモリセルは、前記図６９に示
すように、電源電圧（Ｖcc) を5.０±0.３Ｖから3.３±
0.３Ｖに下げた場合でも、５０Ｆｉｔ以下のソフトエラ
ー率を実現することが可能となった。
【０１１４】図４２は、本実施例のメモリセルと、ＬＤ
Ｄ構造のｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型
ＭＩＳＦＥＴＱｐおよびｎｐｎ型バイポーラトランジス
タＱｂで構成した周辺回路とを組み合わせたバイポーラ
−ＣＭＯＳ ＳＲＡＭを示す半導体基板の要部断面図で
ある。
【０１１５】周辺回路のｎチャネル型ＭＩＳＦＥＴＱｎ
は、高不純物濃度のｐ型埋込み層８０上に形成したｐ型
ウエル２の主面に形成され、ゲート絶縁膜８１、第２層
目の多結晶シリコン膜で形成されたゲート電極８２、低
不純物濃度のｎ- 型半導体領域８３と高不純物濃度のｎ
+ 型半導体領域８４とからなるソース領域、ドレイン領
域で構成される。このソース領域およびドレイン領域に
は、第２層目の多結晶シリコン膜で形成されたパッド層
１２Ｄを介して、第１層目のＡｌ膜で形成された配線１
７Ｄが接続される。
【０１１６】ｐチャネル型ＭＩＳＦＥＴＱｐは、高不純
物濃度のｎ+ 型埋込み層８５上に形成したｎ型ウエル８
６の主面に形成され、ゲート絶縁膜８１、第２層目の多
結晶シリコン膜で形成されたゲート電極８７、低不純物
濃度のｐ- 型半導体領域８８と高不純物濃度のｐ+ 型半
導体領域８９とからなるソース領域、ドレイン領域で構
成される。このソース領域およびドレイン領域には、第
１層目のＡｌ膜で形成したパッド層１７Ｅを介して第２
層目のＡｌ膜で形成された配線９６が接続される。
【０１１７】ｎｐｎ型バイポーラトランジスタＱｂは、
高不純物濃度のｎ+ 型埋込み層８５を埋込みコレクタと
して使用し、その上に形成されたｎ型ウエル８６を真性
コレクタとして使用し、これらｎ+ 型埋込み層８５、ｎ
型ウエル８６と、ｎ型の半導体領域からなるコレクタ取
り出し領域９０、真性ベース領域９１、ｐチャネル型Ｍ
ＩＳＦＥＴＱｐのｐ+ 型半導体領域８９と同時に形成し
た外部ベース領域９２、第２層目の多結晶シリコン膜で
形成したエミッタ引出し電極９３、このエミッタ引出し
電極９３から真性ベース領域９１の一部にｎ型不純物を
熱拡散して形成したエミッタ領域９４で構成される。外
部ベース領域９２、エミッタ引出し電極９３およびコレ
クタ取り出し領域９０のそれぞれには、第１層目のＡｌ
膜で形成した配線１７Ｆ、１７Ｇ、１７Ｈが接続され
る。
【０１１８】メモリセルは、ｐ型埋込み層８０上に形成
したｐ型ウエル２の主面に形成されるが、周辺回路から
のノイズに起因する情報の破壊を防止するため、メモリ
セルアレイ全体の底部をｎ型埋込み層９５で、また側面
をｎ+ 型埋込み層８５でそれぞれ囲んでいる。
【０１１９】また、メモリセルの駆動用ＭＩＳＦＥＴＱ
ｄ1,Ｑｄ2 のドレイン領域（ゲート電極５に対して大き
くオーバーラップしたｎ型半導体領域１０）は、その底
部でｐ型埋込み層８０と接している。この構成により、
蓄積ノード容量のｐｎ接合成分 (Ｃpn) が増加するの
で、ソフトエラー耐性をさらに向上させることができ
る。
【０１２０】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【０１２１】前記実施例では、メモリセルを高抵抗負荷
型で構成したが、駆動用ＭＩＳＦＥＴの上層にＴＦＴ(T
hin Film Transistor)構造の負荷用ｐチャネル型ＭＩＳ
ＦＥＴを形成した完全ＣＭＯＳ型でメモリセルを構成し
てもよい。図４３は、完全ＣＭＯＳ型メモリセルと、Ｌ
ＤＤ構造のｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル
型ＭＩＳＦＥＴＱｐおよびｎｐｎ型バイポーラトランジ
スタＱｂで構成した周辺回路とを組み合わせたバイポー
ラ−ＣＭＯＳ ＳＲＡＭを示す半導体基板の要部断面図
である。
【０１２２】負荷用ＭＩＳＦＥＴＱｐ1 は、第２層目の
多結晶シリコン膜で形成したゲート電極１００、酸化シ
リコンのゲート絶縁膜１０２を介してゲート電極１００
の上層に堆積した第３層目の多結晶シリコン膜で形成し
たｐ型のソース領域１０１ｓ、ｐ型のドレイン領域１０
１ｄおよびノンドープのチャネル領域１０１ｃで構成さ
れる。負荷用ＭＩＳＦＥＴＱｐ1 のドレイン領域１０１
ｄは、同図には示さないもう一方の負荷用ＭＩＳＦＥＴ
Ｑｐ2 のゲート電極１００に接続され、さらにこのゲー
ト電極１００を介して転送用ＭＩＳＦＥＴＱｄ1 のドレ
イン領域（ｎ+型半導体領域９）に接続される。なお、
メモリセルの他の部分の構成および周辺回路の構成は、
前記図４２に示したバイポーラ−ＣＭＯＳ ＳＲＡＭと
同じである。
【０１２３】本発明は、半導体基板上に形成したバルク
ｐチャネル型ＭＩＳＦＥＴで負荷を構成したメモリセル
を有するＳＲＡＭに適用することもできる。また、多結
晶シリコン膜を３層以上用いるスタックド・キャパシタ
構造と組み合わせて蓄積容量ノードを増やし、さらに低
電圧化を図ることもできる。
【０１２４】また、半導体基板に形成したＵ溝で素子分
離を行うＣＭＯＳ ＳＲＡＭやバイポーラ−ＣＭＯＳ
ＳＲＡＭに適用したり、半導体基板と埋込み層との間に
酸化シリコンなどの絶縁層を設けたＳＯＩ基板上に素子
を形成するＣＭＯＳ ＳＲＡＭやバイポーラ−ＣＭＯＳ
ＳＲＡＭに適用することもできる。
【０１２５】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０１２６】(1).本発明によれば、活性領域の端部近傍
において、駆動用ＭＩＳＦＥＴのソース領域、ドレイン
領域の少なくとも一方をゲート電極に対してオフセット
にすることにより、ゲート電極の端部のマスク合わせ余
裕値を小さくしてフィールド絶縁膜上のゲート電極の端
部を活性領域に接近させた場合でも、蓄積ノード（ドレ
イン領域）と基準電圧（ソース領域）との間にリークが
生じるのを防止することができる。
【０１２７】これにより、ゲート電極の端部のマスク合
わせ余裕値を小さくできるので、メモリセルサイズを大
きくすることなく活性領域の面積を拡大し、駆動用ＭＩ
ＳＦＥＴのゲート電極の実効面積を増やして蓄積ノード
容量のゲート容量成分を増やすことができる。
【０１２８】(2).本発明によれば、駆動用ＭＩＳＦＥＴ
のゲート電極の一端で、駆動用ＭＩＳＦＥＴのゲート電
極と転送用ＭＩＳＦＥＴのゲート電極とのスペースを少
なくとも２方向で略同一とし、駆動用ＭＩＳＦＥＴのゲ
ート電極と、隣接するメモリセルの駆動用ＭＩＳＦＥＴ
のゲート電極とのスペースを駆動用ＭＩＳＦＥＴのゲー
ト電極と転送用ＭＩＳＦＥＴのゲート電極とのスペース
と略同一とすることにより、駆動用ＭＩＳＦＥＴのゲー
ト電極の端部におけるフォトレジストパターンの縮みを
防止することができる。
【０１２９】これにより、ゲート電極の端部のマスク合
わせ余裕値を小さくできるので、メモリセルサイズを大
きくすることなく活性領域の面積を拡大し、駆動用ＭＩ
ＳＦＥＴのゲート電極の実効面積を増やして蓄積ノード
容量のゲート容量成分を増やすことができる。
【０１３０】(3).本発明によれば、駆動用ＭＩＳＦＥＴ
のゲート電極と転送用ＭＩＳＦＥＴのゲート電極とのス
ペース、転送用ＭＩＳＦＥＴのゲート電極の線幅、転送
用ＭＩＳＦＥＴのゲート電極と隣接するメモリセルの転
送用ＭＩＳＦＥＴのゲート電極とのスペースをそれぞれ
略同一とすることにより、駆動用ＭＩＳＦＥＴのゲート
電極の端部近傍において、このゲート電極と転送用ＭＩ
ＳＦＥＴのゲート電極（ワード線）とのスペース、ワー
ド線の線幅、このワード線と隣接するメモリセルのワー
ド線とのスペースの間に周期性が付与される。
【０１３１】これにより、縮小投影露光装置でフォトレ
ジスト膜を露光して駆動用ＭＩＳＦＥＴのゲート電極、
転送用ＭＩＳＦＥＴのゲート電極（ワード線）を加工す
るためのフォトレジストパターンを形成する際、駆動用
ＭＩＳＦＥＴのゲート電極の端部におけるフォトレジス
トパターンの縮みを防止することができる。
【０１３２】これにより、ゲート電極の端部のマスク合
わせ余裕値を小さくできるので、メモリセルサイズを大
きくすることなく活性領域の面積を拡大し、駆動用ＭＩ
ＳＦＥＴのゲート電極の実効面積を増やして蓄積ノード
容量のゲート容量成分を増やすことができる。
【０１３３】(4).本発明によれば、駆動用ＭＩＳＦＥＴ
の真性チャネル領域のゲート長を、メモリセルまたは周
辺回路を構成するＭＩＳＦＥＴのうち最小のゲート長を
有するＭＩＳＦＥＴのゲート長の略２倍以上とすること
により、ゲート電極加工時のゲート電極先端の縮み量が
殆ど無視できるようになる。
【０１３４】これにより、ゲート電極の端部のマスク合
わせ余裕値を小さくできるので、メモリセルサイズを大
きくすることなく活性領域の面積を拡大し、駆動用ＭＩ
ＳＦＥＴのゲート電極の実効面積を増やして蓄積ノード
容量のゲート容量成分を増やすことができる。
【０１３５】(5).本発明によれば、駆動用ＭＩＳＦＥＴ
のゲート電極とドレイン領域とのオーバーラップ長を、
メモリセルまたは周辺回路を構成するＭＩＳＦＥＴのう
ち最小のゲート長を有するＭＩＳＦＥＴのゲート電極と
ドレイン領域とのオーバーラップ長の略２倍以上とする
ことにより、駆動用ＭＩＳＦＥＴのゲート長を大きくし
ても駆動能力の低下が防止できる。
【０１３６】(6).本発明によれば、活性領域の端部近傍
における駆動用ＭＩＳＦＥＴのゲート長を真性チャネル
領域におけるゲート長よりも大きくすることにより、駆
動用ＭＩＳＦＥＴのゲート電極の面積を拡大して蓄積ノ
ード容量のゲート容量成分を増やすことができる。
【０１３７】(7).駆動用ＭＩＳＦＥＴのドレイン領域下
にこのドレイン領域と異なる導電型で、かつ半導体基板
よりも不純物濃度が高い半導体領域をドレイン領域の底
部と接するように埋設することにより、蓄積ノード容量
のｐｎ接合成分を増やすことができる。
【０１３８】(8).上記(1) 〜(7) により、蓄積ノード容
量を増やすことができるので、ＳＲＡＭのソフトエラー
耐性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施例であるＳＲＡＭのメモリセル
を示す平面図である。
【図２】図１のＡ−Ａ’線断面図である。
【図３】図１のＢ−Ｂ’線断面図である。
【図４】図１のＢ’−Ｂ”線断面図である。
【図５】ＳＲＡＭのメモリセルの等価回路図である。
【図６】メモリセルの活性領域、駆動用ＭＩＳＦＥＴの
ゲート電極および転送用ＭＩＳＦＥＴのゲート電極（ワ
ード線）のレイアウトパターンを示す平面図である。
【図７】メモリセル４個分の活性領域、駆動用ＭＩＳＦ
ＥＴのゲート電極および転送用ＭＩＳＦＥＴのゲート電
極（ワード線）のレイアウトパターンを示す平面図であ
る。
【図８】本発明の一実施例であるＳＲＡＭのメモリセル
の製造方法を示す半導体基板の要部平面図である。
【図９】図８のＡ−Ａ’線断面図である。
【図１０】図８のＢ−Ｂ’線断面図である。
【図１１】図８のＢ”−Ｂ’線断面図である。
【図１２】本発明の一実施例であるＳＲＡＭのメモリセ
ルの製造方法を示す半導体基板の要部平面図である。
【図１３】図１２のＡ−Ａ’線断面図である。
【図１４】図１２のＢ−Ｂ’線断面図である。
【図１５】図１２のＢ”−Ｂ’線断面図である。
【図１６】本発明の一実施例であるＳＲＡＭのメモリセ
ルの製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の一実施例であるＳＲＡＭのメモリセ
ルの製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の一実施例であるＳＲＡＭのメモリセ
ルの製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の一実施例であるＳＲＡＭのメモリセ
ルの製造方法を示す半導体基板の要部平面図である。
【図２０】図１９のＡ−Ａ’線断面図である。
【図２１】図１９のＢ−Ｂ’線断面図である。
【図２２】図１９のＢ”−Ｂ’線断面図である。
【図２３】本発明の一実施例であるＳＲＡＭのメモリセ
ルの製造方法を示す半導体基板の要部断面図である。
【図２４】本発明の一実施例であるＳＲＡＭのメモリセ
ルの製造方法を示す半導体基板の要部断面図である。
【図２５】本発明の一実施例であるＳＲＡＭのメモリセ
ルの製造方法を示す半導体基板の要部断面図である。
【図２６】本発明の一実施例であるＳＲＡＭのメモリセ
ルの製造方法を示す半導体基板の要部平面図である。
【図２７】図２６のＡ−Ａ’線断面図である。
【図２８】図２６のＢ−Ｂ’線断面図である。
【図２９】本発明の一実施例であるＳＲＡＭのメモリセ
ルの製造方法を示す半導体基板の要部平面図である。
【図３０】図２９のＡ−Ａ’線断面図である。
【図３１】図２９のＢ−Ｂ’線断面図である。
【図３２】本発明の一実施例であるＳＲＡＭのメモリセ
ルの製造方法を示す半導体基板の要部平面図である。
【図３３】図３２のＡ−Ａ’線断面図である。
【図３４】図３２のＢ−Ｂ’線断面図である。
【図３５】本発明の一実施例であるＳＲＡＭのメモリセ
ルの製造方法を示す半導体基板の要部平面図である。
【図３６】図３５のＡ−Ａ’線断面図である。
【図３７】図３５のＢ−Ｂ’線断面図である。
【図３８】本発明の一実施例であるＳＲＡＭのメモリセ
ルの製造方法を示す半導体基板の要部平面図である。
【図３９】図３８のＡ−Ａ’線断面図である。
【図４０】図３８のＢ−Ｂ’線断面図である。
【図４１】メモリセルのゲート容量を模式的に示す平面
図である。
【図４２】本発明の一実施例であるバイポーラ−ＣＭＯ
Ｓ ＳＲＡＭを示す半導体基板の要部断面図である。
【図４３】本発明の他の実施例であるバイポーラ−ＣＭ
ＯＳ ＳＲＡＭを示す半導体基板の要部断面図である。
【図４４】ＳＲＡＭのチップレイアウトを示す全体平面
図である。
【図４５】ＳＲＡＭのメモリセルの等価回路図である。
【図４６】メモリセルの活性領域、駆動用ＭＩＳＦＥＴ
のゲート電極および転送用ＭＩＳＦＥＴのゲート電極
（ワード線）のレイアウトパターンを示す平面図であ
る。
【図４７】メモリセルのゲート容量を模式的に示す平面
図である。
【図４８】従来のＳＲＡＭのメモリセルの製造方法を示
す半導体基板の要部平面図である。
【図４９】図４８のＡ−Ａ’線断面図である。
【図５０】図４８のＢ−Ｂ’線断面図である。
【図５１】ＳＲＡＭのメモリセルの製造方法を示す半導
体基板の要部平面図である。
【図５２】ＳＲＡＭのメモリセルの製造方法を示す半導
体基板の要部平面図である。
【図５３】ＳＲＡＭのメモリセルの製造方法を示す半導
体基板の要部平面図である。
【図５４】図５３のＡ−Ａ’線断面図である。
【図５５】図５３のＢ−Ｂ’線断面図である。
【図５６】ＳＲＡＭのメモリセルの製造方法を示す半導
体基板の要部平面図である。
【図５７】図５６のＡ−Ａ’線断面図である。
【図５８】図５６のＢ−Ｂ’線断面図である。
【図５９】ＳＲＡＭのメモリセルの製造方法を示す半導
体基板の要部平面図である。
【図６０】図５９のＡ−Ａ’線断面図である。
【図６１】図５９のＢ−Ｂ’線断面図である。
【図６２】ＳＲＡＭのメモリセルの製造方法を示す半導
体基板の要部平面図である。
【図６３】図６２のＡ−Ａ’線断面図である。
【図６４】図６２のＢ−Ｂ’線断面図である。
【図６５】ＳＲＡＭのメモリセルの製造方法を示す半導
体基板の要部平面図である。
【図６６】図６５のＡ−Ａ’線断面図である。
【図６７】図６５のＢ−Ｂ’線断面図である。
【図６８】フォトレジスト露光時の光の回り込みによる
ゲート電極端部の後退量の短辺方向マスク寸法依存性の
データを示すグラフである。
【図６９】ＳＲＡＭのメモリセルのソフトエラー率と動
作電圧との関係を示すグラフである。
【符号の説明】
１ 半導体基板 ２ ｐ型ウエル ３ フィールド絶縁膜 ４ 活性領域 ５ ゲート電極 ６ ゲート電極 ７ ゲート絶縁膜 ８ ｎ- 型半導体領域 ９ ｎ+ 型半導体領域 １０ ｎ型半導体領域 １１ 酸化シリコン膜 １２Ａ 配線 １２Ｂ パッド層 １２Ｃ パッド層 １２Ｄ パッド層 １３ 接続孔 １４ 接続孔 １５ 接続孔 １６ 層間絶縁膜 １７Ａ 配線 １７Ｂ パッド層 １７Ｃ ワードシャント １７Ｄ 配線 １７Ｅ パッド層 １７Ｆ 配線 １７Ｇ 配線 １７Ｈ 配線 １８ 接続孔 １９ 接続孔 ２０ 層間絶縁膜 ２１ ファイナルパッシベーション膜 ２２ 接続孔 ２３ フォトレジスト膜 ２４ フォトレジスト膜 ２５ フォトレジスト膜 ２６ サイドウォールスペーサ ２７ フォトレジスト膜 ５０ 活性領域 ５１ ゲート電極 ５２ ゲート電極 ５３ 半導体基板 ５４ ｐ型ウエル ５５ フィールド絶縁膜 ５６ ゲート絶縁膜 ５７ ｎ- 型半導体領域 ５８ サイドウォールスペーサ ５９ ｎ+ 型半導体領域 ６０ 酸化シリコン膜 ６１ 接続孔 ６２ 接続孔 ６３ 接続孔 ６４ 多結晶シリコン膜 ６４Ａ 配線 ６４Ｂ パッド層 ６４Ｃ パッド層 ６５ フォトレジスト膜 ６６ 層間絶縁膜 ６７ 接続孔 ６８ 接続孔 ６９Ａ 配線 ６９Ｂ パッド層 ６９Ｃ ワードシャント ７０ 層間絶縁膜 ７１ 接続孔 ７２ ファイナルパッシベーション膜 ８０ ｐ型埋込み層 ８１ ゲート絶縁膜 ８２ ゲート絶縁膜 ８３ ｎ- 型半導体領域 ８４ ｎ+ 型半導体領域 ８５ ｎ+ 型埋込み層 ８６ ｎ型ウエル ８７ ゲート電極 ８８ ｐ- 型半導体領域 ８９ ｐ+ 型半導体領域 ９０ コレクタ取り出し領域 ９１ 真性ベース領域 ９２ 外部ベース領域 ９３ エミッタ引出し電極 ９４ エミッタ領域 ９５ ｎ型埋込み層 ９６ 配線 １００ ゲート電極 １０１ｃ チャネル領域 １０１ｄ ドレイン領域 １０１ｓ ソース領域 １０２ ゲート絶縁膜 ＤＬ データ線 バーＤＬ データ線 Ｑｄ1 駆動用ＭＩＳＦＥＴ Ｑｄ2 駆動用ＭＩＳＦＥＴ Ｑｐ1 負荷用ＭＩＳＦＥＴ Ｑｐ2 負荷用ＭＩＳＦＥＴ Ｑｔ1 転送用ＭＩＳＦＥＴ Ｑｔ2 転送用ＭＩＳＦＥＴ Ｑｂ ｎｐｎ型バイポーラトランジスタ Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Ｒ1 抵抗素子 Ｒ2 抵抗素子 ＷＬ1 ワード線 ＷＬ2 ワード線

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 メモリセルの駆動用ＭＩＳＦＥＴおよび
    転送用ＭＩＳＦＥＴのそれぞれのゲート電極を半導体基
    板の主面上に形成した第１導電膜で構成したＳＲＡＭを
    有する半導体集積回路装置であって、前記メモリセルが
    形成される活性領域の端部近傍において、前記駆動用Ｍ
    ＩＳＦＥＴのソース領域、ドレイン領域の少なくとも一
    方を前記駆動用ＭＩＳＦＥＴのゲート電極に対してオフ
    セットにしたことを特徴とする半導体集積回路装置。
  2. 【請求項２】 メモリセルの駆動用ＭＩＳＦＥＴおよび
    転送用ＭＩＳＦＥＴのそれぞれのゲート電極を半導体基
    板の主面上に形成した第１導電膜で構成したＳＲＡＭを
    有する半導体集積回路装置であって、前記駆動用ＭＩＳ
    ＦＥＴのゲート電極の一端において、前記駆動用ＭＩＳ
    ＦＥＴのゲート電極と前記転送用ＭＩＳＦＥＴのゲート
    電極とのスペースを少なくとも２方向で略同一とし、前
    記駆動用ＭＩＳＦＥＴのゲート電極と、隣接するメモリ
    セルの駆動用ＭＩＳＦＥＴのゲート電極とのスペースを
    前記駆動用ＭＩＳＦＥＴのゲート電極と前記転送用ＭＩ
    ＳＦＥＴのゲート電極とのスペースと略同一としたこと
    を特徴とする半導体集積回路装置。
  3. 【請求項３】 前記駆動用ＭＩＳＦＥＴのゲート電極と
    前記転送用ＭＩＳＦＥＴのゲート電極とのスペース、前
    記転送用ＭＩＳＦＥＴのゲート電極の線幅、前記転送用
    ＭＩＳＦＥＴのゲート電極と隣接するメモリセルの転送
    用ＭＩＳＦＥＴのゲート電極とのスペースをそれぞれ略
    同一としたことを特徴とする請求項２記載の半導体集積
    回路装置。
  4. 【請求項４】 前記駆動用ＭＩＳＦＥＴの真性チャネル
    領域のゲート長を、メモリセルまたは周辺回路を構成す
    るＭＩＳＦＥＴのうち最小のゲート長を有するＭＩＳＦ
    ＥＴのゲート長の略２倍以上としたことを特徴とする請
    求項１〜３記載の半導体集積回路装置。
  5. 【請求項５】 前記駆動用ＭＩＳＦＥＴのゲート電極と
    ドレイン領域とのオーバーラップ長を、メモリセルまた
    は周辺回路を構成するＭＩＳＦＥＴのうち最小のゲート
    長を有するＭＩＳＦＥＴのゲート電極とドレイン領域と
    のオーバーラップ長の略２倍以上としたことを特徴とす
    る請求項４記載の半導体集積回路装置。
  6. 【請求項６】 前記活性領域の端部近傍における前記駆
    動用ＭＩＳＦＥＴのゲート長を真性チャネル領域におけ
    るゲート長よりも大きくしたことを特徴とする請求項１
    〜５記載の半導体集積回路装置。
  7. 【請求項７】 前記駆動用ＭＩＳＦＥＴのドレイン領域
    下に前記ドレイン領域と異なる導電型で、かつ前記半導
    体基板よりも不純物濃度が高い半導体領域を前記ドレイ
    ン領域の底部と接するように埋設したことを特徴とする
    請求項１〜６記載の半導体集積回路装置。
  8. 【請求項８】 前記駆動用ＭＩＳＦＥＴおよび転送用Ｍ
    ＩＳＦＥＴの上層に形成した第２導電膜で負荷抵抗素子
    を構成したことを特徴とする請求項１〜７記載の半導体
    集積回路装置。
  9. 【請求項９】 前記駆動用ＭＩＳＦＥＴおよび転送用Ｍ
    ＩＳＦＥＴの上層に形成した第２導電膜および第３導電
    膜で負荷ｐチャネル型ＭＩＳＦＥＴを構成したことを特
    徴とする請求項１〜８記載の半導体集積回路装置。
  10. 【請求項１０】 周辺回路を相補型ＭＩＳＦＥＴとバイ
    ポーラトランジスタとで構成したバイポーラ ＣＭＯＳ
    ＳＲＡＭを有することを特徴とする請求項１〜９記載
    の半導体集積回路装置。
  11. 【請求項１１】設計ルールが0.４μｍまたはそれ以下で
    あることを特徴とする請求項１〜１０記載の半導体集積
    回路装置。
  12. 【請求項１２】動作電源電圧が3.３±0.３Ｖまたはそれ
    以下であることを特徴とする請求項１〜１１記載の半導
    体集積回路装置。
  13. 【請求項１３】メモリセルのソフトエラー率が５０Ｆｉ
    ｔ以下であることを特徴とする請求項１〜１２記載の半
    導体集積回路装置。
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