JP6941693B2 - 半導体デバイス及びその製造方法 - Google Patents

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Description

＜出願／優先権に関する援用＞
本発明は、２０１７年１０月１６日に出願された中国特許出願第２０１７１０９７５３８６．１号の優先権を要求する。上記出願の内容は、参照によりその全体が本明細書に組み込まれる。
本発明は、半導体の技術分野に関する。具体的には、半導体デバイス及びその製造方法に関する。
窒化ガリウム半導体材料は、バンドギャップが広く、電子飽和ドリフト速度が高く、破壊電界強度が高く、高温に耐えられるなどの顕著なメリットがあるため、第一世代の半導体材料である硅と第二世代の半導体材料であるガリウムヒ素と比べて、高温、高圧、高周波及びハイパワーの電子デバイスの製造により適切であり、良好な適用見込みがあって、いまや半導体産業の研究のホットスポットとなっている。
窒化ガリウム高電子移動度トランジスタ（ＨＥＭＴ）は、ＡｌＧａＮ／ＧａＮのへテロジャンクションにおける二次元電子ガスによって形成される窒化ガリウムデバイスであり、高周波、高圧及びハイパワーの場合に応用することができる。窒化ガリウムデバイスをパッケージするとき、デバイスのゲインを高め、グランディング抵抗を低めるために、スルーホール構造を使うのが一般的である。このような構造におけるスルーホールは、一般的に、基板の裏からエッチングして導入されて、そして基板の裏をグランディングさせることによって、半導体でデバイスのグランディングを実現する。具体的には、スルーホールが基板と窒化物の半導体層を貫通し、ソースまで届いて、当該スルーホールを通じて、ソースとグランディングをした基板の裏とがつながる。
現在、窒化ガリウムデバイスのスルーホールの位置配置は、主に二つのパターンがある。一つは、スルーホールを金属パッドの領域内に開けるパターンである。このパターンでは、スルーホールを活性領域の同じ側に位置させ、スルーホールによるデバイスの放熱への影響を抑える一方、活性領域における電流の全体的な方向が同じで、分散しないようにさせることによって、活性領域内の金属フィンガー間に相互インダクタンスをもたらす。そして、このパターンでは、活性領域におけるソースのグランディング距離を増大させ、即ちソースのグランディング抵抗を増大させて、デバイスのゲイン等のパフォーマンスに影響を与える。もう一つは、スルーホールを活性領域におけるソースの下方に開けるパターンである。このパターンは、全ての活性領域内におけるソースをスルーホールを通じて直接にグランディングさせ、活性領域内におけるソースのグランディグ距離を短縮させて、そうしてグランディング抵抗を低める効果がある。しかし、このようなスルーホールを全て活性領域に設置するやり方では、スルーホールをエッチングするときにソースのＯＨＭＩＣ接触金属をエッチングして、ＯＨＭＩＣ接触金属の色がエッチングによって黒くなるため、どれだけのエッチング副産物がスルーホールの底部に残されたかを判断できなくなって、そうしてエッチングプロセスの難度を高くし、デバイスのパフォーマンスに影響を及ぼす。
上記した内容を鑑みて、本発明の実施例は、半導体デバイス及びその製造方法を提供することを目的として、上記した問題を改善することを求める。
一方、本発明は、
半導体基板と、
半導体基板の一方側に製造されたソースと、ゲートとドレインと、
ソースの位置する領域においておいたスルーホール領域及びスルーホール領域に製造されたエッチング阻止層と、
エッチング阻止層の下方に位置するとともに半導体基板を貫通したスルーホールと
を含んだ半導体デバイスを提供している。
一実施例において、エッチング阻止層の面積はおいておいたスルーホール領域の面積より小さく、エッチング阻止層とソースの間にギャップが存在して、ソースとエッチング阻止層とが直接に接触しない。
一実施例において、半導体デバイスは、更にソースとエッチング阻止層の上方を覆う連通金属を含み、ソースとエッチング阻止層とが連通金属を通じて接続する。
一実施例において、エッチング阻止層はおいておいたスルーホール領域を覆って、エッチング阻止層とソースとを直接に接続して、連通させるようにする。
一実施例において、エッチング阻止層の面積は、スルーホールの半導体基板のソース側に近接する一方側の横断面の面積より大きい。
一実施例において、ソースの少なくとも一端が開くように、おいておいたスルーホール領域は、ゲートと平行な方向でソースの少なくとも一端を貫通する。
一実施例において、おいておいたスルーホール領域は、ゲートと平行な方向でソースを貫通し、ソースの両端が開くようにする。
一実施例において、おいておいたスルーホール領域は、ソースの内部に位置し、ソースがゲートと平行な方向で開け口がないようにする。
一実施例において、半導体デバイスには、ソースの対応する領域で複数のスルーホール領域がおいておかれて、複数のスルーホール領域は、相互に接続しあい、かつゲートと平行な方向で当該ソースを貫通し、ソースの両端が開くようにする。
一実施例において、半導体デバイスには、ソースの対応する領域で複数のスルーホール領域がおいておかれて、複数のスルーホール領域は、ゲートと平行な方向に沿って、順番に並んでおり、且つゲートの両端に位置する二つのスルーホール領域がそれぞれ開け口を形成する。
一実施例において、半導体デバイスは、更に半導体基板のソースから遠い一方側に設置されたグランディング電極を含み、スルーホール内に導電材料が充填されており、ソースがスルーホール内における導電材料を通じてグランディング電極と接続する。
一実施例において、半導体デバイスは活性領域を含み、ソースと、ドレインとゲートが活性領域に設置され、ソースとドレインがオーミック接触電極であり、ゲートがショットキー接触電極である。
一実施例において、活性領域内に、ソースと、ドレインとゲートが複数あり、複数のソースと複数のドレインが交替で設置されており、複数のゲートが櫛歯状をなして隣接するソースとドレインの間に設置されている。
一実施例において、半導体デバイスは更に不活性領域を含み、不活性領域はゲートパッドとドレインパッドとを含み、ゲートパッドがゲート連通金属とゲート相互接続線を通じて複数のゲートと接続し、ドレインパッドがドレイン連通金属とドレイン相互接続線を通じて複数のドレインと接続する。
一実施例において、エッチング阻止層の材料のエッチング選択比率は半導体デバイスのそれより大きい。
一実施例において、エッチング阻止層の材料は一種又は複数の金属の複合材料である。
他方、本発明は、
半導体基板を提供することと、
半導体基板の一方側にソースと、ゲートとドレインをつくり、ソースを製造するとき、ソースの位置する領域にソース金属を含めないスルーホール領域を置いておくことと、
おいておいたスルーホール領域にエッチング阻止層を製造することと、
半導体基板のソースから遠い一方側から、エッチング阻止層の下方までエッチングして、半導体基板を貫通したスルーホールを形成すること
を含んだ半導体デバイスの製造方法も提供している。
一実施例において、ソースの位置する領域でスルーホール領域を置いておくステップは、半導体基板の一方側でおいておきたいスルーホール領域をシェルディング材料で覆って、当該側で材料を沈積してオーミック金属を形成するステップと、シェルディング材料を除去して、スルーホール領域をおいておくステップを含んでいる。
一実施例において、当該ストップは更に、ソースとエッチング阻止層の半導体基板から遠くはなれた一方側に連通金属を製造して、ソースとエッチング阻止層を連通金属を通じて接続させることを含んでいる。
一実施例において、エッチング阻止層の材料のエッチング選択比率は半導体デバイスのそれより大きい。
本発明による半導体デバイスは、スルーホール領域をおいておき、そしておいておいたスルーホール領域内にエッチング阻止層を設置することによって、ソースに対応するエッチングを行うときの、スルーホール領域におけるソース金属に対する損傷を抑えることができる。エッチングの過程において、エッチングの進行状況をより容易に判断することができて、スルーホールのエッチングプロセスの難度を低めることができる。同時に、スルーホールのエッチングのときにおけるエッチング選択比率を高めて、エッチング過程で生じたエッチング産物の量を減少することもできる。
本発明の実施例による技術案をより明確に説明するために、以下、実施例による図目を簡単に紹介する。なお、後述の図目は本発明の一部の実施例を示したものに過ぎず、限定的なものではないことは理解できるであろう。当業者であれば、創造的な活動をしない前提で、これらの図目に基づいて他の関連する図目を得ることもできる。
本発明の実施例による半導体デバイスのソースと、ドレインとゲートの位置配置の概略図である。 図１におけるＡ―Ａ’方向に沿う断面図である。 本発明の実施例による半導体デバイスのソースオーミック金属部分の一つの概略図である。 本発明の実施例による半導体デバイスのソースオーミック金属とエッチング阻止層金属の位置配置の一つの概略図である。 本発明の実施例による半導体デバイスのソースオーミック金属とエッチング阻止層金属とスルーホールの位置配置の一つの概略図である。 本発明の実施例による半導体デバイスのソースオーミック金属と置いておいたスルーホール領域部分のもう一つの概略図である。 本発明の実施例による半導体デバイスのソースオーミック金属と置いておいたスルーホール領域部分のもう一つの概略図である。 本発明の実施例による半導体デバイスのソースオーミック金属と置いておいたスルーホール領域部分のもう一つの概略図である。 本発明の実施例による半導体デバイスのソースオーミック金属と置いておいたスルーホール領域部分のもう一つの概略図である。 本発明の実施例による半導体デバイスの概略図である。 本発明の実施例による半導体デバイスの一部の製造方法のフローチャートである。
以下、本発明の実施例による図面を参照ながら、本発明の実施例による技術案を明確且つ全面的に説明する。勿論、記述した実施例は、本発明の実施例の一部に過ぎず、全ての実施例ではない。一般に、これら添付図面に記述及び示された本発明の実施例の構成要素は様々な異なる構成で配置し設計することもできる。従って、以下の図面にて提供される本発明の実施例に対する詳細な説明は、保護請求する本発明の範囲を限定しようとするものではなく、本発明の好ましい実施例を示すだけである。そして、当業者が、本発明の実施例に基づいて、創造的な活動をしない前提で得られる全ての他の実施例はいずれも本発明の保護の範囲に含まれる。
なお、以下の図面において、類似の符号は、類似のアイテムを示すため、あるアイテムが一つの図面で定義されると、その後の図面でさらに定義し説明する必要がない。
本発明の発明者は以下のことに気づいた。ソースに対応するスルーホールをエッチングする際、ソース金属と半導体材料が高温アニール後に融合し、一部の金属が不均等に半導体材料内に拡散するため、半導体と金属の間にはっきりした界面がなく、エッチングのときにエッチングの終点を判断することが難しくなり、エッチング不足又は過度エッチングのリスクがあり、プロセスをコントロールすることが難しい。そして、ソースの合金金属の色もエッチング効果への判断に影響する。一方、当該領域が合金金属であるため、抵抗が相対的に高く、電流にも影響を及ぼす。
本出願は半導体デバイス１００を提供している。図１と図２に示すように、当該半導体デバイスは、半導体基板１１０と、ソース１２０と、ドレイン１３０と、ゲート１４０と、エッチング阻止層１５０及びスルーホール１６０を含んでいる。
半導体基板１１０は、基板チップ１１１と、基板チップ１１１の一方側に形成されたエピタキシャル層１１２を含んでもよい。基板チップ１１１は、硅、サファイア、炭化ケイ素又はガリウムヒ素の中の一種に材料から形成される。エピタキシャル層１１２は、窒化ガリウム又は窒化アルミニウムガリウムの中の一つ又は二つから形成されてもよい。半導体基板１１０はエピタキシャル層１１２を含まずに、基板チップ１１１のみから形成されてもよいことは理解できるだろう。
ソース１２０と、ドレイン１３０と、ゲート１４０は半導体基板１１０の一方側に製造されている。本出願の実施例において、半導体基板１１０上に複数のソース１２０と複数のゲート１４０と複数のドレイン１３０を製造してもよい。複数のソース１２０と複数のドレイン１３０は交替で設置され、複数のゲート１４０は櫛歯の形状をなして隣接するソース１２０とドレイン１３０の間に設置されてもよい。その中、ソース１２０とドレイン１３０はオーミック接触電極であってもよく、ゲート１４０はショットキー接触電極であってもよい。ゲート１４０は単層金属のゲートであってもよいし、二層又は多層金属から形成された積層又は多層のゲート構造であってもよい。
本出願の実施例において、ソース１２０の位置する領域内にはスルーホール領域２１０がおいておかれており（図６を参照すればよい）、当該おいておいたスルーホール領域２１０内にはエッチング阻止層１５０が製造されている。ソース１２０の製造過程において、あらかじめおいておいたスルーホール領域２１０にシェルディング材料を製造しておき、フォトリソグラフィ等のプロセスでスルーホール領域２１０を製造してから、ソース領域で蒸発又はスパッタリング等のプロセスを通じてソース１２０のオーミック金属を形成して、シェルディング材料を剥離してオーミック金属を含まないスルーホール領域２１０を形成する。ソース１２０は一種又は多種の金属材料の複合材料から形成されてもよく、高温アニールの後にソース１２０を半導体基板１１０とオーミック接触を形成させる。当該スルーホール領域２１０内で、更にフォトリソグラフィ、沈積又はエッチングなどのプロセスでエッチング阻止層１５０を形成することができる。エッチング阻止層１５０の材料は一種の金属又は多種の金属の複合材料であってもよい。例えば、金、タングステン、白金、チタン、ニッケルの金属の中の一種又は多種の組み合わせでエッチング阻止層１５０を形成してもよい。
本出願の実施例によるスルーホール１６０は、エッチング阻止層１５０の下方に位置するとともに、半導体基板１１０を貫通している。スルーホール１６０の形状は実際の需要により決まってもよい。例えば、スルーホール１６０の横断面は、円、楕円、四角形又は他の形状であってもよく、本出願の実施例ではスルーホール１６０の形状を限定しない。スルーホール領域２１０の形状はスルーホール１６０の形状に対応して、円、楕円、四角形又は他の形状に製造されてもよい。スルーホール１６０の数も実際の需要により決まってもよく、スルーホール１６０の数は一つ又は複数あってもよい。
エッチングが終わるとき、スルーホール１６０が半導体基板１１０を完全に貫通し、且つエッチング阻止層１５０まで止まって、スルーホール１６０をエッチングする際に正面電極金属を傷めるか又は貫通することを避けることを確保するように、エッチング阻止層１５０の材料は、半導体基板１１０と比べて、より高いエッチング選択比率を有する。エッチング阻止層１５０の横断面の形状はスルーホール１６０の横断面の形状と同じであるか又は似ており、その形状の大きさは具体的な構造と関係する。
図３に示すように、本出願の実施例一において、ソース１２０およびエッチング阻止層１５０の上方を連通金属１７０で覆って、ソース１２０とエッチング阻止層１５０が当該連通金属１７０を通じて接続するようにしてもよい。連通金属１７０を製造した後、本出願の実施例において、エッチング阻止層１５０及び連通金属１７０もソースの一部としてもよいし、エッチング阻止層１５０及び連通金属１７０をそれぞれ独立の部分としてもよいことは理解できるだろう。
一実施例において、半導体基板１１０のソース１２０から遠くはなれた一方側にグランディング電極を製造し、スルーホール１６０内に導電材料を充填して、ソース１２０がスルーホール１６０内における導電材料と通じてグランディング電極と接続し、グランディングを実現するようにしてもよい。その中、一実施形態においては、スルーホール領域２１０の縁とオーミック金属を製造することで形成されたソース１２０のそれに対応する縁との、ゲート１４０と垂直の方向における広さの差は、３ｕｍを越えてもよい。
好ましくは、エッチング阻止層１５０の面積はおいておいたスルーホール領域２１０の面積より大きい。
一実施形態において、図４と図５に示すように、エッチング阻止層１５０の面積は、スルーホール１６０の半導体基板のソース側に近接した一方側の横断面（俯瞰）の面積より大きい。エッチング阻止層１５０とソース１２０との間にギャップが存在し、ソース１２０とエッチング阻止層１６０とが直接に接触しないようにする。
もう一つの実施形態において、エッチング阻止層１５０はおいておいたスルーホール領域２１０を覆って、エッチング阻止層１５０とソース１２０が直接に接触するようにしてもよい。
図６ないし図８に示すように、スルーホール領域２１０の形成過程において、スルーホール領域２１０内におけるカバー材料をより容易に剥離できるように、スルーホール領域２１０は、ゲート１４０と平行の方向に沿ってソース１２０の少なくとも一端を貫通して、スース１２０の少なくとも一端が開くようにする。スルーホール領域２１０により形成された開け口２１１は、スルーホール２１０内におけるフォトレジスト等の材料を剥離することをより容易にして、スルーホール領域２１０の製造の難度を低め、スルーホール領域２１０の製造プロセスを簡単にし、半導体デバイス１００の製造効率を高めて、生産コストを低めることができる。
本出願の実施例におけるスルーホール２１０は、全てのスルーホール１６０に対応する領域であり、一つのソース１２０に対応するスルーホール１６０が複数あってもよく、スルーホール領域２１０も複数あってもよく、全てのスルーホール領域２１０内にスルーホール１６０に対応するエッチング阻止層１５０が製造されており、複数のエッチング阻止層１５０はそれぞれ独立している。例えば、スルーホール１６０の数は１ないし１０であってもよく、それと対応して、スルーホール領域２１０の数も１ないし１０であってもよく、エッチング阻止層１５０の数も１ないし１０であってもよい。
詳しくは、図７に示すように、スルーホール領域２１０は、ゲートと平行の方向に沿って、ソース１２０を左右に貫通して、ソース１２０の両端が開くようにしてもよい。スルーホール領域２１０の数が一つである場合、当該スルーホール領域２１０はゲート１４０と平行の方向に沿って開け口２１１を両側でそれぞれ形成して、ソース１２０を貫通するようにさせる。あるいは、図６に示すように、スルーホール領域２１０が複数ある場合、複数のスールーホール領域２１０がゲート１４０と平行の方向に沿って順番に並び、両端に位置する二つのスルーホール領域２１０が別々に開け口２１１を形成するようにしてもよい。あるいは、図８に示すように、全てのスルーホール領域２１０が相互に接続しあいソース１２０を貫通して、ソース１２０の両端を開けるようにしてもよい。
図９に示すように、ソースに開け口がないように、おいておいたスルーホール領域２１０は完全にソース１２０のオーミック金属領域内に位置してもよい。スルーホール領域２１０はソースを形成するためのオーミック金属に囲まれている。
図１０に示すように、本出願の実施例における半導体デバイス１００は活性領域１０と不活性領域２０を含んでもよく、上記ソース１２０と、ドレイン１３０とゲート１４０が活性領域１０に位置してもよい。活性領域１０内におけるソース１２０と、ドレイン１３０とゲート１４０は複数あってもよく、不活性領域２０に複数のゲートパッド１８０とドレインパッド１９０を製作してもよい。ゲートパッド１８０はゲート連通金属１８１とゲート相互接続線１８２を通じてゲート１４０と接続し、ドレインパッド１９０はドレイン連通金属１９１とドレイン相互接続線１９２を通じてドレイン１３０と接続してもよい。ゲート相互接続線１８２とドレイン相互接続線１９２は金属又は他の材料で製造されてもよく、本出願ではそれを制限しない。
本出願の実施例は更に半導体デバイスの製造方法も提供している。図１１に示すように、以下のステップを含んでいる。
ステップＳ１０１では、半導体基板を提供している。
ステップＳ１０２では、半導体基板の一方側にソースと、ゲートとドレインを製造し、その中、ソースを製造するとき、ソースの位置する領域にソースオーミック金属を含まないスルーホール領域を形成する。
ステップＳ１０３では、おいておいたスルーホール領域でエッチング阻止層を製造する。
ステップＳ１０４では、ソースとエッチング阻止層の半導体基板から遠くはなれた一方側に連通金属を製造して、ソースとエッチング阻止層が連通金属を通じて接続するようにする。
ステップＳ１０５では、半導体基板のソースから遠くはなれた一方側から、エッチング阻止層の下方をエッチングして、半導体基板を貫通するスルーホールを形成する。
ソースとエッチング阻止層の半導体基板から遠く離れた同じ側に連通金属を製造することで、パッド金属を製造することもでき、ソースとエッチング阻止層が連通金属を通じて接続して、且つパッド金属にも接続し、デバイスを完成する。
ソースとゲートとドレインを製造するとき、先にソースとドレインを製造してから、ゲートを製造してもよい。半導体基板の一方側にフォトリソグラフィや、沈積又はエッチングなどのプロセスで先にソースとドレインを形成する。ソースを形成するとき、ソースの位置する領域をフォトレジスト等のシェルディング材料で被覆してもよく、フォトレジスト等のシェルディング材料で被覆された領域がスルーホール領域になる。ソースとドレインを形成した後、アニールでソースとドレインを半導体デバイスとオーミック接触を形成させてもよい。
更に、フォトレジスト等のシェルディング材料を剥離して、スルーホール領域を形成する。それに続いて、スルーホール領域にフォトリソグラフィや、沈積又はエッチングなどのプロセスでエッチング阻止層を形成することもできる。エッチング阻止層の面積はスルーホールの横断面面積より大きい。
その後、半導体基板のもう一方側からエッチングして、スルーホールを形成する。スルーホールのエッチング過程において、エッチング阻止層金属のエッチング選択比率を半導体基板のエッチング選択比率より大きいようにしてもよい。このようにして、スルーホールのエッチング過程におけるエッチング産物が少ないため、スルーホールのエッチングの進行の具合を把握することがより簡単になる。
以上をまとめて、本出願の実施例による半導体デバイスは、ソースの中にスルーホール領域を設置し、そしてスルーホール領域内にエッチング阻止層を設置することを通じて、ソースと対応するスルーホールをエッチングする時におけるスルーホール領域に対応するソース金属に対する損傷を抑えることができる。エッチングの過程において、より簡単にエッチングの進行の具合を判断することができ、スルーホールのエッチングプロセスの難度を低めることができる。同時に、スルーホールエッチングするときのエッチング選択比率を増大することによってエッチング過程におけるエッチング産物の量を控え、デバイスのリライアビリティーを高めるとこができる。
本発明の記述において、説明する必要があることは、特に明確に規定及び限定しない限り、「設ける」、「結合」、「接続」という用語は広義に理解すべきである。例えば、固定接続であることも可能し、着脱可能な接続であることも、或いは一体的な接続であることも可能である。また、機械的接続であることも可能し、電気的接続であることも可能である。さらに、直接的な結合であることも可能し、中間媒体を介した間接的な結合であることも可能し、２つの素子内部の連通であることも可能である。当業者であれば、具体的な状況に応じて上記用語の本発明での具体的な意味を理解することができる。
なお、類似の参照符号は、類似のアイテムを示しているため、そのアイテムがある図面で定義されると、それ以降の図面で当該アイテムをさらに定義して説明する必要がない。
また、本発明の記述において、説明する必要があることは、「上」、「下」、「内」、「外」等の用語で指示される方位又は位置関係は、図面に示す方位又は位置関係に基づく、或いは当該発明の商品の使用時の通常放置の方位又は位置関係に基づくものであり、単に本発明の記述を容易にし、簡略化させるためのものであり、所定の装置又は素子が必ず特定の方位を有し、特定の方位で構造し操作されることを指示又は暗示することではない。よって、本発明を制限するものであると理解してはいけない。また、本発明の説明において、「第一」、「第二」、「第三」、「第四」等の用語は、単に区別して説明するためのものであり、相対的重要性を意味又は示唆するものと理解されるべきではない。
上述したことは、本発明の好ましい実施例に過ぎず、本発明を限定するものではなく、当業者にとって、本発明は、種々の変形や変更が可能である。本発明の精神及び範囲内でなされたいかなる修正、均等な置換、改善などは、いずれも本発明の範囲内に含まれるべきである。
１００−半導体デバイス；１１０−半導体基板；１１１−基板チップ；１１２−エピタキシャル層；１２０−ソース；１３０−ドレイン；１４０−ゲート；１５０−エッチング阻止層；１６０−スルーホール；１７０−連通金属；１０−活性領域；２０−不活性領域；１８０−ゲートパッド；１８１−ゲート連通金属；１８２−ゲート相互接続線；１９０−ドレインパッド；１９１−ドレイン連通金属；１９２−ドレイン相互接続線；２１０−おいておいたスルーホール領域；２１１−開け口。

Claims (14)

  1. 半導体基板と、
    前記半導体基板の一方側に製造されたソースと、ゲートとドレインと、
    前記ソースの位置する領域においておいたスルーホール領域及び前記スルーホール領域に製造されたエッチング阻止層と、
    前記エッチング阻止層の下方に位置するとともに半導体基板を貫通したスルーホールと、を含んでおり、
    前記エッチング阻止層の面積は前記おいておいたスルーホール領域の面積より小さく、エッチング阻止層とソースの間にギャップが存在して、ソースとエッチング阻止層とが直接に接触しない
    ことを特徴とする半導体デバイス。
  2. 前記エッチング阻止層は前記おいておいたスルーホール領域を覆って、前記エッチング阻止層と前記ソースとを直接に接続して、連通させるようにする
    ことを特徴とする請求項１に記載の半導体デバイス。
  3. 前記エッチング阻止層の面積は、前記スルーホールの前記半導体基板のソース側に近接する一方側の横断面の面積より大きい
    ことを特徴とする請求項１に記載の半導体デバイス。
  4. 前記ソースの少なくとも一端が開くように、前記おいておいたスルーホール領域は、前記ゲートと平行な方向で前記ソースの少なくとも一端を貫通する
    ことを特徴とする請求項１ないし３のいずれかに記載の半導体デバイス。
  5. 前記おいておいたスルーホール領域は、前記ゲートと平行な方向で前記ソースを貫通し、前記ソースの両端が開くようにする
    ことを特徴とする請求項１ないし４のいずれかに記載の半導体デバイス。
  6. 前記おいておいたスルーホール領域は、前記ソースの内部に位置し、前記ソースが前記ゲートと平行な方向で開け口がないようにする
    ことを特徴とする請求項１ないし３のいずれかに記載の半導体デバイス。
  7. 前記半導体デバイスには、前記ソースの対応する領域で複数のスルーホール領域がおいておかれて、前記複数のスルーホール領域は、相互に接続しあい、かつゲートと平行な方向で当該ソースを貫通し、前記ソースの両端が開くようにする
    ことを特徴とする請求項１ないし４のいずれかに記載の半導体デバイス。
  8. 前記半導体デバイスには、前記ソースの対応する領域で複数のスルーホール領域がおいておかれて、前記複数のスルーホール領域は、ゲートと平行な方向に沿って、順番に並んでおり、且つ前記ゲートの両端に位置する二つのスルーホール領域がそれぞれ開け口を形成する
    ことを特徴とする請求項１ないし４のいずれかに記載の半導体デバイス。
  9. 前記エッチング阻止層の材料のエッチング選択比率は前記半導体基板のそれより大きい
    ことを特徴とする請求項１ないし８のいずれかに記載の半導体デバイス。
  10. 前記エッチング阻止層の材料は一種又は複数の金属の複合材料である
    ことを特徴とする請求項１ないし８のいずれかに記載の半導体デバイス。
  11. 半導体基板を提供することと、
    前記半導体基板の一方側にソースと、ゲートとドレインをつくり、前記ソースを製造するとき、前記ソースの位置する領域にソース金属を含めないスルーホール領域を置いておくことと、
    前記おいておいたスルーホール領域にエッチング阻止層を製造することと、
    前記半導体基板の前記ソースから遠い一方側から、前記エッチング阻止層の下方までエッチングして、前記半導体基板を貫通したスルーホールを形成することとを含んでおり、
    前記エッチング阻止層の面積は前記おいておいたスルーホール領域の面積より小さく、エッチング阻止層とソースの間にギャップが存在して、ソースとエッチング阻止層とが直接に接触しない
    半導体デバイスの製造方法。
  12. 前記ソースの位置する領域で前記スルーホール領域をおいておくステップは、前記半導体基板の一方側でおいておきたいスルーホール領域をシェルディング材料で覆って、当該側で材料を沈積してオーミック金属を形成するステップと、前記シェルディング材料を除去して、前記おいておいたスルーホール領域を形成するステップを含んでいる
    ことを特徴とする前記請求項１１に記載の製造方法。
  13. 前記ソースと前記エッチング阻止層の前記半導体基板から遠くはなれた一方側に連通金属を製造して、前記ソースと前記エッチング阻止層を連通金属を通じて接続させることを更に含んでいる
    ことを特徴とする前記請求項１１又は１２に記載の製造方法。
  14. 前記エッチング阻止層の材料にエッチング選択比率は前記半導体基板のそれより大きい
    ことを特徴とする前記請求項１１ないし１３のいずれかに記載の製造方法。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7215800B2 (ja) * 2019-02-19 2023-01-31 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法および半導体装置
WO2023039768A1 (zh) * 2021-09-15 2023-03-23 华为技术有限公司 半导体器件及其制备方法、功率放大电路、电子设备
WO2023159578A1 (zh) * 2022-02-28 2023-08-31 华为技术有限公司 半导体结构及其工作方法、功率放大电路、电子设备
KR102605408B1 (ko) * 2022-05-12 2023-11-23 주식회사 웨이브피아 반도체 장치

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7166867B2 (en) * 2003-12-05 2007-01-23 International Rectifier Corporation III-nitride device with improved layout geometry
US7119399B2 (en) * 2004-02-27 2006-10-10 Infineon Technologies Ag LDMOS transistor
US7339208B2 (en) * 2005-05-13 2008-03-04 Coldwatt, Inc. Semiconductor device having multiple lateral channels and method of forming the same
US7675090B2 (en) * 2005-05-13 2010-03-09 Flextronics International Usa, Inc. Semiconductor device having a contact on a buffer layer thereof and method of forming the same
US7285807B2 (en) * 2005-08-25 2007-10-23 Coldwatt, Inc. Semiconductor device having substrate-driven field-effect transistor and Schottky diode and method of forming the same
JP5091445B2 (ja) * 2006-09-15 2012-12-05 株式会社東芝 半導体装置およびその製造方法
US8003525B2 (en) * 2007-06-29 2011-08-23 Fujitsu Limited Semiconductor device and method of manufacturing the same
JP5298559B2 (ja) * 2007-06-29 2013-09-25 富士通株式会社 半導体装置及びその製造方法
JP5487749B2 (ja) * 2009-06-17 2014-05-07 富士通株式会社 半導体装置及びその製造方法
US9276097B2 (en) * 2012-03-30 2016-03-01 Infineon Technologies Austria Ag Gate overvoltage protection for compound semiconductor transistors
JP5970736B2 (ja) * 2012-04-27 2016-08-17 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
JP6064628B2 (ja) * 2013-01-29 2017-01-25 富士通株式会社 半導体装置
US9871107B2 (en) * 2015-05-22 2018-01-16 Nxp Usa, Inc. Device with a conductive feature formed over a cavity and method therefor
WO2017069461A1 (ko) * 2015-10-23 2017-04-27 (주)기가레인 고전자이동도 트랜지스터 및 그의 제조방법
US9589917B1 (en) * 2016-03-21 2017-03-07 Raytheon Company Microwave monolithic integrated circuit (MMIC) having integrated high power thermal dissipating load
CN106252310B (zh) * 2016-06-02 2020-05-05 苏州能讯高能半导体有限公司 半导体器件及其制造方法
US11114543B2 (en) * 2017-01-24 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Group III-V device structure
US10096550B2 (en) * 2017-02-21 2018-10-09 Raytheon Company Nitride structure having gold-free contact and methods for forming such structures
US10224285B2 (en) * 2017-02-21 2019-03-05 Raytheon Company Nitride structure having gold-free contact and methods for forming such structures
US20190097001A1 (en) * 2017-09-25 2019-03-28 Raytheon Company Electrode structure for field effect transistor
US10153273B1 (en) * 2017-12-05 2018-12-11 Northrop Grumman Systems Corporation Metal-semiconductor heterodimension field effect transistors (MESHFET) and high electron mobility transistor (HEMT) based device and method of making the same
US11177216B2 (en) * 2018-09-06 2021-11-16 Raytheon Company Nitride structures having low capacitance gate contacts integrated with copper damascene structures

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