KR102605408B1 - 반도체 장치 - Google Patents

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Abstract

본 발명은 반도체 장치에 관한 것이다. 본 발명의 일 실시예에 따른 반도체 장치는 반도체 기판, 반도체 기판의 하부에 배치되고 접지된 하부 금속층, 반도체 기판의 상부에 배치된 적어도 하나의 트랜지스터, 및 반도체 기판을 관통하고 하부 금속층과 연결된 적어도 하나의 제1 관통비아(via)를 포함하고, 트랜지스터는 반도체 기판 상에 배치된 게이트 전극, 소스 전극 및 드레인 전극을 포함하고, 적어도 하나의 제1 관통비아의 내부는 도전성 물질로 채워지고, 도전성 물질은 하부 금속층과 전기적으로 연결되고, 적어도 하나의 제1 관통비아는 트랜지스터에서 발생한 열을 반도체 기판 하부로 방출하는, 반도체 장치를 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 트랜지스터의 온도를 측정하는 것이 가능한, 반도체 장치에 관한 것이다.
최근 전기차, 자율주행차, 5G, 고해상도 레이더 등의 분야에서 반도체 PA(Power Amplifier) 기술이나 MMIC(Monolithic Microwave Integrated Circuit) 기술에 많은 관심이 쏠리고 있다.
특히, 데이터를 고출력으로 송수신하기 위해 여러 기술과 소재가 개발되고 있다. 예를 들어 GaN(Gallium Nitride)은 3.4eV의 넓은 에너지 갭으로 인하여 고전압에서 동작이 가능하고, 전류밀도와 전력밀도가 높고, 고속동작이 가능하여, 최근 고주파·고출력·고효율·소형 PA(Power Amplifier) 소자의 재료로서 GaN HEMT(High Electron Mobility Transistor) 소자의 사용이 급격히 증가하고 있다.
하지만 반도체 장치의 고주파·고출력·고효율·소형화가 진행될수록 트랜지스터에서 더욱 많은 열을 발생시키고, 이러한 현상은 반도체 장치의 성능과 수명을 저하시킨다. 때문에 반도체 장치의 열을 방출하기 위한 기술이 활발히 개발되었다.
하지만 종래의 반도체 장치는 방열판과 IC칩에 배치되는 온도측정회로 등으로 구성되어 방열기능과 온도측정기능이 서로 다른 구성에 의해 수행된다. 이러한 이유로 방열기능과 온도측정기능을 동시에 수행되는 종래의 반도체 장치는 부피가 커지거나 추가 공정이 필요하여 제조비용이 증가되는 문제점이 있다.
또한 종래의 반도체 장치는 방열기능과 온도측정기능이 유기적으로 동시에 수행되지 않아 측정된 발열원의 온도가 부정확한 문제점이 있다.
또한 종래의 반도체 장치의 온도측정 기술에는 측온센서가 주된 발열원인 채널영역과 멀리 떨어져 있어, 정확한 온도측정이 이루어지지 않는 문제점이 있다.
또한 종래의 반도체 장치의 온도측정 기술에는 측온센서가 공기 중에 노출되어 있어 반도체 장치의 작동에 의해 상승한 공기의 온도에 영향을 받는다. 때문에 측온센서가 트랜지스터의 최고 발열원에서의 온도를 정확히 감지를 못하는 문제점이 있다.
한편, 전술한 배경기술은 발명자가 본 발명의 도출을 위해 보유하고 있었거나, 본 발명의 도출 과정에서 습득한 기술 정보로서, 반드시 본 발명의 출원 전에 일반 공중에게 공개된 공지기술이라 할 수는 없다.
미국등록특허 제9,754,854 호 (2017.09.05)
본 발명이 해결하고자 하는 과제는 방열기능과 온도측정기능을 동시에 수행하는 구성이 반도체 장치에 배치되어, 반도체 장치의 부피가 감소되어 공간효율이 상승되고 반도체 제조 공정이 감소되어 제조비용이 절감되는 반도체 장치를 제공하는 것이다.
또한 본 발명이 해결하고자 하는 다른 과제는 반도체 장치의 방열기능과 온도측정기능이 유기적으로 수행되어, 트랜지스터의 주 발열원의 온도를 정확하게 측정하는 반도체 장치를 제공하는 것이다.
또한 본 발명이 해결하고자 하는 또 다른 과제는 반도체 장치에 배치된 측온센서가 채널영역과 근접하게 배치되어, 트랜지스터의 주 발열원의 온도를 정밀하게 측정하는 반도체 장치를 제공하는 것이다.
또한 본 발명이 해결하고자 하는 또 다른 과제는 측온센서가 반도체 장치 내부에 배치되어, 반도체 장치 외부의 공기의 온도에 영향을 받지 않고 발열원의 온도를 측정하는 반도체 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 반도체 기판의 하부에 배치되고 접지된 하부 금속층, 반도체 기판의 상부에 배치된 적어도 하나의 트랜지스터, 및 반도체 기판을 관통하고 하부 금속층과 연결된 적어도 하나의 제1 관통비아(via)를 포함하고, 트랜지스터는 반도체 기판 상에 배치된 게이트 전극, 소스 전극 및 드레인 전극을 포함하고, 적어도 하나의 제1 관통비아의 내부는 도전성 물질로 채워지고, 도전성 물질은 하부 금속층과 전기적으로 연결되고, 기 적어도 하나의 제1 관통비아는 트랜지스터에서 발생한 열을 반도체 기판 하부로 방출하는, 반도체 장치를 포함한다.
본 발명의 다른 특징에 따르면, 반도체 기판 및 트랜지스터 사이에 배치된 활성층을 더 포함하고, 활성층은 Ga 및 N를 포함하는 화합물로 이루어진, 반도체 장치를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 적어도 하나의 제1 관통비아는, 적어도 하나의 트랜지스터가 배치된 영역의 하부에서 반도체 기판을 관통하는, 반도체 장치를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 적어도 하나의 제1 관통비아는, 소스 전극이 배치된 영역, 및 소스 전극의 일단에서부터 소스 전극의 폭의 5배만큼 이격된 부분까지의 영역의 하부에서 반도체 기판을 관통하는, 반도체 장치를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 적어도 하나의 제1 관통비아는, 소스 전극의 하부에서 반도체 기판을 관통하는, 반도체 장치를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 활성층은, 트랜지스터가 동작함에 의해 활성층 내에서 생성되는 채널영역, 및 활성층 내에 배치되고 트랜지스터의 온도에 의해 전기적 성질이 변화하는 적어도 하나의 측온센서를 포함하는, 반도체 장치를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 측온센서의 하부에서 반도체 기판을 관통하고 하부 금속층과 연결된 적어도 하나의 제2 관통비아를 더 포함하는, 반도체 장치를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 반도체 장치는, 적어도 하나의 측온센서와 접촉된 적어도 하나의 금속층, 및 반도체 기판의 일단에 배치되고 금속층과 접촉된 적어도 하나의 패드를 포함하고, 패드는, 금속층을 통해 측온센서와 전기적으로 연결되고, 금속층을 통해 반도체 장치의 온도정보를 전달받고, 패드와 접촉된 반도체 장치 외부의 단자에 온도정보를 전달하는, 반도체 장치를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 금속층은 소스 전극과 접촉하고, 소스 전극은 금속층을 통해 패드 및 측온센서와 전기적으로 연결된, 반도체 장치를 포함할 수 있다.
본 발명의 과제 해결 수단 중 어느 하나에 의하면, 방열기능과 온도측정기능을 동시에 수행하는 구성이 반도체 장치에 배치되어, 반도체 장치의 부피가 감소되어 공간효율이 상승되고 반도체 제조 공정이 감소되어 제조비용이 절감될 수 있다.
본 발명의 과제 해결 수단 중 어느 하나에 의하면, 반도체 장치의 방열기능과 온도측정기능이 유기적으로 수행되어, 트랜지스터의 주 발열원의 온도가 정확하게 측정될 수 있다.
본 발명의 과제 해결 수단 중 어느 하나에 의하면, 반도체 장치에 배치된 측온센서가 채널영역과 근접하게 배치되어, 트랜지스터의 주 발열원의 온도가 정밀하게 측정될 수 있다.
본 발명의 과제 해결 수단 중 어느 하나에 의하면, 측온센서가 반도체 장치 내부에 배치되어, 반도체 장치 외부의 공기의 온도의 영향을 받지 않고 발열원의 온도가 측정될 수 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 평면도이다.
도 2는 도 1의 일점 쇄선 Ⅱ-Ⅱ'을 따라 자른 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 장치의 평면도이다.
도 4는 도 3의 일점 쇄선 Ⅳ-Ⅳ'을 따라 자른 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 장치의 평면도이다.
도 6은 도 5의 일점 쇄선 Ⅵ-Ⅵ'을 따라 자른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
별도로 명시하지 않는 한 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 당업자가 충분히 이해할 수 있듯이 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하 첨부된 도면을 참조하여, 본 발명을 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 평면도이고, 도 2는 도 1의 일점 쇄선 Ⅱ-Ⅱ'을 따라 자른 단면도이다.
먼저 도 1 및 도 2를 참조하면, 반도체 장치(100)는 하부 금속층(110), 반도체 기판(120), 적어도 하나의 트랜지스터(140), 및 적어도 하나의 제1 관통비아(160)를 포함한다.
도 1을 참조하면, 적어도 하나의 트랜지스터(140)는 반도체 기판(120)의 중심부에 배치되고, 게이트 전극(143)을 중심으로 게이트 전극(143)의 양측에 배치된 소스 전극(145) 및 드레인 전극(147)을 포함한다. 복수의 게이트 전극(143)들은 게이트 라인(144)에서 뻗어 나온다. 복수의 소스 전극(145)들과 복수의 드레인 전극(147)들은 데이터 라인(148)에서 뻗어 나온다. 게이트 라인(144)은 반도체 장치(100)의 중심부로부터 일측에 일렬로 배치되고, 데이터 라인(148)은 반도체 장치(100)의 중심부로부터 타측에 일렬로 배치된다. 게이트 라인(144)과 데이터 라인(148)은 서로 평행하게 배치될 수 있다.
적어도 하나의 제1 관통비아(160)는 각각 소스 전극(145)이 배치된 영역 내에 배치된다. 적어도 하나의 제2 관통비아(165)는 각각 측온센서(170)가 배치된 영역 내에 배치된다. 적어도 하나의 측온센서(170)는 각각 트랜지스터(140)에서 일정거리 이격되어 배치된다. 또한, 측온센서(170)는 제2 관통비아(165)가 배치된 영역을 덮도록 배치될 수 있다. 적어도 하나의 금속층(180)은 각각 측온센서(170)가 배치된 영역을 포함하도록 배치되고 패드(190)와 접촉된다. 적어도 하나의 패드(190)는 반도체 기판 외측에 배치된다.
도 2를 참조하면, 하부 금속층(110)이 반도체 기판(120)의 하부에 일렬로 배치되고, 반도체 기판(120)은 하부 금속층(110) 상에 배치되며, 활성층(130)은 반도체 기판(120) 상에 배치된다. 적어도 하나의 트랜지스터(140)는 활성층(130) 상에 배치되고 반도체 기판(120)의 양측에 배치된 패드(190)와 패드(190) 사이에 배치된다. 산화층(141)은 활성층(130)과 게이트 전극(143) 사이에 배치된다. 게이트 전극(143)은 산화층(141) 상에 배치된다. 소스 전극(145)과 드레인 전극(147)은 활성층(130) 상에 배치되고 산화층(141) 측면에 배치된다. 채널영역(150)은 활성층(130) 내부에 생성되고, 적어도 하나의 트랜지스터(140)의 하부에 생성된다.
제1 관통비아(160)는 소스 전극(145) 하부에서 하부 금속층(110)까지 배치되고, 반도체 기판(120)과 활성층(130)을 관통하는 수직구조로 배치된다. 제2 관통비아(165)는 측온센서(170) 하부에서 하부 금속층(110)까지 배치되고, 반도체 기판(120)을 관통하는 수직구조로 배치된다. 측온센서(170)는 반도체 장치(100)의 외측에서 활성층(130) 내부에 배치된다. 금속층(180)은 활성층(130) 상에 배치되고 측온센서(170)를 덮도록 배치된다. 패드(190)는 활성층(130) 상에 배치되고 반도체 장치(100)의 양단에 배치된다.
도 2를 참조하면, 하부 금속층(110)이 반도체 기판(120) 하부 일부 영역에 배치된다. 하부 금속층(110)은 금속이고, 금(Au)과 같이 전기전도도가 높은 물질로 이루어질 수 있다. 하부 금속층(110)은 접지되어 있고 반도체 장치(100)의 적어도 하나의 구성과 전기적으로 연결된다. 바람직하게 하부 금속층(110)은 소스 전극(145) 및 측온센서(170)와 전기적으로 연결될 수 있다.
도 1 및 2를 참조하면, 반도체 기판(120)은 하부 금속층(110)과 활성층(130) 사이에 배치된다. 반도체 기판(120)은 Si, SiC, Al2O3, GaAs, InP, InAs, InSb 등 다양한 소재로 이루어질 수 있다. 반도체 기판(120) 내부에 산화막 유전층이 추가로 배치될 수 있다. 또한 반도체 기판(120)은 산화·포토·식각·박막 등의 공정을 거쳐 생성될 수 있다.
도 2를 참조하면, 활성층(130)은 반도체 기판(120) 상에 배치된다. 또한, 활성층(130)의 내부에 측온센서(170)가 배치될 수 있고, 활성층(130)의 상에는 트랜지스터(140), 금속층(180) 및 패드(190)가 배치될 수 있다.
활성층(130)은 반도체 기판(120)과 트랜지스터(140)의 종류에 따라 다양한 소재로 이루어질 수 있다. 활성층(130)은 반도체 기판(120)에 3족 원소인 Ga 및 5족 원소인 N 등을 공급하는 에피택셜 성장(Epitaxial Growth) 등의 공정을 거쳐 생성될 수 있다. 이에, 활성층(130)의 소재는 3족 및 5족의 원소들을 포함하는 화합물일 수 있다. 예를 들어, 활성층(130)의 소재는 AlGaN, GaN또는 GaAs일 수 있다. 활성층(130)은 열전도성을 가지며, 채널영역(150)의 열을 측온센서(170)까지 전달할 수 있다.
도 1 및 도 2를 참조하면, 트랜지스터(140)는 활성층(130) 위에 배치되고 복수의 패드(190)들로 둘러쌓여 배치될 수 있다. 트랜지스터(140)는 산화층(141), 게이트 전극(143), 소스 전극(145), 드레인 전극(147)을 포함한다. 트랜지스터(140)의 배치 및 구조는 설명 편의를 위하여 MOSFET의 구조로 도시하고 설명하였을 뿐, 이에 제한되지 않으며 다양한 트랜지스터들의 배치 및 구조로 대체될 수 있다. 예를 들어 트랜지스터(140)는 반도체 기판(120) 상에서 일정한 영역 내에 배치될 수 있고, HEMT의 구조 또는 상부 전극과 하부 전극으로 구분되는 구조일 수 있다. 트랜지스터(140)는 전류나 전압흐름을 조절하여 신호를 증폭하거나 전류의 스위치 기능을 수행할 수 있다.
또한, 트랜지스터 어레이는 복수의 트랜지스터(140)들이 일정한 간격이나 규칙을 갖고 반도체 장치(100) 내에 배치된 것을 의미한다. 구체적으로, 게이트 라인(144)에서 뻗어 나온 복수의 게이트 전극(143)들과, 데이터 라인(148)에서 뻗어 나온 복수의 소스 전극(145)들 및 복수의 드레인 전극(147)들이 서로를 사이에 두고 평행하게 배치되어, 복수의 트랜지스터(140)들이 일정한 간격을 두고 인접하게 배치됨으로써 트랜지스터 어레이가 생성될 수 있다. 도 1 및 도 2에서는 3~4개의 트랜지스터(140)들이 반도체 장치(100)의 중심부에 배치되어 트랜지스터 어레이가 형성된다.
게이트 라인(144)과 데이터 라인(148)은 복수의 트랜지스터(140)들을 효율적으로 형성하기 위한 수단에 불과하므로, 목표하는 반도체 장치의 성질과 구성에 따라 자유롭게 배치될 수 있다.
복수의 트랜지스터(140)들은 각각 동일한 전기적 특성을 갖도록 설계될 수 있고, 복수의 트랜지스터(140)들의 개수와 각 전극의 폭 및 길이를 임의로 설계할 수 있다. 예를 들어 제1 관통비아(160)를 소스 전극(145) 하부에 배치하는 구성의 경우, 제1 관통비아(160)의 상부에 채널영역(150)이 접하게 하기 위하여 소스 전극(145)의 폭을 넓힐 수 있다.
또한, 복수의 트랜지스터(140)들 중 어느 하나의 트랜지스터(140)의 소스 전극과 드레인 전극 사이에 흐르는 전류가 나머지 트랜지스터(140)들 각각의 소스 전극과 드레인 전극 사이에 흐르는 전류보다 작을 경우, 상기 어느 하나의 트랜지스터(140)의 전극의 폭과 길이를 축소 혹은 증가시켜 배치할 수 있다.
도2를 참조하면, 산화층(141)은 활성층(130) 상에 배치되고, 게이트 전극(143) 하부 및 소스 전극(145) 및 드레인 전극(147) 사이에 배치된다. 반도체 기판(120)이 산화공정을 거치며 형성되며, 산화물로 이루어질 수 있다. 바람직하게, 산화층(141)은 SiO2로 이루어질 수 있다. 산화층(141)은 게이트 전극(143)과 채널영역(150) 사이에 전류가 흐르지 않게 하는 게이트 절연체로 기능한다. 다만, 반도체 장치(100)의 형성 공정에 따라 산화층(141)의 수평·수직 등 배치형태와 절연·유전 등 수행기능이 다양하므로, 본 실시예의 배치나 기능에 한정되지 않는다.
도2를 참조하면, 게이트 전극(143)은 산화층(141) 상에 증착되어 배치된 다결정 실리콘일 수 있다. 게이트 전극(143)은 활성층(130)과 게이트 전극(143) 사이에 배치된 산화층(141)에 의해 절연될 수 있다. 게이트 전극(143)에 전압이 인가되면 게이트 전극(143)은 채널영역(150)의 전기전도도를 조절할 수 있다.
도2를 참조하면, 소스 전극(145) 및 드레인 전극(147)은 활성층(130) 상에 배치된다. 소스 전극(145) 및 드레인 전극(147)은 활성층(130) 상에서 게이트 전극(143)을 중심에 두고 게이트 전극(143)으로부터 서로 이격되어 배치된다.
소스 전극(145) 및 드레인 전극(147)은 동일한 물질로 구성될 수 있다. 구체적으로, 소스 전극(145) 및 드레인 전극(147)은 금속으로 구성될 수 있다. 이에, 소스 전극(145) 및 드레인 전극(147)은 반도체인 활성층(130)과 오믹(ohmic) 컨택할 수 있다. 또한 소스 전극(145)과 드레인 전극(147)은 대칭적인 소자로서 각각의 위치가 바뀌어도 트랜지스터(140)가 정상적으로 동작할 수 있다.
소스 전극(145)과 드레인 전극(147)간에 전압을 인가하면 드레인 전류가 흐르고, 게이트 전극(143)과 소스 전극(145)간에 인가된 전압에 의해 드레인 전류를 제어할 수 있다. 상술한 경우, 드레인 전극(147)에 인가되는 전압과 전류는 선형관계가 형성될 수 있는데, 이때 소스 전극(145)과 드레인 전극(147)은 가변 저항처럼 동작 할 수 있다. 소스 전극(145)은 채널영역(150)에 전하 캐리어를 공급하는 역할을 하며, 드레인 전극(147)은 상기 전하 캐리어를 흡수하는 역할을 한다.
채널영역(150)이란 트랜지스터(140)에서 전자 또는 홀과 같은 캐리어(carrier)가 이동할 수 있는 영역을 의미한다. 도 1 및 도2를 참조하면, 채널영역(150)은 트랜지스터(140)의 하부 영역에 생성된다. 구체적으로, 소스 전극(145) 하부의 활성층(130)과 드레인 전극(147) 하부의 활성층(130) 사이에 생성된다.
채널영역(150)은 게이트 전극(143)에 전압이 인가되어 형성된 전기장에 의해 생성된다. 구체적으로, 채널영역(150)은 게이트 전극(143)에 문턱전압보다 높은 전압이 인가되고 드레인 전극(147)에 전압이 안가될 때 활성층(130)의 일부 영역에 전자나 홀이 이동하면서 생성될 수 있다. 이후, 게이트 전극(143)에 인가되는 전압이 증가할수록 채널영역(150)의 캐리어 농도가 증가하여 전기전도도가 증가될 수 있다. 채널영역(150)은 전도성 및 일정한 저항을 갖는다.
일반적으로 게이트 전극(143)에 전압을 인가하거나 전압을 끊을 때 발생하는 전위의 변화가 트랜지스터(140)에서 열에너지를 가장 많이 생성하므로, 채널영역(150) 중 게이트 전극(143)과 가까운 영역은 반도체 장치(100)에서 가장 온도가 높은 부분일 수 있다.
도 1 및 도 2를 참조하면, 복수의 제1 관통비아(160)들은 각각 트랜지스터(140)가 배치된 영역의 하부에서 하부 금속층(110)까지 배치되고, 반도체 기판(120) 및 활성층(130)을 관통하는 수직구조로 배치될 수 있다. 이러한 구조는 실리콘 관통 전극(Through Silicon Via;TSV)로 이해될 수 있다. 바람직하게는 소스 전극(145)이 배치된 영역 및 소스 전극(145)의 일단에서부터 소스 전극(145)의 폭의 5배만큼 이격된 부분까지의 영역의 하부에서 반도체 기판(120) 및 활성층(130)을 관통하여 하부 금속층(110)까지 배치될 수 있다.
트랜지스터(140)가 동작하기 위해서는 트랜지스터(140)의 구성 중 하나는 접지가 되어야 하므로, 더 바람직하게는 제1 관통비아(160)는 소스 전극(145)의 하부에서 반도체 기판(120) 및 활성층(130)을 관통할 수 있다. 이때, 소스 전극(145)의 하부에서 반도체 기판(120) 및 활성층(130)을 관통하는 제1 관통비아(160)는 ISV(Inside Source Via)로 이해될 수 있다.
제1 관통비아(160)의 내부는 도전성 물질로 채워지고, 상기 도전성 물질은 하부 금속층(110)과 전기적으로 연결된다. 여기서, 도전성 물질은 금(Au) 및 구리(Cu)와 같이 높은 전기전도도를 갖는 물질일 수 있다. 또한 제1 관통비아(160)는 복수의 반도체 장치(100)들이 적층된 구조의 반도체 칩에서 반도체 장치(100)의 소자들이 다른 반도체 장치의 소자들과 전기적으로 연결되게 할 수 있다. 구체적으로, 제1 관통비아(160)는 제1 관통비아(160) 내부를 채운 도전성 물질과 접촉하는 하부 금속층(110)과 트랜지스터(140)의 소스 전극(145)을 전기적으로 연결시키므로 소스 전극(145)을 접지상태로 할 수 있다. 이러한 연결 방식은, 적층 구조의 반도체 칩에서 와이어가 반도체 장치(100) 외부까지 빠져나와야 하는 와이어 본딩(wire bonding) 방식에 비해 공간소모 및 공정비용을 줄일 수 있고, 신호 전달속도와 소비전력을 개선시킬 수 있다.
또한 제1 관통비아(160)는 소스 전극(145) 및 채널영역(150)과 접촉되어 있고 열전도성 물질로 채워지므로, 트랜지스터(140)의 작동에 의해 발생한 열을 반도체 기판(120) 하부로 방출할 수 있다.
한편, 제1 관통비아(160)는 각 소스 전극(145)마다 두개씩 배치되고 수직 구조로 배치되지만 이는 설명의 편의를 위한 것으로, 제1 관통비아(160)의 배치 위치, 개수 및 배치 구조는 반도체 장치(100)의 크기, 트랜지스터(140)와 그 전극들의 배치, 반도체 장치(100)와 트랜지스터(140)의 발열 정도를 고려하여 다양하게 정해질 수 있다.
도 1 및 도 2를 참조하면, 복수의 제2 관통비아(165)들은 각각 측온센서(170) 하부에서 하부 금속층(110)까지 배치되고, 반도체 기판(120)을 관통하는 수직구조로 배치된다.
제2 관통비아(165)의 내부는 도전성 물질로 채워지고, 상기 도전성 물질은 하부 금속층(110)과 전기적으로 연결된다. 여기서, 도전성 물질은 제1 관통비아(160) 내부에 채워진 물질과 동일한 물질일 수 있다. 즉, 제2 관통비아(165) 내부의 도전성 물질은 금(Au) 및 구리(Cu)와 같이 높은 전기전도도를 갖는 물질일 수 있다. 또한 제2 관통비아(165)는 제2 관통비아(165) 내부를 채운 도전성 물질과 접촉하는 하부 금속층(110)과 측온센서(170)를 전기적으로 연결시킨다. 나아가, 제2 관통비아(165)는 측온센서(170)에 접촉한 금속층(180) 및 패드(190)와도 전기적으로 연결될 수 있다. 이에, 제2 관통비아(165)는 측온센서(170)와 하부 금속층(110)을 전기적으로 연결하여 측온센서(170)를 접지상태로 할 수 있다. 반도체 장치(100) 외부에서 측온센서(170)의 전압 또는 전류를 측정하기 위해서는 측정용 단자가 측온센서(170)에 전압 또는 전류를 인가해야 한다. 그런데 측온센서(170)가 접지상태라면, 측정용 단자가 패드(190)에 접촉하는 측정용 단자 하나만 필요하므로, 반도체 장치(100)에서 주 발열원의 온도를 측정하는데 필요한 비용이나 구성이 감소할 수 있다.
제2 관통비아(165)와 제1 관통비아(160)는 배치 위치와 연결관계를 제외하면 유사하므로, 동시에 같은 공정에서 형성될 수 있다. 즉, 제2 관통비아(165)는 제1 관통비아(160)와 실질적으로 동일한 물질로 구성될 수 있으며, 동일한 공정을 통해서 형성될 수 있다. 이를 통해, 반도체 장치(100)의 제조공정이 신속해지고 제조비용이 감소할 수 있다.
도 1 및 도 2를 참조하면, 측온센서(170)는 활성층(130) 내에 배치되고, 트랜지스터(140)가 배치된 영역과 패드(190)가 배치된 영역 사이에 배치된다. 또한 측온센서(170)의 하부는 제2 관통비아(165)와 접촉하고 측온센서(170)의 상부는 금속층(180)과 접촉한다. 측온센서(170)는 반도체 장치(100) 외부의 공기와 금속층(180)으로 인해 단절될 수 있다. 이에, 측온센서(170)는 반도체 장치(100) 외부의 온도 변화를 감지하지 않고, 반도체 장치(100) 내부의 온도 변화를 감지할 수 있다. 구체적으로, 측온센서(170)는 활성층(130)을 통해 전달되는 열을 감지하여 반도체 장치(100) 내부의 온도 변화를 감지할 수 있다. 보다 구체적으로, 트랜지스터(140)에서 발생하는 열이 활성층(130)을 통해 전달되고, 측온센서(170)는 활성층(130)을 통해 전달된 열을 감지하여 반도체 장치(100) 내부의 주 발열원인 트랜지스터(140)에서의 발열 정도를 감지하고 온도 변화를 측정할 수 있도록 한다.
또한, 측온센서(170)는 트랜지스터(140)에서 발생한 열을 제1 관통비아(160), 하부 금속층(110), 및 제2 관통비아(165)를 통해 추가적으로 전달받을 수 있다. 이로 인해, 측온센서(170)는 트랜지스터(140)에서의 발열로 인한 제2 관통비아(165)를 채운 물질의 전기전도도 및 열전도도의 변화 정도를 통해 보다 자세하게 온도 변화가 측정될 수 있다.
측온센서(170)가 트랜지스터(140)으로부터 일정 간격 이상 이격되어야 반도체 장치(100)가 제조되기 편하고 측온센서(170)가 반도체 장치(100)의 RF특성을 저해하지 않는다. 그리고, 측온센서(170)가 트랜지스터(140)와 어느정도 밀접해야 트랜지스터(140)의 주 발열원의 온도를 정확하게 측정할 수 있다.
따라서, 측온센서(170)는 소스 전극(145) 폭의 0.5배 내지 5배만큼 소스 전극(145)으로부터 이격되어 배치될 수 있다. 바람직하게는 측온센서(170)는 소스 전극(145) 폭의 0.9배 내지 1.1배만큼 소스 전극(145)으로부터 이격되어 배치될 수 있다. 더욱 바람직하게는 측온센서(170)는 소스 전극(145) 폭만큼 소스 전극(145)으로부터 이격되어 배치될 수 있다.
측온센서(170)는 활성층(130)이 형성되는 공정에서 활성층(130) 내부에 삽입되도록 형성되므로 측온센서(170)를 반도체 장치(100)에 배치하기 위해 필요한 추가 공정이 적다. 따라서 반도체 장치(100) 내부의 온도를 측정하기 위한 온도 센서를 포함하는 반도체 장치(100)를 제작하는 제조 공정의 소요시간이나 제조비용이 절감될 수 있다.
측온센서(170)는 온도에 따라 전기적 성질이 변하는 소재로 구성될 수 있다. 측온센서(170)는 접합부의 온도에 따라 출력 전압이 변화하는 p-n접합 다이오드일 수 있고, 반도체 장치에서 주요 발열원인 트랜지스터(140)가 아닌 또 다른 트랜지스터일 수 있다. 바람직하게는 측온센서(170)는 온도에 따라 저항값이 변하는 열가변 저항 이거나 열가변 커패시터일 수 있다. 이러한 경우, 측온센서(170)는 다이오드나 트랜지스터에 비해, 적은 공정 및 비용으로 활성층(130) 내부에 배치될 수 있고, 차지하는 공간도 좁을 수 있다.
열가변 저항으로 구성된 측온센서(170)는 다양한 소재로 구성될 수 있다. 측온센서(170)는 박막 저항(Thin Film Resistor; TFR)일 수 있고, NiCr 또는 TaN으로 구성될 수 있다. 바람직하게는 측온센서(170)는 메사 저항(Mesa Resistor)일 수 있다. 일반적으로 메사 저항은 저항온도계수(Temperature Coefficient of Resistivity; TCR)가 높으므로 메사 저항으로 구성된 측온센서(170)는 트랜지스터(140)의 온도 변화를 정확하고 빠르게 측정할 수 있다.
도 1 및 도 2를 참조하면, 금속층(180)은 활성층(130) 상의 일부 영역에 배치된다. 정확하게는 금속층(180)은 측온센서(170) 상부 영역에 배치되며, 패드(190)와 접촉하도록 배치된다. 금속층(180)은 측온센서(170)의 일부 또는 전부를 덮도록 배치될 수 있다. 금속층(180)은 반도체 장치(100)의 오염을 방지하기 위해 증착된 배리어 메탈(Barrier Metal)의 일부일 수 있다. 금속층(180)은 측온센서(170)와 패드(190)를 전기적으로 연결 및 접촉시킨다.
또한, 금속층(180)의 열전도도가 활성층(130)의 열전도도보다 매우 낮도록 구성되고 측온센서(170)를 덮도록 금속층(180)이 배치될 수 있다. 이러한 구성 및 배치에 의하면, 측온센서(170)는 반도체 장치(100)의 외부 공기와 금속층(180)에 의해 단절되고, 측온센서(170)의 전기적 성질 변화는 트랜지스터(140)의 동작에 의해 가열된 외부 공기의 온도보다 채널영역(150)의 발열원의 온도 변화에 더욱 의존할 수 있다. 이에, 측온센서(170)는 트랜지스터(140)의 최고 발열원에서의 온도를 정확하고 정밀하게 측정할 수 있다.
패드(190)란 반도체 장치(100) 외부의 측정용 단자가 반도체 장치(100)와 전기적으로 연결되는 부분을 의미한다. 도 1을 참조하면, 패드(190)는 반도체 장치(100)의 일단에 트랜지스터(140)를 둘러쌓으며 배치된다. 또한 패드는 활성층(130) 상에 배치된다. 패드(190)는 금속으로 이루어질 수 있고, 반도체 장치(100)의 온도 및 RF 특성 등에 대한 정보를 반도체 장치(100)의 외부로 송신한다. 또한 반도체 장치(100)의 외부에서 공급되는 다양한 전기 신호 등을 수신하여 반도체 장치(100)에 공급할 수 있다.
패드(190)는 금속층(180)을 통해 측온센서(170)와 전기적으로 연결되어 있어, 반도체 장치(100)의 온도정보를 금속층(180)으로부터 수신할 수 있다. 여기서, 반도체 장치(100)의 온도정보는 반도체 장치(100)에서 발생하는 열에 따라 변하는 측온센서(170)의 전기적 특성을 의미한다. 예를 들어, 반도체 장치(100)의 온도정보는 트랜지스터(140)에서 발생하는 열로 인해 변하는 측온센서(170)의 저항이나 커패시턴스(capacitance)일 수 있다.
이에, 반도체 장치(100) 외부의 측정용 단자는 패드(190)와 접촉하여 측온센서(170)에 전류를 인가하여 측온센서(170)의 전압을 측정하거나 측온센서(170)의 저항을 측정함으로써, 측온센서(170)의 저항이나 커패시턴스의 변화를 통해 반도체 장치(100)의 온도정보를 전기적 신호로 전달받을 수 있다. 따라서 측온센서(170)가 제2 관통비아(165)를 통해 하부 금속층(110)과 연결될 경우, 하부 금속층(110)은 접지되어 있어 접지전극과 연결된 측정용 단자가 불필요하므로, 패드(190)에 연결된 측정용 단자 하나만 이용하여 반도체 장치(100)의 온도정보가 반도체 장치(100)의 외부로 전달될 수 있다.
패드(190)의 배치, 개수 또는 모양은 도 1 및 도 2에서의 배치에 한정되지 않으며, 측정용 단자와 접촉하는 위치, 측온센서(170)와의 간격 및 연결관계를 고려하여 배치될 수 있다. 패드(190)와 측온센서(170)와의 배치가 밀접할수록 채널영역(150)의 열이 측온센서(170)로 손실없이 전달되어, 측온센서(170)는 주 발열원인 채널영역(150)의 온도를 정확하고 정밀하게 측정할 수 있다.
상술한 실시예에 따르면, 내부가 열전도도를 가진 물질로 채워진 제1 관통비아(160)가 트랜지스터(140)가 배치된 영역의 하부에서 반도체 기판(120) 및 활성층(130)을 관통하여 하부 금속층(110)까지 배치되므로, 반도체 장치(100)는 트랜지스터(140)에서 발생한 열을 반도체 기판(120) 하부로 방출할 수 있다.
상술한 실시예에 따르면, 제1 관통비아(160)는 트랜지스터(140)의 작동에 의해 발생한 열을 반도체 기판(120) 하부로 방출할 수 있고, 제2 관통비아(165)는 측온센서(170)와 하부 금속층(110)을 연결하여 온도측정 비용을 절감시키며, 제1 관통비아(160)와 제2 관통비아(165)는 동시에 같은 공정에서 형성될 수 있으므로, 반도체 장치(100)는 방열기능과 측온기능에 필요한 구성들을 포함함에도 불구하고 신속하고 비용이 적게 제조될 수 있다.
상술한 실시예에 따르면, 측온센서(170)는 트랜지스터(140)와 적절한 간격만큼 이격되어, 반도체 장치(100)가 제조되기 수월하고 측온센서(170)가 반도체 장치(100)의 RF특성을 저해하지 않으며, 트랜지스터(140)의 주 발열원의 온도를 열전도성을 가지는 활성층(130) 및 제2 관통비아(165)를 통해 정확하게 측정할 수 있다.
상술한 실시예에 따르면, 측온센서(170)는 활성층(130)이 형성되는 공정에서 활성층(130) 내부에 삽입되도록 형성되므로 측온센서(170)를 반도체 장치(100)에 배치하기 위해 필요한 추가 공정이 적다. 따라서 제조 공정의 소요시간이나 제조비용이 절감될 수 있다.
상술한 실시예에 따르면, 측온센서(170)는 반도체 장치(100)의 외부 공기와 금속층(180)에 의해 단절되고, 측온센서(170)의 전기적 성질 변화는 채널영역(150)의 발열원의 온도 변화에 더욱 의존하므로, 측온센서(170)는 트랜지스터(140)의 동작에 의해 가열된 반도체 장치(100) 외부 공기의 온도 변화에 영향을 받지 않고 트랜지스터(140)의 최고 발열원에서의 온도를 정확하고 정밀하게 측정할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 장치의 평면도이고, 도 4는 도 3의 일점 쇄선 Ⅳ-Ⅳ'을 따라 자른 단면도이다. 본 실시예의 일부 구성이 앞서 설명한 다른 실시예의 일부 구성과 중복된다면, 그 구성에 대한 중복설명은 생략한다.
도 3 및 도 4를 참조하면, 반도체 장치(300)는 하부 금속층(310), 반도체 기판(320), 적어도 하나의 트랜지스터(340), 및 적어도 하나의 제1 관통비아(360)를 포함한다.
도 3 및 도 4를 참조하면, 제1 게이트 관통비아(360a)는 게이트 전극(343)의 하부에서 반도체 기판(320) 및 활성층(330)을 수직 관통하며, 제1 드레인 관통비아(360b)는 드레인 전극(347)의 하부에서 반도체 기판(320) 및 활성층(330)을 수직 관통한다. 이렇게 트랜지스터(340)가 배치된 영역 중 소스 전극(345)이 아닌 다른 영역의 하부에서 반도체 기판(320) 및 활성층(330)을 관통하는 제1 관통비아(360)는 OSV(Outside Source Via)로 이해될 수 있다.
상술한 실시예에 따르면 게이트 전극(343)이나 드레인 전극(345)을 접지하면서 방열기능과 측온기능을 갖춘 반도체 장치(300)를 제조할 수 있다.
상술한 실시예에 따르면 일반적으로 게이트 전극(343)과 가까운 채널영역(350)이 반도체 장치(300)에서 온도가 가장 높은 영역이므로, 게이트 전극(343) 하부에서 반도체 기판(320) 및 활성층(330)을 관통하는 제1 게이트 관통비아(360a)는 게이트 전극(343)의 열을 하부로 빠르게 방출시킬 수 있고 동시에 반도체 장치(300)의 최고 온도를 보다 정밀하게 측정할 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 장치의 평면도이고, 도 6은 도 5의 일점 쇄선 Ⅵ-Ⅵ'을 따라 자른 단면도이다. 본 실시예의 일부 구성이 앞서 설명한 다른 실시예의 일부 구성과 중복된다면, 그 구성에 대한 중복설명은 생략한다.
도 5 및 도 6을 참조하면, 반도체 장치(500)는 하부 금속층(510), 반도체 기판(520), 적어도 하나의 트랜지스터(540), 및 적어도 하나의 제1 관통비아(560)를 포함한다.
도 5 및 도 6을 참조하면, 금속층(580)은 활성층(530) 상의 일부 영역에 배치된다. 구체적으로, 금속층(580)은 측온센서(570)가 배치된 영역의 상부에 배치된다. 바람직하게 금속층(580)은 측온센서(570) 상부를 완전히 덮도록 배치될 수 있다.
또한, 금속층(580)은 측온센서(570)와 패드(590)를 접촉시킬 뿐만 아니라 소스 전극(545)과 측온센서(570)를 접촉시킨다. 이에, 금속층(580)을 통해 소스 전극(545), 측온센서(570), 및 패드(590)가 전기적 및 열적으로 연결될 수 있다. 따라서 측온센서(570)는 트랜지스터(540)에서 발생하여 활성층(530)을 통해 전달되는 열을 감지할 수 있고, 동시에 제1 관통비아(560), 금속층(580) 및 제2 관통비아(565)를 통해서도 트랜지스터(540)에서 발생한 열을 감지할 수 있다. 이에, 본 발명의 일 실시예에 따른 반도체 장치(500)는 측온센서(570)를 통해 보다 빠르고 정확하게 트랜지스터(540)에서 발생한 열을 감지하고 측정할 수 있다.
나아가, 측온센서(570)는 소스 전극(545)과 연결된 제1 관통비아(560), 금속층(580) 및 제2 관통비아(565)를 통해서, 채널영역(550) 뿐만 아니라 소스 전극(545)에서 발생한 온도정보도 전달받을 수 있다.
상술한 실시예에 따르면, 측온센서(570)는 채널영역(550) 뿐만 아니라 소스 전극(545)의 전압, 저항 및 커패시턴스 등의 온도정보도 전달받을 수 있으므로, 트랜지스터(540)의 온도를 보다 빠르고 정확하게 측정할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100, 300, 500 반도체 장치
110, 310, 510 하부 금속층
120. 320. 520 반도체 기판
130, 330, 530 활성층
140, 340, 540 트랜지스터
141, 341, 541 산화층
143, 343, 543 게이트 전극
144, 344, 544 게이트 라인
145, 345, 545 소스 전극
147, 347, 547 드레인 전극
148, 348, 548 데이터 라인
150, 350, 550 채널영역
160, 360, 560 제1 관통비아
165, 365, 565 제2 관통비아
170, 370, 570 측온센서
180, 380, 580 금속층
190, 390, 590 패드
360a 제1 게이트 관통비아
360b 제1 드레인 관통비아

Claims (9)

  1. 반도체 장치에 있어서,
    반도체 기판;
    상기 반도체 기판의 하부에 배치되고 접지된 하부 금속층;
    상기 반도체 기판의 상부에 배치된 적어도 하나의 트랜지스터;
    상기 반도체 기판을 관통하고 상기 하부 금속층과 연결된 적어도 하나의 제1 관통비아(via);
    상기 반도체 기판 및 상기 트랜지스터 사이에 배치된 활성층;
    적어도 하나의 측온센서와 접촉된 적어도 하나의 금속층; 및
    상기 반도체 기판의 일단에 배치되고 상기 금속층과 접촉된 적어도 하나의 패드를 포함하고,
    상기 트랜지스터는 상기 반도체 기판 상에 배치된 게이트 전극, 소스 전극 및 드레인 전극을 포함하고,
    상기 적어도 하나의 제1 관통비아의 내부는 도전성 물질로 채워지고,
    상기 도전성 물질은 상기 하부 금속층과 전기적으로 연결되고,
    상기 적어도 하나의 제1 관통비아는 상기 트랜지스터에서 발생한 열을 상기 반도체 기판 하부로 방출하고,
    상기 활성층은, 상기 활성층 내에 배치되고 상기 트랜지스터의 온도에 의해 전기적 성질이 변화하는 상기 적어도 하나의 측온센서를 포함하고,
    상기 패드는,
    상기 금속층을 통해 상기 측온센서와 전기적으로 연결되고,
    상기 금속층을 통해 상기 반도체 장치의 온도정보를 전달받고,
    상기 패드와 접촉된 상기 반도체 장치 외부의 단자에 상기 온도정보를 전달하는,
    반도체 장치.
  2. 제 1항에 있어서,
    상기 활성층은 Ga 및 N를 포함하는 화합물로 이루어진,
    반도체 장치.
  3. 제 2항에 있어서,
    상기 적어도 하나의 제1 관통비아는,
    상기 적어도 하나의 트랜지스터가 배치된 영역의 하부에서 상기 반도체 기판을 관통하는,
    반도체 장치.
  4. 제 3항에 있어서,
    상기 적어도 하나의 제1 관통비아는,
    상기 소스 전극이 배치된 영역 및 상기 소스 전극의 일단에서부터 상기 소스 전극의 폭의 5배만큼 이격된 부분까지의 영역의 하부에서 상기 반도체 기판을 관통하는,
    반도체 장치.
  5. 제 4항에 있어서,
    상기 적어도 하나의 제1 관통비아는,
    상기 소스 전극의 하부에서 상기 반도체 기판을 관통하는,
    반도체 장치.
  6. 제 1항에 있어서,
    상기 활성층은,
    상기 트랜지스터가 동작함에 의해 상기 활성층 내에서 생성되는 채널영역을 더 포함하는,
    반도체 장치.
  7. 제 1항에 있어서,
    상기 측온센서의 하부에서 상기 반도체 기판을 관통하고 상기 하부 금속층과 연결된 적어도 하나의 제2 관통비아를 더 포함하는,
    반도체 장치.
  8. 삭제
  9. 제 1항에 있어서,
    상기 금속층은 상기 소스 전극과 접촉하고,
    상기 소스 전극은 상기 금속층을 통해 상기 패드 및 상기 측온센서와 전기적으로 연결된,
    반도체 장치.
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