JP2008205000A - 化合物半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】
GaN系半導体をエピタキシャル成長できる基板を準備する。基板上方にGaN系半導体積層をエピタキシャル成長させる。基板上方から基板途中まで達するビアホールを完成する。ビアホールにビア配線を形成する。基板の裏面から基板を研磨してビア配線を頭出しする。研磨した基板の裏面をメタライズする。
【選択図】図1
Description
・コスト面で有利となる。
・高周波特性が良好な半導体装置を提供できる。
図2A〜図2Lの概略断面図を参照して、第1の実施例によるGaN系電子デバイスの製造方法について説明する。
図3A〜図3Fの概略断面図を参照して、第2の実施例によるGaN系電子デバイスの製造方法について説明する。
図4A〜図4Eの概略断面図を参照して、第3の実施例によるGaN系電子デバイスの製造方法について説明する。
図5A〜図5Fの概略断面図を参照して、第4の実施例によるGaN系電子デバイスの製造方法について説明する。
2 GaN層
2b GaNバッファ層
2t GaN電子輸送層
3 n型AlGaN層
4d ドレイン電極
4g ゲート電極
4s ソース電極
5 ビアホール
5l ビア配線
5s スルーホール
5t 仮ビアホール
6 裏面メタル層
7 絶縁材料
7f 絶縁材料充填パターン
7m 絶縁材料マスク
7r、8、10r レジストパターン
9、9b SiN膜
10 メタルマスク
10s シードメタル
Claims (5)
- (a)GaN系半導体をエピタキシャル成長できる基板を準備する工程と、
(b)前記基板上方にGaN系半導体積層をエピタキシャル成長させる工程と、
(c)前記基板上方から該基板途中まで達するビアホールを完成する工程と、
(d)前記ビアホールにビア配線を形成する工程と、
(e)前記基板の裏面から該基板を研磨して前記ビア配線を頭出しする工程と、
(f)研磨した前記基板の裏面をメタライズする工程と
を含む化合物半導体装置の製造方法。 - 前記工程(b)の前に、
(x−1)前記基板上方から前記基板途中まで達する仮ビアホールを形成する工程と、
(x−2)前記仮ビアホールおよびその周辺を覆うもしくは塞ぐ絶縁材料パターンを形成する工程と
を含み、
前記工程(c)は、
(c−1)前記GaN系半導体積層を形成した前記基板上方から、前記仮ビアホールおよび前記絶縁材料パターンに通じる穴を形成する工程と、
(c−2)前記絶縁材料パターンを除去する工程と
を含む請求項1記載の化合物半導体装置の製造方法。 - 前記工程(b)の前に、
(y−1)前記基板上方から前記基板途中まで達する仮ビアホールを形成する工程
を含み、
前記工程(c)の前に、
(y−2)前記仮ビアホールを塗布形絶縁材料で埋めた後、該塗布形絶縁材料の該仮ビアホールおよびその周辺以外の部分を除去して塗布形絶縁材パターンを形成する工程と、
(y−3)前記GaN系半導体積層の上に、デバイス用の電極を形成する工程と
を含み、
前記工程(c)は、
(c−1)前記塗布形絶縁材料パターンを除去する工程と、
(c−2)前記GaN系半導体積層のうち前記仮ビアホール表面に形成された部分を除去する工程と
を含む請求項1記載の化合物半導体装置の製造方法。 - 前記工程(c)の前に、
(z−1)前記GaN系半導体層上にSiN膜を形成する工程と、
(z−2)前記基板上方から前記基板途中まで達する仮ビアホールを形成する工程と
(z−3)前記SiN膜を除去する工程と、
(z−4)前記仮ビアホールを塗布形絶縁材料で埋める工程と、
(z−5)前記GaN系半導体積層の上に、デバイス用電極を形成する工程と
を含み、
前記工程(c)は、
前記塗布形絶縁材料を除去する工程
を含む請求項1記載の化合物半導体装置の製造方法。 - 前記仮ビアホールをドライエッチング、レーザ加工またはサンドブラストにより形成する請求項1〜4のいずれか1項記載の化合物半導体装置の製造方法。
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