KR102530371B1 - 기판 코팅 방법 - Google Patents

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플로리안 팔리트쉬카
다렌 로베르트 사우쓰보르쓰
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수스 마이크로텍 리소그라피 게엠바하
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Abstract

기판 코팅 방법
본 발명은 비아가 제공되는 기판을 코팅하는 방법에 관한 것이다. 이러한 환경에서 코팅제가 비아에서 공기를 에워싸게 하는 문제가 발생한다. 이것은 표면의 평탄화에 불리하다. 이러한 문제를 해결하기 위해, 본 발명은 비아가 제공되는 기판을 코팅하는 방법을 제공하며, 이 방법에서 다음의 단계가 실행된다: 기판을 컨디셔닝하고(conditioned); 기판을 절연 소재로 코팅한다.

Description

기판 코팅 방법{METHOD FOR COATING A SUBSTRATE}
본 발명은 비아가 제공된 기판을 코팅하는 방법에 관한 것이다. 코팅되는 기판은 특히 예컨대 반도체 소재로 된 미세구조 웨이퍼이다.
비아는, 기판의 한 면 상의 전기 전도성 구조를 기판의 다른 면 상에 배열된 전기 전도성 구조에 연결하기 위한 기판 내의 디프레션(depression)이다. 이런 식으로, 예컨대 MCPs(Multi-Chip Packages) 또는 MEMSs(MicroElectroMechanical Systems)와 같은 3차원 구성요소가 발생한다.
비아는, 기판의 한 면을 다른 면에 연결할 수 있는 개구로서 또는 기판의 한 면으로부터 다른 면 상에 배열되어 비아를 폐쇄하는 구성요소까지의 연결을 형성하는 블라인드 홀(blind hole)로서 형성할 수 있다. 전기 접촉부가 비아의 벽 상에 위치한 (예컨대 구리로 된) 전기 전도성 층에 의해 제공된다.
전기 전도성 층을 차폐 및/또는 전기적으로 절연하기 위해, 전기 절연 소재가 기판에 적용될 수 있다. 그러한 소재는 기판 상에서 전기 도체를 덮으며 또한 비아를 채운다.
후속한 처리 단계에서, 전기 절연 소재는 가능한 편평하고 평면인 표면을 갖는 것이 바람직하다. 이러한 타입의 표면은 특히 비아가 있는 영역에서 달성하기 간단치 않으며, 이는 비아가 직경과 비교하여 매우 큰 깊이 - 이점은 이들 비아가 전기 절연 소재로 열악하게 채워질 수 있음을 의미함 - 를 갖기 때문이다.
비아가 제공된 기판을 전기 절연 소재로 균일하게 코팅하기 위한 여러 접근법이 종래 기술에서 알려져 있다. WO 2010/023156A1은 기판이 진동하여 전기 절연 소재가 비아 내로 흘러서 이들을 완전히 채우는 것을 돕는 방법을 개시한다.
US 5,993,546은 기판에 적용되는 코팅이 비아 내로 흐르기 위해 고압을 받는 방법을 개시한다.
그러나 이들 접근법 모두는 원하는 결과를 얻는데 실패하거나 기술적으로 복잡하다는 점을 알게 되었다.
본 발명의 목적은, 기판에 제공되는 비아가 전기 절연 소재가 가능한 편평한 표면을 갖도록 전기 절연 소재로 채워지는, 전기 절연 소재로 기판을 코팅하는 방법을 제공하는 것이다.
이러한 목적을 달성하기 위해, 본 발명은, 기판이 제1 단계에서 컨디셔닝되고, 제2 단계에서 전기 절연 소재로 코팅되는, 비아가 제공되는 기판을 코팅하는 방법을 제공한다. 본 발명은, 특히 비아가 있는 영역에서 기판의 표면을 컨디셔닝함으로써 적용되는 코팅의 흐름성(flowability)을 개선한다는 기저의 아이디어를 기초로 한다. 이것은, 전기 절연 코팅이 비아 내로 더 양호하게 흘러서 이들 비아를 완전하게 채움을 보장하며, 이것이 의미하는 점은, 코팅 기판은 후속하여서 (적어도 거의) 편평한 표면을 갖는다는 점이다.
컨디셔닝 단계는 바람직하게는 대기압에서 행해진다. 이것은, 복잡한 장치를 필요로 하지 않는 장점이 있다.
본 발명의 일 실시예에서, 기판은 플라스마-처리되어 컨디셔닝된다. 이것은, 전기 전도성 코팅의 흐름성이 매우 개선되도록 기판의 표면을 변경한다.
대안적인 실시예에서, 기판은 산화되어 컨디셔닝된다. 이것은 또한, 전기 절연 코팅의 흐름성이 개선되도록 매우 간단한 방식으로, 기판의 표면을 변경할 수 있다.
본 발명이 추가 실시예에서, 용매가 기판에 적용되어 기판을 컨디셔닝한다. 본 실시예는, 기판의 표면을 용매로 적시면 심지어 직경의 두 배인 깊이를 갖는 비아를 코팅이 완전하게 채우도록 전기 절연 코팅의 흐름성을 매우 개선한다는 연구를 기초로 한다.
용매는 바람직하게는 스핀-코팅에 의해 적용된다. 이런 식으로, 기판의 전체 표면은 간단한 방식으로 용매로 균일하게 적실 수 있다.
본 발명의 바람직한 실시예에서, 용매가 제공되는 기판은 진공 챔버에 도입하며, 진공 챔버의 압력은 감압되며, 유지 시간 후 진공 챔버는 다시 환기된다. 이 방법 단계는 진공을 일시적으로 적용하면 용매의 비아 내로의 침투를 개선한다는 연구를 기초로 한다. 이것은 비아의 용매 층 아래에서 초기에 에워싸여져 있는 기포가 진공화 동안 팽창하기 때문인 것, 다시 말해 기포가 위로 이주하여 용매가 비아 내로 이끌리기 때문인 것으로 보인다. 압력이 후속하여 다시 대기압까지 증가할 때, 공기에 대해 용매를 교환하는 프로세스는 이미 완료된다.
용매를 비아 내로 운반하는데 우수한 진공이나 고 진공이 필요치 않음을 알게 되었다. 대신, 진공 챔버 내의 압력은 대기압으로부터 0.1 내지 0.9bar만큼 감압되면 충분하다. 이러한 타입의 진공은 상대적으로 저가의 진공 챔버에서 행할 수 있다.
유지 시간은 대략 10 내지 60s일 수 있어서, 짧은 프로세스 시간을 구현할 수 있다.
본 발명의 일 실시예에서, 기판은 진공 챔버에서 가열한다. 기판은 바람직하게도 30℃보다 높은 온도까지 가열한다. 이것은 비아 내의 용매에 대한 공기의 교환을 개선하며, 이는, 비아에서 용매 층 아래 에워싸인 공기가 진공으로 인해 이미 팽창한 것보다 가열로 인해 훨씬 더 팽창하기 때문이다.
본 발명의 바람직한 실시예에서, 용매가 적용된 후, 기판은 다른 챔버로 운반되며, 여기서 절연 소재로 코팅한다. 이로 인해, 진공 챔버는 전기 절연 소재로 오염되는 것을 방지한다.
바람직하게도, 전기 절연 소재는 스핀-코팅에 의해 적용된다. 이 방법은 일반적으로 웨이퍼 처리 분야에서 달성하여, 고 처리 신뢰도와 저 비용을 달성한다.
전기 절연 소재는 레지스트, 에폭시 수지 또는 다른 유전체일 수 있다. 이들 소재는 잘 처리할 수 있으며, 편평한 표면을 가진 코팅은 그러한 소재를 사용하여 잘 발생시킬 수 있다.
전기 절연 소재는 적용 후 경화할 수 있다. 이를 위해, 기판은 코팅과 함께 UV 광 또는 열원에 노출할 수 있다.
다음에서, 본 발명은, 수반하는 도면에서 도시하는 여러 실시예를 참조하여 더 상세하게 개시한다.
도 1은 비아가 제공되는 코팅된 기판의 일부분의 단면도이다.
도 2는 본 발명에 따른 방법을 개략적으로 도시하는 도면이다.
도 3은 도 2의 방법의 컨디셔닝 단계를 더 상세하게 도시하는 도면이다.
도 4는 도 3의 컨디셔닝 동안 시간에 따른 압력 진행상황을 도시하는 그래프이다.
도 1은, 예컨대 반도체 소재로 구성될 수 있는 기판(10)("웨이퍼")을 개략적으로 도시한다. 기판(10)에는 여러 전기 또는 전자 구성요소가 제공될 수 있으며, 이들 구성요소 중에서, 단지 전기 접촉부(12)를 이 경우에 개략적으로 예시한다.
이 접촉부 반대편의 면 상에서, 기판(10)에는 전기 도체(14)가 제공되며, 이러한 전기 도체(14)는 스트립 도체 또는 전기 전도성 코팅으로서 형성할 수 있다. 접촉부(12)를 도체(14)에 연결하기 위해, 기판(10)에는 비아(16), 다시 말해 적어도 일 표면으로부터 기판의 평면에 실질적으로 수직으로 연장하는 개구가 제공된다. 이 경우, 비아(16)는 도체(14)의 그러한 면으로부터 기판(10)을 통해 접촉부(12)까지 연장하는 개구로서 형성한다.
비아(16)는 도시한 실시예에서는 접촉부(12)에 의해 밑면이 폐쇄되어 있으므로, 블라인드 홀이다. 비아(16)는 또한 도체(14)를 기판의 밑면 상에 배열된 제2 도체에 연결할 수 있다. 이 경우, 비아는 관통-홀일 것이다.
도 1에 도시한 기판(10)의 세부 내용은 단지 단일 비아(16)를 포함한다. 실제로, 기판에는 매우 많은 수의 비아가 제공된다. 다음에서는 "이" 비아(16)를 논의할 때, 이러한 논의는 기판에 제공되는 추가 비아에도 적용되며, 이들 추가 비아는 도면에 도시한 비아와 동일한 방식으로 처리한다.
이 경우, 접촉부(12)와 도체(14) 사이의 전기적 연결은 비아(16)의 벽 상에 위치하는 전기 전도성 코팅(18)에 의해 제공된다. 코팅(18)은 소급하여, 이전에 적용한 도체(14)를 접촉부(12)에 연결하는데 적용될 수 있거나, 도체(14)와 동일한 작업 단계에서 적용될 수 있다.
도체(14)가 제공되는 기판(10)의 면은 전기 절연 소재(20)로 코팅된다. 이 소재(20)는 전기 절연 및 부가적으로는 또한 차폐를 위한 것이다. 적절한 소재는 예컨대 포토레지스트(레지스트), 에폭시 수지 또는 다른 유전체가 있다.
도 1에서 알 수 있는 바와 같이, 전기 절연 소재(20)는 평면을 갖는다. 이것은 특히 전기 절연 소재(20)가 비아(16)를 완전히 채우기 때문이지만, 비아(16)의 깊이는 비아(16)의 직경의 1 내지 2배이다(그리고 일부 경우에는 더 큰 깊이 비를 사용할 수 있다).
도 2는, 전기 절연 소재(20)가 비아(16)를 완전히 채우도록 이것에 적용할 수 있는 방법을 개략적으로 도시한다.
제1 방법 단계 I에서, 기판(10)을 컨디셔닝한다. 이것은 여기서 화살표(P)로 개략적으로 도시한다. 컨디셔닝은 기판(10)을 플라스마 처리 또는 산화시킴으로써 수행할 수 있다. 컨디셔닝은 또한 용매를 적용하여 수행할 수 있다. 이들 두 변형방법의 결합도 가능하다.
컨디셔닝 후, 기판(10)은 다른 처리 스테이션 내로 전진하여 운송되며, 이 스테이션에서, 기판은 전기 절연 소재로 코팅된다(방법 단계 II).
코팅은 스핀-코팅에 의해 적용할 수 있으며, 기판(10)이 모터(32)에 의해 회전하도록 설정할 수 있는(화살표(R) 참조) 지지부(30) 상에 배열되어 있다. 원하는 전기 절연 소재는 노즐(34)을 사용하여 기판(10)에, 회전하는 기판(10)에 적용되고 있다.
후속하여, 기판(10)은, 전기 절연 소재를 경화하는(방법 단계 III) 또 다른 처리 스테이션 내로 전진하여 운송된다. 전기 절연 소재(20)는 특히 UV 광 또는 열에 노출시켜 경화할 수 있다(개략적으로 도시한 열원(36) 참조).
도 3은 방법 단계 I을 상세하게 도시한다. 여기서 도시한 컨디셔닝 실시예에서, 기판(10)은 스핀-코팅에 의해 용매(40)로 코팅한다. 이것은 대기압에서 행해진다.
코팅을 위해, 기판(10)은 모터(44)에 의해 회전하도록 설정할 수 있는(다시 화살표(R) 참조) 지지부(42) 상에 배치할 수 있다.
용매는 예컨대 아세톤, PGMEA(1-메톡시-2-프로필아세테이트), 에틸락테이트(ethyllactate) 또는 NMP(N-메틸-피롤리돈)일 수 있다.
용매(40)가 적용된 후, 기판(10)은 진공 챔버(50) 내로 전진하여 운송되며, 여기서 기판은, (개략적으로 도시한) 가열기(54)가 제공될 수 있는 지지부(52) 상에 놓인다. 기판(10)(및 그에 따라 이에 적용되는 용매(40))은 가열기(54)를 사용하여 예컨대 30℃보다 높은 온도까지 가열할 수 있다.
기판(10)이 진공 챔버(50) 내에 도입될 때, 그러한 진공 챔버(50)는 진공화된다. 개략적으로 도시한 진공 펌프(56) 또는 벤투리 노즐을 이를 위해 사용할 수 있다. 일 실시예에서, 압력은 대기압으로부터 대략 0.3bar의 압력가지 감압될 수 있다(또한 도 4 참조).
비아가 진공화되고 있을 때, 비아에 위치한 공기의 일부도 흡입된다. 이것은 또한 기판(10) 상에 위치한 용매(40)의 층에 국부적으로 영향을 미친다.
원하는 진공을 달성하였을 때, 진공 챔버(50)의 압력은 일정하게 또는 미리 결정된 유지 시간(t1 내지 t2) 유지된다. 유지 시간은 예컨대 대략 10 내지 60s일 수 있다. 이 유지 시간 동안, 비아(16)의 용매 층 아래에 초기에 에워싸여 있는 기포는 상방으로 이주하는 반면, 용매(40)는 비아(16) 내로 하방으로 이주한다. 결국, 비아의 벽은 용매(40)로 완전히 적셔진다.
비아에서 초기에 에워싸여 있는 기포의 상승은 기판(10)을 가열함으로써 도움을 받을 수 있다. 이로 인해, 비아 내의 기포는, 진공 챔버에서의 공기압 감소로 인해 이미 팽창하는 것보다 훨씬 팽창하게 된다.
유지 시간이 경과하면, 진공 챔버(50)는 다시 환기하여, 그 압력이 대기압까지 상승하게 한다. 이 프로세스에서, 공기가 비아(16) 내로 이끌리며, 또한 용매를 비아 내로 이끈다. 이점은, 용매(40)가 비아(16)의 벽을 완전히 적심을 보장한다.
진공 챔버(50)가 초기압으로 돌아가면, 기판(10)을 제거하여 추가 처리 스테이션에 운송하며, 여기서 방법 단계 II, 다시 말해 전기 절연 소재(20)로의 코팅을 수행할 수 있다. 비아(16)의 벽이 용매로 적셔지므로, 전기 절연 소재(20)는 비아(16) 내로 매우 잘 흐르며 이들을 완전히 채운다. 결국, 공기 포함 등으로 인한 문제는 없으며, 따라서 전기 절연 소재(20)는 심지어 비아(16)의 영역에서 (적어도 거의) 평면이다.

Claims (17)

  1. 기판의 제1 면 상의 전기 전도성 구조를 기판의 제2 면 상에 배열된 전기 전도성 구조에 연결하는 비아(16)가 제공되는 기판(10)을 코팅하는 방법으로서,
    다음의 단계:
    상기 기판(10)의 상기 비아(16)를 전기 전도성 코팅(18)으로 코팅하는 단계;
    상기 기판(10)을 컨디셔닝하는 단계; 및
    상기 기판(10) 및 상기 전기 전도성 코팅(18)을 전기 절연 소재(20)로 코팅하여 상기 전기 절연 소재가 편평한 표면을 갖도록 상기 비아(16)를 상기 전기 절연 소재로 완전히 채우는 단계가 수행되는, 기판 코팅 방법.
  2. 청구항 1에 있어서, 상기 컨디셔닝하는 단계가 대기압에서 행해지는 것을 특징으로 하는, 기판 코팅 방법.
  3. 청구항 1 또는 청구항 2에 있어서, 상기 기판(10)이 플라스마-처리되어 컨디셔닝되는 것을 특징으로 하는, 기판 코팅 방법.
  4. 청구항 1 또는 청구항 2에 있어서, 상기 기판(10)이 산화되어 컨디셔닝되는 것을 특징으로 하는, 기판 코팅 방법.
  5. 청구항 1 또는 청구항 2에 있어서, 용매(40)를 상기 기판(10)에 적용하여 상기 기판을 컨디셔닝하는 것을 특징으로 하는, 기판 코팅 방법.
  6. 청구항 5에 있어서, 상기 기판(10)이 플라스마 처리와 용매의 적용의 결합에 의해 컨디셔닝되는 것을 특징으로 하는, 기판 코팅 방법.
  7. 청구항 5에 있어서, 상기 기판(10)이 산화와 용매의 적용의 결합에 의해 컨디셔닝되는 것을 특징으로 하는, 기판 코팅 방법.
  8. 청구항 5에 있어서, 상기 용매(40)가 스핀-코팅에 의해 적용되는 것을 특징으로 하는, 기판 코팅 방법.
  9. 청구항 5에 있어서, 상기 용매(40)가 제공되는 상기 기판(10)이 진공 챔버(50) 내에 도입되고, 상기 진공 챔버(50)의 압력이 감압되며, 상기 진공 챔버(50)가 유지 시간 후 다시 환기되는 것을 특징으로 하는, 기판 코팅 방법.
  10. 청구항 9에 있어서, 상기 진공 챔버(50)의 압력이 대기압으로부터 0.1 내지 0.9bar만큼 감압되는 것을 특징으로 하는, 기판 코팅 방법.
  11. 청구항 9에 있어서, 상기 유지 시간이 10s 내지 60s인 것을 특징으로 하는, 기판 코팅 방법.
  12. 청구항 9에 있어서, 상기 기판(10)이 상기 진공 챔버(50)에서 가열되는 것을 특징으로 하는, 기판 코팅 방법.
  13. 청구항 12에 있어서, 상기 기판(10)이 30℃보다 높은 온도까지 가열되는 것을 특징으로 하는, 기판 코팅 방법.
  14. 청구항 9에 있어서, 상기 용매(40)가 적용된 후, 상기 기판(10)이 상기 진공 챔버(50)와 상이한 다른 챔버 내로 운송되며, 상기 다른 챔버에서, 상기 기판은 상기 전기 절연 소재(20)로 코팅되는 것을 특징으로 하는, 기판 코팅 방법.
  15. 청구항 1에 있어서, 상기 전기 절연 소재(20)가 스핀-코팅에 의해 적용되는 것을 특징으로 하는, 기판 코팅 방법.
  16. 청구항 1에 있어서, 유전체, 레지스트 또는 에폭시 수지가 상기 전기 절연 소재(20)로서 적용되는 것을 특징으로 하는, 기판 코팅 방법.
  17. 청구항 1에 있어서, 상기 전기 절연 소재(20)가 적용 후 경화되는 것을 특징으로 하는, 기판 코팅 방법.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL2019096B1 (en) * 2017-06-20 2018-12-27 Suss Microtec Lithography Gmbh Nozzle tip adapter, nozzle assembly as well as nozzle

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100258540B1 (ko) 1996-10-18 2000-06-15 가네꼬 히사시 공극이 없는 액체 원료층으로부터 고체 박막을형성하기 위한 방법 및 그를 이용한 박막 형성 장치
KR100271941B1 (ko) 1991-01-31 2000-12-01 윌리엄 비. 켐플러 반도체 장치 및 반도체 장치용 절연막 제조 방법
JP2001319852A (ja) 2000-05-09 2001-11-16 Tokyo Electron Ltd 乾燥方法及び乾燥装置
JP2002043420A (ja) * 2000-07-24 2002-02-08 Mitsubishi Electric Corp 半導体装置の製造方法及び製造装置
JP2003133723A (ja) * 2001-10-25 2003-05-09 Matsushita Electric Ind Co Ltd 導電性ペースト充填方法および導電性ペースト充填装置
JP2008205000A (ja) 2007-02-16 2008-09-04 Fujitsu Ltd 化合物半導体装置の製造方法
JP2012235134A (ja) 2003-09-23 2012-11-29 Micron Technology Inc 導電性構成部品、貫通ビア及び導電性貫通ウェーハ・ビアを含む半導体構成部品を製造するためのプロセス及び集積化スキーム
US20150014815A1 (en) * 2010-11-03 2015-01-15 Infineon Technologies Ag Semiconductor Device and a Method for Manufacturing a Semiconductor Device Having a Semi-Insulating Region

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3069762B2 (ja) * 1993-03-25 2000-07-24 東京エレクトロン株式会社 塗布膜形成方法及びその装置
JP3654597B2 (ja) * 1993-07-15 2005-06-02 株式会社ルネサステクノロジ 製造システムおよび製造方法
JPH07100429A (ja) * 1993-10-01 1995-04-18 Toray Ind Inc ポリマ溶液の塗布方法
JPH10214892A (ja) * 1997-01-30 1998-08-11 Sony Corp 半導体装置の製造方法
JPH11251312A (ja) * 1998-03-06 1999-09-17 Matsushita Electron Corp 半導体装置の製造方法
JPH11330674A (ja) * 1998-05-07 1999-11-30 Ngk Spark Plug Co Ltd 配線基板の製造方法
JP4408006B2 (ja) * 2001-06-28 2010-02-03 富士通マイクロエレクトロニクス株式会社 半導体装置およびその製造方法
FR2830683A1 (fr) * 2001-10-10 2003-04-11 St Microelectronics Sa Realisation d'inductance et de via dans un circuit monolithique
US6924221B2 (en) * 2002-12-03 2005-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated process flow to improve copper filling in a damascene structure
US6878644B2 (en) * 2003-05-06 2005-04-12 Applied Materials, Inc. Multistep cure technique for spin-on-glass films
US7429529B2 (en) * 2005-08-05 2008-09-30 Farnworth Warren M Methods of forming through-wafer interconnects and structures resulting therefrom
US7892972B2 (en) * 2006-02-03 2011-02-22 Micron Technology, Inc. Methods for fabricating and filling conductive vias and conductive vias so formed
EP1840940B8 (de) * 2006-03-28 2014-11-26 Thallner, Erich, Dipl.-Ing. Vorrichtung und Verfahren zum Beschichten eines mikro- und/oder nanostrukturierten Struktursubstrats
KR100756809B1 (ko) * 2006-04-28 2007-09-07 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
WO2008123049A1 (ja) * 2007-03-30 2008-10-16 Jsr Corporation 被膜形成方法及びそれに用いる樹脂組成物、絶縁膜を有する構造体及びその製造方法並びに電子部品
US8034702B2 (en) * 2007-08-16 2011-10-11 Micron Technology, Inc. Methods of forming through substrate interconnects
EP2201600B1 (en) * 2007-10-15 2019-01-02 IMEC vzw Method for producing through-substrate vias
KR20090045669A (ko) * 2007-11-02 2009-05-08 주식회사 하이닉스반도체 소자분리막 제조 방법
KR100927773B1 (ko) * 2008-03-11 2009-11-20 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
DE102008045068A1 (de) 2008-08-29 2010-03-04 Suss Microtec Lithography Gmbh Verfahren zur Resist-Beschichtung einer Vertiefung in der Oberfläche eines Substrats, insbesondere eines Wafers
US20120149213A1 (en) * 2010-12-09 2012-06-14 Lakshminarayana Nittala Bottom up fill in high aspect ratio trenches
CN103579073B (zh) * 2012-07-20 2016-06-08 上海华虹宏力半导体制造有限公司 深沟槽填充方法
CN102791049B (zh) * 2012-08-09 2014-04-16 舒定涛 晶瓷厚膜电热器件及其制作方法
CN105122425A (zh) * 2013-04-18 2015-12-02 国立大学法人东北大学 微空腔的内壁面处理方法
US8952544B2 (en) * 2013-07-03 2015-02-10 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
CN104157612A (zh) * 2014-08-21 2014-11-19 深圳市华星光电技术有限公司 Tft阵列基板的制作方法及tft阵列基板结构

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100271941B1 (ko) 1991-01-31 2000-12-01 윌리엄 비. 켐플러 반도체 장치 및 반도체 장치용 절연막 제조 방법
KR100258540B1 (ko) 1996-10-18 2000-06-15 가네꼬 히사시 공극이 없는 액체 원료층으로부터 고체 박막을형성하기 위한 방법 및 그를 이용한 박막 형성 장치
JP2001319852A (ja) 2000-05-09 2001-11-16 Tokyo Electron Ltd 乾燥方法及び乾燥装置
JP2002043420A (ja) * 2000-07-24 2002-02-08 Mitsubishi Electric Corp 半導体装置の製造方法及び製造装置
JP2003133723A (ja) * 2001-10-25 2003-05-09 Matsushita Electric Ind Co Ltd 導電性ペースト充填方法および導電性ペースト充填装置
JP2012235134A (ja) 2003-09-23 2012-11-29 Micron Technology Inc 導電性構成部品、貫通ビア及び導電性貫通ウェーハ・ビアを含む半導体構成部品を製造するためのプロセス及び集積化スキーム
JP2008205000A (ja) 2007-02-16 2008-09-04 Fujitsu Ltd 化合物半導体装置の製造方法
US20150014815A1 (en) * 2010-11-03 2015-01-15 Infineon Technologies Ag Semiconductor Device and a Method for Manufacturing a Semiconductor Device Having a Semi-Insulating Region

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