KR20090045669A - 소자분리막 제조 방법 - Google Patents

소자분리막 제조 방법 Download PDF

Info

Publication number
KR20090045669A
KR20090045669A KR1020070111610A KR20070111610A KR20090045669A KR 20090045669 A KR20090045669 A KR 20090045669A KR 1020070111610 A KR1020070111610 A KR 1020070111610A KR 20070111610 A KR20070111610 A KR 20070111610A KR 20090045669 A KR20090045669 A KR 20090045669A
Authority
KR
South Korea
Prior art keywords
spin
insulating film
device isolation
substrate
manufacturing
Prior art date
Application number
KR1020070111610A
Other languages
English (en)
Inventor
윤양한
김진웅
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070111610A priority Critical patent/KR20090045669A/ko
Publication of KR20090045669A publication Critical patent/KR20090045669A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 스핀온절연막을 전체적으로 고른 경도를 갖게 큐어링하여, 후속 연마 또는 식각공정에서 과도손실을 방지하는 소자분리막 제조 방법을 제공하기 위한 것으로, 이를 위해 기판을 식각하여 트렌치를 형성하는 단계, 상기 트렌치가 채워지도록 액상의 스핀온절연막을 코팅하는 단계, 상기 액상의 스핀온절연막을 베이킹하는 단계 및 습식 분위기에서 기판의 하부부터 열을 전달하여 상기 베이킹된 스핀온절연막을 큐어링하는 단계를 포함하여 이루어지므로써, 전체적으로 고른 스핀온절연막을 형성할 수 있어서, 스핀온절연막의 과도손실을 방지한다.
스핀코팅(spin coatin), 베이킹(baking), 큐어링(curing), 어닐(anneal), 스핀온절연막(spin on dielectric)

Description

소자분리막 제조 방법{METHOD FOR FABRICATING ISOLATION}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 소자분리막의 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 소자간 격리(isolation)방법의 중요성이 대두되고 있으며, 이에 따라 STI(Shallow Trench Isolation)방식의 소자분리막이 제안되었다.
STI방식의 소자분리막은 작은 선폭을 갖으면서도 우수한 소자간 격리 특성을 갖는 장점이 있다.
현재, 소자분리막으로는 스핀온절연막(spin on dielectric)을 사용하고 있으며, 스핀온절연막은 스핀코팅(spin coating)단계→큐어링(curing)단계를 거쳐 형성된다.
도 1은 종래기술에 따른 소자분리막의 제조 방법을 나타낸 공정단면도이다.
도 1을 참조하면, 기판(11) 상에 소자분리영역을 개방(open)하는 패드층패턴(12)을 형성한 후, 이를 식각장벽으로 트렌치(13)를 형성한다. 여기서, 패드층패 턴(12)은 패드산화막(12A)과 패드질화막(12B)의 적층구조이다.
이어서, 트렌치(13)가 채워지도록 액상의 스핀온절연막을 스핀코팅방식으로 형성한다.
이어서, 어닐(anneal)공정을 진행하여 스핀온절연막을 큐어링한다. 이때, 스핀온절연막의 큐어링은 표면에서 트렌치(13) 바닥면으로 진행(15)한다.
이로써, 소자분리막이 형성된다.
그러나, 스핀온절연막의 큐어링은 상부영역부터 진행되는 바, 하부영역으로 갈수록 스핀온절연막의 큐어링은 불완전해진다. 즉, 도면과 같이 큐어링공정을 완료한 상태에서도 큐어링된 스핀온절연막(14A)과 미(未)큐어링된 스핀온절연막(14B)이 공존하게 된다.
이와 같이 미큐어링된 스핀온절연막(14B)이 존재할 경우, 후속 화학적기계적연마(Chemical Mechanical Polishing: CMP)의 연마율(polishing rate) 또는 후속 식각공정의 식각율(etch rate)이 빨라서 스핀온절연막의 과도손실(over loss)이 발생된다. 따라서, 안정적인 소자분리막으로 작용하기 어렵다.
또한, 미큐어링된 스핀온절연막(14B)의 내부에는 용매(solvent)가 완전히 배출되지 못하여 공극(pore)이 존재하는데, 이 공극을 정상적으로 배출(out diffusion)하지 못하여 후속 습식식각에 대해 취약한 면이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 스핀온절연막을 전체적으로 고른 경도를 갖게 큐어링하여, 후속 연마 또는 식각공정에서 과도손실을 방지하는 소자분리막 제조 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 소자분리막 제조 방법은 기판을 식각하여 트렌치를 형성하는 단계, 상기 트렌치가 채워지도록 액상의 스핀온절연막을 코팅하는 단계, 상기 액상의 스핀온절연막을 베이킹하는 단계 및 습식 분위기에서 기판의 하부부터 열을 전달하여 상기 베이킹된 스핀온절연막을 큐어링하는 단계를 포함하여 이루어짐을 특징으로 한다.
상술한 바와 같은 과제 해결 수단을 바탕으로 하는 본 발명은 전체적으로 고른 스핀온절연막을 형성할 수 있어서, 스핀온절연막의 과도손실을 방지한다.
또한, 스핀온절연막 내의 용매를 완전히 배출시켜 공극을 제거한다. 이에 따라 후속 습식식각에 대한 취약한 면을 방지한다.
따라서, 안정적으로 스핀온절연막의 소자분리막을 형성할 수 있으며, 나아가 반도체 소자의 신뢰성 및 안정성을 향상시킬 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도 2a 내지 도 2d는 본 발명의 소자분리막 제조 방법을 나타낸 공정단면도이다.
도 2a에 도시된 바와 같이, 기판(21)상에 소자분리영역을 개방하는 패드층패턴(22)을 형성한다.
패드층패턴(22)은 패드산화막(22A)과 패드질화막(22B)의 적층구조를 갖는데, 패드질화막(22B)은 후속 CMP공정의 연마정지막(polishing stop layer)으로 작용하고, 패드산화막(22A)은 기판(21)과 패드질화막(22B)간의 박막스트레스(film stress)를 완충하는 완충(buffer)막으로 작용한다.
이어서, 패드층패턴(22)을 식각장벽으로 기판(21)을 식각하여 트렌치(23)를 형성한다.
이어서, 트렌치(23)가 채워지도록 액상의 스핀온절연막(24)을 형성한다.
스핀온절연막(24)은 스핀코팅방식으로 형성하는데, 스핀온절연막(24)이 액상이기 때문에 보이드(void) 없이 트렌치(23)를 갭필(gap fill)할 수 있다.
스핀온절연막(24)은 Si-H결합 및 N-H결합구조를 갖는 PSZ(Perhydro-polySilaZane)일 수 있다.
도 2b에 도시된 바와 같이, 스핀온절연막(24)을 베이킹한다.
스핀온절연막(24)의 베이킹은 기판(21)의 하부부터 열전달이 가능한 방식을 이용하는데, 예를 들면, 핫플레이트(hot plate) 또는 램프(ramp) - 빛의 복사열을 이용하는 방식 - 를 구비하는 열처리장비에서 진행할 수 있다.
핫플레이트는 50~200℃의 온도로 가열되며 이에 따라 기판(21) 특히 스핀온절연막(24)도 핫플레이트의 온도만큼 가열된다. 램프를 이용할 때에도 기판(21)은 50~200℃로 가열된다. 그리고, 베이킹은 1~10분 동안 진행한다.
이렇게, 베이킹을 위한 열을 기판(21)의 하부부터 전달할 경우, 스핀온절연막(24) 내에 남아있는 용매(solvent)가 하부에서 상부 방향으로 확산되어 배출되기 때문에 스핀온절연막(24) 내 공극(pore)이 제거되는 장점을 갖는다.
도 2c에 도시된 바와 같이, 베이킹된 스핀온절연막(24A)을 큐어링한다.
스핀온절연막(24A)의 큐어링은 스핀온절연막(24A)의 경화가 목적인 공정으로서, Si-O결합구조로 치환하기 위한 공정이다.
본 발명의 실시예에서는 스핀온절연막(24A)의 치환을 기판(21)의 하부부터 열전달이 가능한 방식을 이용하는데, 예를 들면, 핫플레이트(hot plate) 또는 램프(ramp) - 빛의 복사열을 이용하는 방식 - 를 구비하는 열처리 장비에서 진행할 수 있다.
핫플레이트는 100~1000℃의 온도로 가열되며 이에 따라 기판(21) 특히 스핀온절연막(24A)도 핫플레이트의 온도만큼 가열된다. 램프를 이용할 때에도 기판(21)은 100~1000℃로 가열된다.
이때, 기판(21) 표면, 즉 스핀온절연막(24A) 표면에는 수소(H2)와 산소(O2)의 혼합 또는 탈이온수를 플로우(flow)시킨다. 이때, 수소(H2)와 산소(O2)의 혼합 또는 탈이온수를 플로우로 인해 스핀온절연막(24A) 표면의 온도는 핫플레이트의 온도, 즉 스핀온절연막(24A) 하부 보다 낮아지게 된다.
위와 같은 방식으로 스핀온절연막(24A)을 큐어링할 경우, 수증기(vapor) 형태의 탈이온수 또는 수소(H2) 및 산소(O2)에 의한 습식(wet)분위기에서 산소와 수소가 스핀온절연막(24A) 내로 확산(diffusion)된다. 이때, 확산된 수소가 스핀온절연막(24A)의 Si-H결합 또는 N-H결합과 반응하여 수소(H2) 또는 암모니아(NH3)로 치환되어 배출된다. 그리고, 확산된 산소는 수소에 의해 결합이 끊어진 실리콘(Si)과 결합하여 Si-O결합으로 치환된다.
이때, 온도가 높은 스핀온절연막(24A)의 하부부터 Si-O결합으로 치환되며, 점차적으로 스핀온절연막(24A)의 상부가 치환된다. 도면부호 '25'가 스핀온절연막(24A)의 치환방향을 나타낸 것이다.
그리고, 큐어링은 30~60분 동안 진행한다.
이로써, 전체적으로 Si-O결합구조의 경도 높은 스핀온절연막(24B)이 형성되어 소자분리막으로서의 역할을 한다.
도 2d에 도시된 바와 같이, 큐어링된 스핀온절연막(24B)을 평탄화한다.
평탄화는 CMP공정으로 진행하며, 패드층패턴(22) 표면에서 연마는 정지된다. 이때, 스핀온절연막(24B)이 고른 경도를 갖기 때문에 과도손실은 발생하지 않으며, 안정적인 소자분리막(24C)으로 작용한다.
전술한 바와 같은 본 발명의 실시예는, 습식 분위기에서 기판(21)의 후면(backside)부터 열을 전달하여 스핀온절연막(24B)을 큐어링한다. 따라서, 스핀온절연막(24B)의 Si-O결합구조로의 치환은 하부에서 상부로 진행한다.
또한, 습식 분위기로 인한 수소와 산소가 스핀온절연막의 Si-H결합 및 N-H결합을 Si-O결합구조로 치환시키는 역할을 수행하여 고른 경도를 갖는 스핀온절연막(24C)을 형성할 수 있게 한다. 또한, 열이 전달되는 하부로부터 가장 먼 부분인 스핀온절연막(24B)의 상부영역 - 트렌치(23) 내부는 포함되지 않는다. - 은 국부적으로 Si-O결합구조로 치환되지 못할 수 있으나, 스핀온절연막(24B)의 상부영역은 후속 평탄화 공정에서 제거되는 영역이기 때문에 종래의 문제점은 발생하지 않는다.
그리고, 스핀온절연막(24A) 베이킹시의 열을 기판(21)의 하부부터 전달하여 스핀온절연막(24) 내에 남아있는 용매(solvent)가 하부에서 상부 방향으로 배출되게 한다. 따라서 스핀온절연막(24) 내 공극(pore)이 제거된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예를 들어, 베이킹과 큐어링을 별개의 챔버내에서 진행하거나, 동일 챔버 내에서 인시츄로 진행할 수 있다.
도 1은 종래기술에 따른 소자분리막의 제조 방법을 나타낸 공정단면도.
도 2a 내지 도 2d는 본 발명의 소자분리막 제조 방법을 나타낸 공정단면도.
* 도면의 주요부분에 대한 부호의 설명 *
21 : 기판 22 : 패드층패턴
22A : 패드산화막 22B : 패드질화막
23 : 트렌치 24 : 스핀온절연막

Claims (12)

  1. 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치가 채워지도록 액상의 스핀온절연막을 코팅하는 단계:
    상기 액상의 스핀온절연막을 베이킹하는 단계; 및
    습식 분위기에서, 기판의 하부부터 열을 전달하여 상기 베이킹된 스핀온절연막을 큐어링하는 단계
    를 포함하는 소자분리막 제조 방법.
  2. 제1항에 있어서,
    상기 베이킹된 스핀온절연막을 큐어링하는 단계는, 핫플레이트(hot plate) 또는 램프(ramp)를 구비하는 열처리장비에서 진행하는 소자분리막 제조 방법.
  3. 제2항에 있어서,
    상기 핫플레이트와 램프를 이용하여 상기 베이킹된 스핀온절연막이 형성된 기판을 100~1000℃의 온도로 가열하는 소자분리막 제조 방법.
  4. 제1항에 있어서,
    상기 습식 분위기는 수소(H2)와 산소(O2)의 혼합 또는 탈이온수를 플로우(flow)시켜 진행하는 소자분리막 제조 방법.
  5. 제1항에 있어서,
    상기 큐어링은 30~60분 동안 진행하는 소자분리막 제조 방법.
  6. 제1항에 있어서,
    상기 베이킹된 스핀온절연막의 큐어링은 상기 습식 분위기로 인해 베이킹된 스핀온절연막의 상부영역과 하부영역에서 온도가 차별되는 소자분리막 제조 방법.
  7. 제6항에 있어서,
    상기 베이킹된 스핀온절연막은 하부영역보다 상부영역의 온도가 낮은 소자분리막 제조 방법.
  8. 제1항에 있어서,
    상기 액상의 스핀온절연막을 베이킹하는 단계는, 핫플레이트(hot plate) 또는 램프(ramp)를 구비하는 열처리장비에서 진행하는 소자분리막 제조 방법.
  9. 제8항에 있어서,
    상기 핫플레이트와 램프를 이용하여 상기 액상의 스핀온절연막이 형성된 기판을 50~200℃의 온도로 가열하는 소자분리막 제조 방법.
  10. 제1항에 있어서,
    상기 베이킹은 1~10분 동안 진행하는 소자분리막 제조 방법.
  11. 제1항에 있어서,
    상기 베이킹하는 단계와 큐어링하는 단계는 동일 챔버내에서 인시츄(in situ)로 진행하는 소자분리막 제조 방법.
  12. 제1항에 있어서,
    상기 트렌치는 상기 기판이 소자분리영역이 개방(open)된 패드층패턴을 더 포함한 상태에서, 상기 패드층패턴을 식각장벽으로 기판을 식각하여 형성하는 소자분리막 제조 방법.
KR1020070111610A 2007-11-02 2007-11-02 소자분리막 제조 방법 KR20090045669A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070111610A KR20090045669A (ko) 2007-11-02 2007-11-02 소자분리막 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070111610A KR20090045669A (ko) 2007-11-02 2007-11-02 소자분리막 제조 방법

Publications (1)

Publication Number Publication Date
KR20090045669A true KR20090045669A (ko) 2009-05-08

Family

ID=40855730

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070111610A KR20090045669A (ko) 2007-11-02 2007-11-02 소자분리막 제조 방법

Country Status (1)

Country Link
KR (1) KR20090045669A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106057639A (zh) * 2015-04-08 2016-10-26 苏斯微技术光刻有限公司 用于涂覆基板的方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106057639A (zh) * 2015-04-08 2016-10-26 苏斯微技术光刻有限公司 用于涂覆基板的方法
CN106057639B (zh) * 2015-04-08 2021-09-21 苏斯微技术光刻有限公司 用于涂覆基板的方法

Similar Documents

Publication Publication Date Title
KR100574731B1 (ko) 반도체 장치의 제조 방법
US6566229B2 (en) Method of forming an insulating layer in a trench isolation type semiconductor device
US6635586B2 (en) Method of forming a spin-on-glass insulation layer
US8420541B2 (en) Method for increasing adhesion between polysilazane and silicon nitride
WO2016083332A1 (en) Method for direct bonding of semiconductor substrates
JP4417882B2 (ja) 半導体装置の製造方法
KR20100106127A (ko) 반도체 소자의 제조 방법
US6008108A (en) Method of fabricating a shallow-trench isolation structure in an integrated circuit
US6489252B2 (en) Method of forming a spin-on-glass insulation layer
US20120276714A1 (en) Method of oxidizing polysilazane
KR20090045669A (ko) 소자분리막 제조 방법
CN110211916B (zh) 浅沟槽隔离结构的制造方法
KR20100027388A (ko) 반도체 소자의 절연막 및 그를 이용한 반도체 소자의 형성방법
KR100670710B1 (ko) 반도체 소자의 소자분리막 제조 방법
KR100613453B1 (ko) 반도체 소자의 소자 분리층 형성 방법
KR100829371B1 (ko) 반도체 소자 제조방법
KR100286900B1 (ko) 반도체 소자 분리를 위한 트렌치 절연물 매입 방법
KR100461329B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR100567756B1 (ko) 반도체 소자 제조방법
KR100571484B1 (ko) 반도체 소자 제조방법
KR100780617B1 (ko) 반도체 소자의 제조방법
KR19990004576A (ko) 반도체소자의 소자분리절연막 형성방법
KR100620706B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR20060038243A (ko) 반도체소자의 트렌치 갭필 방법
KR20080114032A (ko) 반도체 소자의 소자분리막 형성방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination