KR100620706B1 - 반도체 소자의 소자 분리막 형성 방법 - Google Patents

반도체 소자의 소자 분리막 형성 방법

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Abstract

본 발명에 따른 반도체 소자의 소자 분리막 형성 방법은, 트렌치(trench)가 형성된 웨이퍼 기판을 준비하는 단계; 트렌치(trench)를 산화물(oxide)로 갭필(gap-fill)하는 단계; 웨이퍼의 표면을 CMP 방식으로 평탄화 하는 단계; 웨이퍼 위에 게이트 산화막(gate oxide)을 증착하는 단계; 패터닝을 통해 게이트 산화막을 선택적으로 식각하는 단계; 트렌치에 형성된 보이드(void)를 제거하기 위해, 웨이퍼의 표면에 SOG(spin on glass)막을 코팅(coating)하는 단계를 포함하는 것을 특징으로 한다. 여기서 SOG막 코팅 후, 보이드(void) 이외의 부분에 형성된 SOG막을 제거하는 단계를 더 포함할 수 있다. 이때 보이드(void) 이외의 부분에 형성된 SOG막을 건식 식각(dry etching) 방법으로 제거하는 것이 바람직하다.
본 발명에 따르면, 반도체 소자의 소자 분리막 형성 과정에서 게이트 산화막의 식각 후, 트렌치(trench)에 갭필(gap-fill) 산화막의 손실로 인해 형성된 보이드(void)를 SOG막으로 채워줌으로써, 후속 공정 진행 중에 폴리실리콘 등의 물질이 보이드(void)에 채워지는 것을 방지하여, 모트(moat) 손상이나, 소자의 쇼트(short) 등의 문제점을 해결할 수 있다.
소자 분리막, 갭필(gap-fill), 보이드(void), SOG

Description

반도체 소자의 소자 분리막 형성 방법{Method for Forming the Isolation Layer of Semiconductor Device}
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 소자 분리막 형성 과정을 나타내는 공정 단면도.
도 2a는 종래 기술에 따른 방법으로 트렌치를 갭필한 경우의 반도체 소자의 소자 분리막을 나타내는 단면도.
도 2b는 종래 기술에 따른 방법으로 제조된 트렌치에 형성된 심(seam)을 나타내는 사진.
도 2c는 종래 기술에 따른 방법으로 제조된 트렌치에 형성된 보이드(void)를 나타내는 사진.
도 3은 일반적인 SOG 물질을 구성을 나타내는 화학식 구조도.
<도면의 주요 부호에 대한 설명>
11 : 웨이퍼 기판 13 : 산화막
15 : 질화막 17 : 포토레지스트층
19 : 라이너 산화막 21 : 소자 분리막
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로서, 좀 더 구체적으로는 트렌치에 갭필(gap-fill)하는 과정에서 발생될 수 있는 보이드(void)를 제거할 수 있는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
반도체 소자에는 트랜지스터(transistor), 캐패시터(capacitor) 등의 단위 소자로 된 셀들이 반도체 소자의 용량에 따라 한정된 면적 내에 다수개가 집적되는데, 이러한 셀들은 서로 독립적인 동작 특성을 위하여 전기적인 격리가 필요하다.
따라서, 이러한 셀들간의 전기적인 격리를 위한 방편으로서, 실리콘 기판을 리세스(recess)하고 필드 산화막을 성장시키는 LOCOS(Local Oxidation of Silicon) 방식과, 웨이퍼(wafer)를 수직방향으로 식각하여 절연 물질로 매립하는 STI(Shallow Trench Isolation) 방식이 잘 알려져 있다.
이 중에서 STI 방식은 반응성 이온 식각(Reactive Ion Etching ; RIE)이나 플라즈마 식각과 같은 건식 식각 기술을 사용하여 좁고 깊은 트렌치를 만들고, 그 속에 절연막을 채우는 방법으로, 실리콘 웨이퍼에 트렌치를 만들어 절연물을 집어넣기 때문에 버즈 비크와 관련된 문제가 없어진다. 또한 절연막이 채워진 트렌치는 표면을 평탄하게 하므로 소자 분리 영역이 차지하는 면적이 작아서 미세화에 유리한 방법이다. 이와 같이, 소자 활성 영역의 확보 측면에서 유리한 STI 방식은 접합 누설 전류면에서도 LOCOS 방식에 비해 향상된 특성을 보이고 있다. 이하에서는 STI 방식에 의한 소자 분리막의 형성 방법에 대해 살펴본다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 소자 분리막 형성 방 법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 소자간 분리를 위한 트렌치를 형성하고자 하는 웨이퍼 기판(11)상에 산화막(13)을 형성하며, 산화막(13) 위에 질화막(15)을 적층한다. 그리고 그 위에 식각 마스크로서 사용할 물질인 포토레지스트를 도포하여 포토레지스트층(17)을 형성한 후, 포토레지스트층(17)을 패터닝하여 식각하고자 하는 부분을 노출시키는 포토레지스트 패턴을 형성한다.
도 1b를 참조하면, 포토레지스트층(17)을 식각 마스크로 하여 질화막(15)과 산화막(13)을 웨이퍼 기판(11)이 노출될 때까지 선택적으로 건식 식각하며, 웨이퍼 기판(11)의 노출 부분을 소정 두께로 건식 식각하여 트렌치(T)를 형성한다.
도 1c 및 도 1d를 참조하면, 포토레지스트층(17)을 제거한 후 세정 공정을 거치며, 라이너 산화(Liner Oxidation) 공정을 수행, 즉 열공정을 통해 트렌치(T)의 표면을 성장시켜 라이너 산화막(19)을 형성한다.
도 1e를 참조하면, 도 1a 내지 도 1d의 공정을 거친 트렌치(T)를 포함한 구조물 전면에 갭필(gap-fill) 물질을 증착하여 소자 분리막(21)을 형성한다. 이후, 화학적기계적연마(CMP) 공정을 수행하여 질화막(15)의 상부 영역에 존재하는 산화막(21)을 평탄화 한 후, 게이트 산화막을 증착하고, 패터닝에 의해 그 게이트 산화막을 식각한다.
한편, 갭필(gap-fill) 공정에 사용되는 장비는 주로 APCVD가 사용되고, 위 장비는 벨트 타입(belt type)으로서 4개의 인젝터(injector)를 사용하여 증착이 이루어진다. 그리고 일반적으로 500℃의 반응 온도에서 O3/TEOS 방식으로 갭필(gap- fill) 공정공정이 이루어지는데, 각 생산하는 웨이퍼에 따라 증착 두께는 다르지만, 그 웨이퍼의 두께에 따라서 공정 조건이 변하는 것은 아니다. 따라서 위 타겟의 두께 값을 높이느냐 줄이느냐는 벨트의 속도에 의해 변한다. 예를 들어, 타겟의 두께가 8000Å 이라 가정하면 4개의 인젝터(injector)를 2 패스(pass)로 진행하게 된다. 이때 인젝터(injector) 1개의 두께는 1000Å이 된다.
이와 같은 종래 기술에 따라 갭필(gap-fill) 공정을 진행할 때, 고집적 회로나, 특정 소자의 트렌치에 갭필(gap-fill)이 충분히 이루어지지 않는 경우에는, 도 2a 에 도시된 바와 같이 게이트 산화물의 식각 후에 트렌치 부위에 보이드(void)가 형성될 수 있다. 예를 들면, 게이트 산화막을 식각할 때 사용되는 HF에 의해 트렌치를 매립하는 갭필(gap-fill) 산화막의 손실이 발생할 수 있고, 그로 인해 보이드(void)가 형성될 수 있다. 또한 CMP에 의한 평탄화 공정에서 산화막의 손실이 크게 발생한 경우에는, 후속의 건식 식각 또는 습식 식각과 같은 여러 공정을 거치면서 트렌치 부위에 보이드(void)가 형성될 수 있다. 한편, 도 2b에는 종래 기술에 따른 방법으로 제조된 트렌치에 심(seam)이 형성된 사진이 도시되어 있고, 도 2c에는 종래 기술에 따른 방법으로 제조된 트렌치에 보이드(void)가 형성된 사진이 도시되어 있다.
이처럼 트렌치의 갭필(gap-fill) 산화막에 심(seam) 또는 보이드(void)가 형성되면, 소자 분리막 상부 측벽에 모트(moat)를 유발하고, 이에 따라 그 모트(moat)를 중심으로 전계가 집중되고, 그로 인해 문턱 전압이 야기되어 반도체 소자의 리프레시 특성이 저하되는 문제점이 발생한다.
또한, 후속 공정에서 폴리실리콘이 그 보이드(void)에 들어가게 되어서, 소자 분리막이 원래 자신의 역할을 제대로 수행하지 못하게 되는 문제점도 발생할 수 있다.
본 발명의 목적은, 반도체 소자의 트렌치에 갭필이 충분히 이루어지지 않아 유발될 수 있는 모트(Moat) 손상이나, 소자의 쇼트(Short)로 인해 소자분리 역할을 제대로 하지 못하는 것을 해결하기 위한 것이다.
또한 본 발명의 다른 목적은, 게이트 산화막의 식각 후 트렌치 부위에 형성되는 보이드를 제거하여, 후속 공정을 진행할 때 폴리실리콘이 그 보이드를 채우지 않도록 하기 위한 것이다.
본 발명에 따른 반도체 소자의 소자 분리막 형성 방법은, 트렌치(trench)가 형성된 웨이퍼 기판을 준비하는 단계; 트렌치(trench)를 산화물(oxide)로 갭필(gap-fill)하는 단계; 웨이퍼의 표면을 CMP 방식으로 평탄화 하는 단계; 웨이퍼 위에 게이트 산화막(gate oxide)을 증착하는 단계; 패터닝을 통해 게이트 산화막을 선택적으로 식각하는 단계; 트렌치에 형성된 보이드(void)를 제거하기 위해, 웨이퍼의 표면에 SOG(spin on glass)막을 코팅(coating)하는 단계를 포함하는 것을 특징으로 한다. 여기서 SOG막 코팅 후, 보이드(void) 이외의 부분에 형성된 SOG막을 제거하는 단계를 더 포함할 수 있다. 이때 보이드(void) 이외의 부분에 형성된 SOG막을 건식 식각(dry etching) 방법으로 제거하는 것이 바람직하다.
그리고 SOG막의 코팅은, 회전하는 웨이퍼의 표면에 SOG 용액을 주입하는 단계; 주입된 SOG 용액을 베이크(bake)와 큐어링(curing) 과정을 거쳐서 경화시키는 단계로 이루어지는 것을 특징으로 한다. 한편, 웨이퍼의 표면에 코팅된 SOG막은 200Å 내지 300Å의 두께로 형성되는 것이 바람직하다.
구현예
이하 도면을 참조로 본 발명의 구현예에 대해 설명한다.
종래와 같은 방식으로, 질화막과 산화막을 웨이퍼 기판이 노출될 때까지 선택적으로 식각한 후, 웨이퍼 기판의 노출 부분을 소정 두께로 식각하여 트렌치(trench)를 형성한다. 이때, 열공정을 통해 트렌치의 표면을 성장시켜 라이너 산화막을 형성할 수 있다.
그리고 트렌치를 포함한 웨이퍼 기판 전면에 갭필(gap-fill) 산화막을 증착하여 트렌치를 매립한다. 이후, CMP(Chemical Mechanical Polishing) 공정을 수행하여 갭필(gap-fill) 산화막을 평탄화한다.
이후, 웨이퍼의 표면에 게이트 산화막을 증착하고, 패터닝에 의해 그 게이트 산화막을 선택적으로 식각한다. 이때, 게이트 산화막의 식각 공정으로 인해, 혹은 다른 이유로 인해, 트렌치를 매립하는 갭필(gap-fill) 산화막의 손실이 발생하여, 그 부위에 보이드(void)가 형성될 수 있다.
이처럼 트렌치 부위에 보이드(void)가 형성된 경우, 그 보이드(void)를 제거하기 위해 웨이퍼의 표면에 SOG(spin on glass)막을 코팅한다.
도 3에는 일반적으로 사용되는 SOG 물질의 화학 구조식이 도시되어 있다.
일반적으로 SOG(spin on glass) 물질은, 실란올(silanol) 화합물과 용제(solvent)가 혼합되어 있는 액체 용액으로, 주로 스핀(spin) 도포 방법에 의해 단차비가 큰 층간에 도포되어, 금속 배선을 형성을 위한 평탄화 물질로 이용되고 있다.
한편, 본 발명에 따른 SOG막의 코팅 방법은 다음과 같다.
SOG 물질 자체가 갖는 점성을 이용하여 회전하는 웨이퍼의 표면에 액상으로 SOG 용액을 주입한다. 이때, 상온 이상에서는 SOG 용액의 유동성으로 인해 하부막이 단차를 갖고 있다고 하더라도, 용이하게 웨이퍼의 표면 위에 평탄화 된 막을 형성할 수 있다. 그리고 베이크(bake) 및 큐어링(curing) 과정을 거쳐 웨이퍼 표면에 주입된 SOG 용액을 경화시켜서 원하는 성질을 갖는 막을 형성하게 된다. 여기서, 큐어링(curing) 과정에 의해 SOG막 내의 수분을 일정 부분 제거할 수 있다.
SOG막은 갭-필(gap-fill) 특성이 우수할 뿐만 아니라, 저온 공정이 가능하기 때문에 웨이퍼 기판에 열적 스트레스를 유발하지 않고, 또한 SOG막의 단점인 수분 문제는 큐어링(curing)을 통해 어느 정도 해결할 수 있다.
이와 같이 웨이퍼의 표면에 SOG막을 코팅시키게 되면, 트렌치에 형성되는 보이드(void)에도 SOG 물질이 채워져서 보이드(void)가 제거될 수 있다. 한편, 일반적으로 트렌치에 형성되는 보이드(void)의 크기가 대략 100~150Å이므로, 웨이퍼의 표면에 코팅된 SOG막은 200~300Å의 크기가 되도록 코팅하는 것이 바람직하다.
그리고 이와 같이 웨이퍼 표면에 SOG막이 코팅되면, 트렌치에 형성되는 보 이드(void)는 제거될 수 있지만, 동시에 웨이퍼의 표면 전체에 SOG막이 형성된다. 따라서 필요에 따라 보이드(void) 이외의 부분, 즉 보이드(void)에 형성된 SOG막을 제외하고 웨이퍼 표면에 형성된 SOG막은 이후 공정에서 건식 식각으로 제거하는 것이 바람직하다.
이와 같은 구성을 가지는 본 발명에 따르면, 반도체 소자의 특성은 변하지 않으면서도, 트렌치에 형성되는 보이드(void)를 제거함으로써, 이후 공정에서 그 보이드(void)에 다른 물질, 예를 들면 폴리실리콘 등이 채워지는 것을 방지하여, 모트(Moat) 손상이나, 소자의 쇼트(Short) 등의 문제가 생기지 않는다.
지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.
본 발명에 따르면, 반도체 소자의 소자 분리막 형성 과정에서 게이트 산화막의 식각 후, 트렌치(trench)에 갭필(gap-fill) 산화막의 손실로 인해 형성된 보이드(void)를 SOG막으로 채워줌으로써, 후속 공정 진행 중에 폴리실리콘 등의 물질이 보이드(void)에 채워지는 것을 방지하여, 모트(moat) 손상이나, 소자의 쇼트(short) 등의 문제점을 해결할 수 있다.

Claims (5)

  1. 트렌치(trench)가 형성된 웨이퍼 기판을 준비하는 단계;
    상기 트렌치(trench)를 산화물(oxide)로 갭필(gap-fill)하는 단계;
    상기 웨이퍼의 표면을 CMP 방식으로 평탄화 하는 단계;
    상기 웨이퍼 위에 게이트 산화막(gate oxide)을 증착하는 단계;
    패터닝을 통해 상기 게이트 산화막을 선택적으로 식각하는 단계;
    상기 트렌치에 형성된 보이드(void)를 제거하기 위해, 상기 웨이퍼의 표면에 SOG(spin on glass)막을 코팅(coating)하는 단계를 포함하며,
    상기 SOG막의 코팅은 회전하는 웨이퍼의 표면에 SOG 용액을 주입한 후, 베이크(bake)와 큐어링(curing) 과정을 통해 상기 SOG막을 경화시킴으로써 이루어지는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  2. 제1항에서,
    상기 SOG막 코팅 후, 보이드(void) 이외의 부분에 형성된 SOG막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  3. 제2항에서,
    상기 보이드(void) 이외의 부분에 형성된 SOG막을 건식 식각(dry etching) 방법으로 제거하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  4. 삭제
  5. 제1항에서,
    상기 웨이퍼의 표면에 코팅된 SOG막은 200Å 내지 300Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
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