KR100757125B1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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Abstract

반도체 장치는, 표면에 소자 분리 홈이 형성된 반도체 기판과, 상기 소자 분리 홈 내에 형성된 소자 분리 절연막과, 상기 소자 분리 홈과 상기 소자 분리 절연막 사이에 형성된 산화막을 포함하고, 상기 소자 분리 절연막은, 도포막 및 상기 도포막 상에 형성된 실리콘 산화막을 포함하고, 상기 산화막은, 상기 도포막과 상기 실리콘 산화막의 경계부에 대응한 상기 소자 분리 홈의 측면 상의 부분이, 상기 측면 상의 다른 부분보다도 두꺼운 막 두께를 포함한다.
반도체 장치, 소자 분리 홈, 도포막, 산화막, 실리콘 산화막

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법의 공정을 도시하는 단면도.
도 2는 도 1에 이은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법의 공정을 도시하는 단면도.
도 3은 도 2에 이은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법의 공정을 도시하는 단면도.
도 4는 도 3에 이은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법의 공정을 도시하는 단면도.
도 5는 도 4에 이은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법의 공정을 도시하는 단면도.
도 6은 도 5에 이은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법의 공정을 도시하는 단면도.
도 7은 도 6에 이은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법의 공정을 도시하는 단면도.
도 8a 및 도 8b는 본 발명의 제1 실시예에 따른 반도체 장치를 도시하는 단 면도.
도 9는 열 처리 온도와 웨트 에칭 레이트 비의 관계를 도시하는 도면.
도 10은 열 처리 온도와 막 수축율의 관계를 도시하는 도면.
도 11은 열 처리 온도와 막 밀도의 관계를 도시하는 도면.
도 12는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법의 공정을 도시하는 단면도.
도 13은 도 12에 이은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법의 공정을 도시하는 단면도.
도 14는 도 13에 이은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법의 공정을 도시하는 단면도.
도 15는 도 14에 이은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법의 공정을 도시하는 단면도.
도 16은 도 15에 이은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법의 공정을 도시하는 단면도.
도 17은 도 16에 이은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법의 공정을 도시하는 단면도.
도 18은 도 17에 이은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법의 공정을 도시하는 단면도.
도 19a 및 도 19b는 본 발명의 제2 실시예에 따른 반도체 장치를 도시하는 단면도.
도 20은 비교예의 반도체 장치의 제조 방법의 공정을 도시하는 단면도.
도 21은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법의 공정을 도시하는 단면도.
도 22는 도 21에 이은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법의 공정을 도시하는 단면도.
도 23은 도 22에 이은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법의 공정을 도시하는 단면도.
도 24는 도 23에 이은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법의 공정을 도시하는 단면도.
도 25는 도 24에 이은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법의 공정을 도시하는 단면도.
도 26은 도 25에 이은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법의 공정을 도시하는 단면도.
도 27a 및 도 27b는 본 발명의 제3 실시예에 따른 반도체 장치를 도시하는 단면도.
도 28은 비교예의 반도체 장치의 제조 방법의 문제점을 설명하기 위한 단면도.
도 29는 비교예의 반도체 장치의 제조 방법의 문제점을 설명하기 위한 단면도.
도 30은 비교예의 반도체 장치의 제조 방법의 문제점을 설명하기 위한 단면 도.
도 31은 비교예의 반도체 장치의 제조 방법의 문제점을 설명하기 위한 단면도.
도 32는 비교예의 반도체 장치의 제조 방법의 문제점을 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
101 : 실리콘 기판
102, 104 : 실리콘 열 산화막
103 : 실리콘 질화막
105 : STI용의 아이솔레이션 홈
106 : 폴리 실라잔막
<특허 문헌1> 일본 특개2002-203895호 공보
<관련 출원>
본 출원은 2004년 11월 25일 출원된 일본 특허 출원 번호 제2004-340794호에 기초한 것으로 그 우선권을 주장하며, 그 전체 내용이 참조로서 본 명세서에 포함된다.
본 발명은, 홈형의 소자 분리, 특히 샬로 트렌치 아이솔레이션(Shallow Trench Isolation·STI)을 이용하는 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
LSI의 미세화는, 고집적화에 의한 소자의 성능 향상(예를 들면 동작 속도 향상, 저소비 전력화) 및 제조 코스트의 억제를 목적으로 하고 있다. 최근, 최소 가공 치수는, 양산 레벨로 0.1 미크론 가까이까지 진행되어 오고 있다. 미세화 기술은 난이도가 높아지고 있지만, 앞으로도 0.1 미크론 이하까지 한층 더 미세화가 진전될 것으로 예측되고 있다. 개발 단계에서는, 로직 디바이스의 경우, 게이트 길이가 30 ㎚ 정도까지 미세화된 디바이스가 시작(試作)되고 있다.
고집적화를 위해서는, 소자 면적의 과반수를 차지하는 소자 분리 영역의 미세화가 중요하다. 최근, 미세한 소자 분리 영역의 형성 방법으로서는, STI 기술이 채용되고 있다. STI 기술은, 이방성 에칭으로 형성된 홈(소자 분리 홈) 내에 절연막(소자 분리 절연막)을 매립함으로써, 소자 분리 영역을 형성한다고 하는 기술이다.
상기 STI 기술에 의해, 홈 폭이 90 ㎚ 내지 70 ㎚ 정도의 0.1 미크론 이하에 달하는 소자 분리 영역이 실현되고 있다. 또한, 고집적이 중시되는 메모리라도, 마찬가지로 트랜지스터 등의 액티브 에리어 폭 및 소자 분리 영역 폭도, 역시 90 ㎚ 내지 70 ㎚ 정도의 0.1 미크론 이하의 영역에 도달하려고 하고 있다. 따라서, 메모리의 소자 분리 영역의 미세화도 중요하게 되고 있다.
미세화에 수반하여, 소자 분리 영역 형성의 곤란도가 증가하고 있다. 그 이 유는, 이하와 같다. 소자간의 분리 성능(절연성)은, 인접 소자간의 실효적 거리로 결정된다. 이 실효적 거리는, 소자 분리 홈의 한 쪽의 측벽으로부터 저면, 그리고 다른 쪽의 측벽을 따른 소자 분리 홈의 주변 길이의 최단 거리로 결정된다. 디바이스를 미세화해도, 분리 성능을 저하시키지 않기 위해서는, 상기 실효적 거리를 종래와 같은 수준으로 유지하는 것, 즉 소자 분리 홈의 깊이를 거의 일정하게 유지하는 것이 요청된다. 소자 분리 홈의 폭은, 미세화가 진행될수록 가늘게 되므로, 소자 분리 홈의 어스펙트비는, 미세화의 세대마다 높게 된다. 그 결과, 미세화에 수반하여, 소자 분리 영역 형성의 곤란도가 증가하는 것이다.
현재, 표준적인 소자 분리 절연막의 성막 기술 중 하나로서, 고밀도 플라즈마(High Density Plasma : HDP) CVD 프로세스가 있다. 상기 HDP - CVD 프로세스를 이용하여, 0.1 미크론 세대 이하의 소자 분리 홈 내에 실리콘 산화막(HDP 실리콘 산화막)을 형성하는 경우, 전술한 어스펙트비가 3 이상에 달한다. 그 때문에, 보이드(미충전)가 없는 HDP 실리콘 산화막을 소자 분리 홈 내에 형성하는 것은, 매우 곤란한 것으로 된다. 소자 분리 홈 내의 HDP 실리콘 산화막 내의 보이드는, 절연성의 저하를 초래한다.
한편, 최근, 소자 분리 절연막으로서. 스핀 온 글래스(SOG)막 등의 도포막이 집중적으로 검토되고 있다. 그 이유 중 하나는, 도포막은 유동성을 갖기 때문에, 고 어스팩트의 소자 분리 홈 내를 도포막으로 용이하게 매립할 수 있기 때문이다. 다른 이유로서는, 도포막은 기초 의존성이 약하므로, 보이드리스, 혹은 심리스의 소자 분리 절연막의 실현에 유효하기 때문이다.
도포막 내에는 많은 불순물이 포함되어 있다. 이 불순물에 의해, 도포막의 유동성이 초래된다. 도포막을 소성하여 얻어지는 소자 분리 절연막의 밀도는, 상기 불순물의 영향에 의해 낮게 된다. 따라서, 소자 분리 절연막으로서 사용되는 도포막의 웨트 에칭 내성은 약하다.
반도체 장치, 특히 로직 디바이스는, 막 두께가 상이한 복수의 게이트 산화막(멀티 게이트 옥사이드)을 구비하고 있다. 상기 멀티 게이트 옥사이드는 이하와 같이 하여 형성된다.
우선, 임의의 막 두께를 갖는 게이트 산화막이 형성되고, 그 후 이 게이트 산화막의 불필요한 부분이 웨트 에칭에 의해 제거된다. 다음으로, 다른 두께를 갖는 게이트 산화막이 형성되고, 그 후 해당 게이트 산화막의 불필요한 부분이 웨트 에칭에 의해 제거된다. 이와 같은 게이트 산화막의 형성 및 부분 제거가, 막 두께의 종류의 수만큼 반복되어, 멀티 게이트 옥사이드가 형성된다.
그러나, 상기한 바와 같이, 도포막의 웨트 에칭 내성은 낮으므로, 웨트 에칭의 반복에 의해, 도포막이 에칭된다. 이에 의해, 소자간의 분리 성능은 저하한다.
따라서, 상기 문제점을 회피하기 위해, 하이브리드 매립 프로세스가 많이 검토되고 있다. 하이브리드 매립 프로세스는, 소자 분리 홈 내에 도포막을 매립하는 공정과, 도포막을 드라이 프로세스에 의해 에치백하는 공정과, 도포막을 에치백하여 발생한 소자 분리 홈의 미충전 부분을 HDP 실리콘 산화막 등의 치밀한 절연막으로 매립하는 공정을 포함한다.
그러나, 종래의 하이브리드 매립 프로세스(특허문헌 1)에서는, 소자 특성의 열화가 발생되기 쉽다. 그 이유는 밝혀져 있지 않지만, 현 상황에서는, 이하의 이유(1) - (3)를 생각할 수 있다.
(1) 도포막을 균일하게 에치백하는 것이 어려운 것.
(2) 드라이 프로세스에 의해 도포막을 에치백하는 경우, 소자 분리 홈의 내면 상에 반응 생성물이 부착한다. 상기 반응 생성물은 웨트 에칭에 의해 제거된다. 이 때의 웨트 에칭에 의해, 도포막도 에칭된다. 이와 같이 도포막이 필요 이상으로 에칭되는 것은, HDP 실리콘 산화막에 의한 STI의 매립 불량을 일으켜 내압 등의 소자 등의 소자 특성 열화로 이어진다.
(3) 게이트 사전 형성 구조의 경우, 드라이 프로세스에 의해 도포막을 에치백하는 공정에서, 게이트 산화막의 단부에 플라즈마 데미지가 발생한다. 이에 의해, 소자 특성의 열화가 발생하기 쉽다.
본 발명에 따른 하나의 관점에 의하면, 표면에 소자 분리 홈이 형성된 반도체 기판과; 상기 소자 분리 홈 내에 형성된 소자 분리 절연막 -상기 소자 분리 절연막은, 도포막 및 상기 도포막 상에 형성된 실리콘 산화막을 포함함- 과; 상기 소자 분리 홈과 상기 소자 분리 절연막 사이에 형성된 산화막- 상기 산화막은, 상기 도포막과 상기 실리콘 산화막의 경계부에 대응한 상기 소자 분리 홈의 측면 상의 부분이, 상기 측면 상의 다른 부분보다도 두꺼운 막 두께를 포함함- 을 포함하는 반도체 장치를 제공한다.
본 발명에 따른 두번째 관점에 의하면, 표면에 소자 분리 홈이 형성된 반도체 기판과; 상기 소자 분리 홈 내에 형성된 소자 분리 절연막 -상기 소자 분리 절연막은 도포막 및 상기 도포막 상에 형성된 실리콘 산화막을 포함함- 과; 상기 소자 분리 홈과 상기 소자 분리 절연막 사이에 형성된 라이너막 -상기 라이너막은 상기 소자 분리 홈의 상부 측면 상의 부분이 위로 향하여 얇게 되는 막 두께를 포함함- 을 포함하는 반도체 장치를 제공한다.
본 발명에 따른 세번째 관점에 의하면, 반도체 기판의 표면에 소자 분리 홈을 형성하는 공정과; 상기 소자 분리 홈 내를 도포막으로 매립하는 공정과; 상기 도포막의 막 수축율이 소정 이하 및 상기 도포막의 밀도가 소정 이하로 되는 조건 중 적어도 한 쪽의 조건에서, 상기 도포막을 가열하는 공정과; 웨트 에칭을 이용한 에치백에 의해, 상기 소자 분리 홈 내의 상기 도포막의 상부를 제거하는 공정과; 상기 소자 분리 홈 내가 매립되도록, 상기 반도체 기판 상에 실리콘 산화막을 형성하는 공정과; CMP 프로세스를 이용하여 상기 실리콘 산화막을 평탄화하는 공정을 포함하는 반도체 장치의 제조 방법을 제공한다.
이하, 도면을 참조하면서 본 발명의 실시예를 설명한다.
(제1 실시예)
도 1 내지 도 7은, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법의 공정을 도시하는 단면도이다.
본 실시예는, 실리콘 기판 상에 게이트 산화막 및 게이트 전극을 형성하기 전에, STI를 형성하는 경우의 예이다.
본 실시예의 제조 방법은, 샬로 트렌치 내에 폴리 실라잔막을 매립하는 공정과, 웨트 에칭 기술을 이용한 에치백에 의해, 샬로 트렌치 내의 폴리 실라잔막의 상부를 제거하는 공정과, 폴리 실라잔막 상의 샬로 트렌치 내를 HDP 실리콘 산화막에 의해 매립하는 공정을 포함하고 있다.
상기 제조 방법에 의해, HDP 실리콘 산화막에 의해 STI 상부가 보호되는 구조가 얻어진다. 이에 의해, 멀티 게이트 옥사이드 프로세스와 같이, STI가 복수회 웨트 에칭에 노출되는 경우에도, 폴리 실라잔막의 에칭(STI의 저하)은 억제된다. 이하, 본 실시예의 상세 내용에 대하여 설명한다.
[도 1]
우선, 실리콘 기판(101) 상에 실리콘 열 산화막(102)이 형성되고, 그 후 실리콘 열 산화막 상에 CMP의 연마스토퍼로 되는 실리콘 질화막(103)이 형성된다. 실리콘 열 산화막(102)의 막 두께는, 예를 들면 5 ㎚, 실리콘 질화막(103)의 막 두께는, 예를 들면 180 ㎚이다.
다음으로, 기판 전체면 상에 RIE(Reactive Ion Etching) 프로세스 시의 마스크로 되는 CVD 실리콘 산화막이 형성되고, 그 후 상기 CVD 실리콘 산화막 상에 포토레지스트막이 도포된다.
다음으로, 통상의 리소그래피 프로세스에 의해 상기 포토레지스트막이 가공되고, 그 후 가공된 포토레지스트막(레지스트 패턴)을 마스크로 하여, RIE 프로세스에 의해, 상기 CVD 실리콘 산화막이 에칭되고, 하드 마스크가 형성된다. 그 후 상기 포토레지스트막은, 애셔 프로세스, 및 황산 과산화수소수 혼합액을 이용한 에 칭 프로세스에 의해 제거된다.
다음으로, 상기 하드 마스크(상기 CVD 실리콘 산화막)를 마스크로 하여, RIE 프로세스에 의해, 실리콘 질화막(103), 실리콘 열 산화막(102), 실리콘 기판(101)이 순차적으로 에칭되고, 실리콘 기판(101)의 표면에 에칭 깊이 350 ㎚의 홈(샬로 트렌치)이 형성된다. 그 후, 불산 증기에 의해, 상기 하드 마스크가 선택적으로 제거된다.
다음으로, 상기 샬로 트렌치의 내면(측면 및 저면)이 열 산화되고, 상기 내면 상에 두께 3 ㎚의 실리콘 열 산화막(104)이 형성된다.
이상의 공정을 거쳐, 샬로 트렌치와 그 내면을 피복하는 실리콘 열 산화막을 포함하는 STI용의 아이솔레이션 홈(105)이 형성된다. 도 1에는, 분리 폭이 상이한 3종류의 홈 영역을 포함하는 아이솔레이션 홈(105)이 도시되어 있다.
[도 2]
다음으로, 기판 전체면 상에 두께 650 ㎚의 폴리 실라잔막(106)이 스핀 코팅법을 이용하여 형성된다. 폴리 실라잔막(106)의 형성은 구체적으로는 이하와 같이 행해진다.
우선, 과수소화 실라잔(퍼하이드로 실라잔) 중합체[(SiH2NH)n]가 키시렌, 딥틸에테르 등 내에 분산되어, 과수소화 실라잔 중합체 용액이 생성되고, 그 후 상기 과 수소화 실라잔 중합체 용액이 스핀 코팅법에 의해, 실리콘 기판(101)의 표면 상에 도포된다. 액체의 도포이기 때문에, 본 실시예와 같은 고 어스팩트비의 아이솔 레이션 홈(105)의 내부에도, 보이드(미충전)나 시임(이음매 형상의 미충전)이 발생하지 않고, 상기 과수소화 실라잔 중합체를 포함하는 도포막이 매립된다.
스핀 코팅법의 조건은, 예를 들면 실리콘 기판(101)의 회전 속도가 1000 rpm, 실리콘 기판(101)의 회전 시간이 30초, 과수소화 실라잔 중합체 용액의 적하량이 2 cc 이다. 상기 조건에서, 두께 650 ㎚의 폴리 실라잔막(106)이 얻어진다.
다음으로, 상기 도포막에 대하여 소정의 열 처리가 행하여짐에 따라, 상기 도포막이 저불순물 농도의 폴리 실라잔막(106)으로 바뀌어진다.
구체적으로는, 우선 상기 도포막이 형성된 실리콘 기판(101)이 핫플레이트 상에서, 150 ℃에서 가열되고, 계속해서 실리콘 기판(101)이 불활성 가스 분위기 내에서 3분동안 베이킹됨으로써, 과수소화 실라잔 중합체 용액 내의 용매가 휘발된다. 이 상태에서는, 도포막 내에는, 용매 기인의 탄소 혹은 탄화수소가 불순물로서 수 퍼센트 내지 십수 퍼센트 정도 잔존하고 있다.
다음으로, 250 ℃ 내지 350 ℃의 수증기 분위기 중에서, 상기 도포막에 대하여 열 처리가 행하여진다. 상기 열 처리에 의해, 상기 도포막 내의 불순물 탄소나 탄화수소가 제거되고, 또한 상기 도포막 내의 Si-N 결합의 대부분이 Si-O 결합으로 전환된다. 이 반응은, 전형적으로는, 이하에 기재한 바와 같이 진행된다.
SiH2NH + 2O → SiO2 + NH3
이 반응 및 열 수축에 의해, 상기 도포막이 치밀화되어, CMP 가공을 행할 수 있는 폴리 실라잔막(106)(소자 분리 절연막)이 얻어진다.
[도 3]
다음으로, 실리콘 질화막(103)을 스토퍼로서, CMP 프로세스에 의해, 폴리 실라잔막(106)이 연마되고, 아이솔레이션 홈(105)의 내부에만 폴리 실라잔막(106)이 잔존된다.
[도 4]
다음으로, 100 : 1 희석 불산을 이용한 웨트 에칭에 의해, 폴리 실라잔막(106)이 300 ㎚ 에치백된다. 이 때, 후술하는 도 6의 공정에서, 아이솔레이션 홈 내에 HDP 실리콘 산화막(108)이 용이하게 매립되도록, 아이솔레이션 홈 내의 분리 폭이 상이한 복수의 홈 영역 내에서도, 폴리 실라잔막(106)은 등속으로 에치백되는 것이 바람직하다.
왜냐하면, 만약 좁은 아이솔레이션 홈(105) 내의 폴리 실라잔막(106)이, 넓은 아이솔레이션 홈(105) 내의 폴리 실라잔막(106)보다도 많이 에치백된다고 하면, 넓은 아이솔레이션 홈(105) 내에서 충분한 깊이까지 에치백할 수 없거나, 혹은 좁은 아이솔레이션 홈(105) 내에서 에치백량이 지나치게 많아, HDP 실리콘 산화막이 충분히 매립되지 않을 것으로 예상되기 때문이다.
본 실시예의 경우, 도 2의 공정에서, 250 ℃ 이상 350 ℃ 이하의 온도로 설정된 수증기 분위기 중에서, 폴리 실라잔막(106)이 가열되고 있으므로, 아이솔레이션 홈 내의 분리 폭이 상이한 복수의 홈 영역 내에서, 폴리 실라잔막(106)은 등속으로 에치백된다. 이하, 이 점에 대하여 다시 설명한다.
웨트 에칭 레이트는, 폴리 실라잔막의 원자수 밀도에 강하게 의존한다. 폴리 실라잔막의 원자수 밀도는, 상기 수증기 분위기 중에서의 열 처리의 온도에 강하게 의존한다.
도 9에, 폴리 실라잔막에 대한 열 처리의 온도(열 처리 온도)와, 좁은 홈(약 70 ㎚) 및 넓은 홈(약 1 미크론) 내에 매립된 폴리 실라잔막의 실리콘 열 산화막에 대한 웨트 에칭 레이트 비(선택비)의 관계를 나타낸다. 상기 열 처리는 수증기 분위기에서 행해졌다. 에칭 용액으로서는 100 : 1의 희석 불산이 이용된다.
도 10에 상기 열 처리 온도와 폴리 실라잔막의 원자수 밀도의 관계를 도시한다.
도 11에 상기 열 처리 온도와 폴리 실라잔막의 수축율의 관계를 도시한다.
도 9로부터, 상기 열 처리 온도를 250 ℃ 내지 350 ℃ 내의 범위로 설정함으로써, 실리콘 열 산화막에 대한 폴리 실라잔막의 선택비(웨트 에칭 레이트)는 10 이상으로 되고, 또한 좁은 홈 및 넓은 홈 내의 폴리 실라잔막을 동일한 레이트로 웨트 에칭할 수 있는 것을 알았다. 동일한 결과는, 실리콘 열 산화막을 CVD 실리콘 산화막으로 바꾸어도 얻어졌다.
도 10으로부터, 상기 열 처리 온도를 250 ℃ 내지 350 ℃ 내의 범위로 설정함으로써, 폴리 실라잔막의 수축율을 10% 이하로 할 수 있는 것을 알았다. 즉, 좁은 홈 및 넓은 홈 내의 폴리 실라잔막을 동일한 레이트로 웨트 엣칭할 수 있도록 하기 위해서는, 폴리 실라잔막의 수축율이 10% 이하로 되는 조건에서, 수증기 분위기 중에서 폴리 실라잔막을 가열하면 되는 것을 알았다.
도 11로부터, 상기 열 처리 온도를 250 ℃ 내지 350 ℃ 내의 범위로 설정함으로써, 폴리 실라잔막의 원자수 밀도를 6.O × 1022 ㎝-3 이하로 할 수 있는 것을 알았다. 즉, 좁은 홈 및 넓은 홈 내의 폴리 실라잔막을 동일한 레이트로 웨트 에칭할 수 있도록 하기 위해서는, 폴리 실라잔막의 원자수 밀도가 6.O × 1022 ㎝-3 이하로 되는 조건에서, 수증기 분위기 중에서 폴리 실라잔막을 가열하면 되는 것을 알았다.
즉, 본 발명자들은, SOG막의 일종인 폴리 실라잔막의 열 처리를 연구함으로써, 샬로 트렌치 폭에 의하지 않고 폴리 실라잔막을 등속 에치백할 수 있고, 또한 실리콘 열 산화막이나 CVD 실리콘 산화막에 대하여 10배 이상의 고선택비를 갖고, 폴리 실라잔막을 에칭할 수 있는 것을 발견하였다.
또한, 열 처리 온도가 350 ℃보다 낮은 경우, 좁은 홈 및 넓은 홈 내에 매립된 폴리 실라잔막의 웨트 엣칭 레이트는 동일하지만, 열 처리 온도가 250 ℃보다도 낮은 경우, 폴리 실라잔막의 웨트 에칭 레이트가 너무 빠르기 때문에, 가공 형상의 제어는 매우 곤란하였다.
여기서 상기 폴리 실라잔막의 열 처리로서, 280 ℃의 수증기 분위기 중에서 1 시간의 산화(열 처리)를 행한 경우, 폴리 실라잔막(106)의 원자수 밀도 5.9 × 1022 ㎝-3, 폴리 실라잔막(106)의 수축율 7.5%, 100 : 1의 희석 불산 웨트 에칭에서의 열 산화막에 대한 선택비 20이 실현되었다.
상기 조건의 열 처리를 행한 후에, 폴리 실라잔막(106)을 웨트 에칭으로 에치백한 결과, 아이솔레이션 홈의 분리 폭에 의하지 않는 등속 에칭이 실현되어, 폴리 실라잔막(106)의 잔여 막 두께를 거의 일정한 250 ㎚로 하는 것이 가능하였다.
도 28 및 도 29에, 폴리 실라잔막의 에치백이, RIE 프로세스 등의 드라이브 프로세스에 의해 행하여진, 비교예의 시료의 단면도를 도시한다.
도 28에 도시한 바와 같이 폴리 실라잔막(404)의 에치백이 드라이 프로세스에 의해 행해지는 경우, CMP 스토퍼의 실리콘 질화막(406)도 에칭된다. 그 때문에, 2회 CMP를 행하는 경우의 CMP의 제어성이 저하된다.
또한, 도 29에 도시한 바와 같이 STI 측벽이 역 테이퍼 형상으로 된다. 그 때문에, 상기 역 데이퍼 형상의 부분 내에, 게이트 전극으로 되는 다결정 실리콘막이 남기 쉽게 된다. 이에 의해, 쇼트 불량이 발생하기 쉽게 된다.
또한, 도 28, 도 29에서, 참조 부호 401은 실리콘 기판, 참조 부호 402, 403은 실리콘 열 산화막을 나타내고 있다.
도 30 및 도 31에 웨트 에칭에 의해, SOG막(404)의 에치백이 행하여진, 비교예의 시료의 단면도를 도시한다.
SOG막(404)의 웨트 에칭 레이트는 분리 폭에 의존한다. 즉, 좁은 홈 영역 내의 SOG막(404)의 웨트 에칭 레이트는, 넓은 홈 영역 내의 SOG막(404)의 웨트 에칭 레이트보다도 빠르게 된다.
그 때문에, 좁은 홈 영역 내의 SOG막(404)의 에치백 후의 막 두께가 우선되는 제어를 행하면, 넓은 홈 영역 내의 SOG막(404)의 에치백 후의 막 두께를 충분히 작게 할 수 없다. 그 결과, 도 30에 도시한 바와 같이 멀티옥사이드 형성 공정에서 넓은 홈 영역에 노출된 SOG막(404)이 에칭된다.
한편, 넓은 홈 영역 내의 SOG막(404)의 에치백 후의 막 두께가 우선되는 제어를 행하면, 좁은 홈 영역 내의 SOG막(404)의 에치백 후의 막 두께가 지나치게 작 아진다. 그 결과, 도 31에 도시한 바와 같이 HDP 실리콘 산화막(405)의 성막 시에 보이드(407)가 발생하여 버린다.
[도 5]
다음으로, 확산로를 이용한 750 ℃의 드라이 산화에 의해, 두께 3 ㎚의 실리콘 열산화막(107)이 형성된다. 이 때, 폴리 실라잔막(106)의 상면과 아이솔레이션 홈의 측면의 실리콘 기판(101)의 계면 근방에는 버즈빅이 발생하고, 상기 계면 근방에는 두께 4 ㎚의 실리콘 열 산화막(107)이 형성된다.
즉, 상기 계면 근방에서 국소적으로 두껍게 되는, 버즈빅 형상을 갖는 실리콘 열 산화막(107)이 형성된다. 후공정에서 폴리 실라잔막(106) 상에 HDP 실리콘 산화막(108)이 형성된다. 아이솔레이션 홈과 소자 분리 절연막(폴리 실라잔막(106), HDP 실리콘 산화막(108)) 사이에는, 실리콘 열 산화막(104, 107)이 형성되는 것으로 된다. 따라서, 실리콘 열 산화막(104, 107)의 막 두께는, 폴리 실라잔막(106)과 HDP 실리콘 산화막(108)의 경계부에 대응한 아이솔레이션 홈의 측면의 부분 위에서, 해당 측면 상의 다른 부분 위보다도 두껍다. 상기 버즈빅 형상을 얻기 위해서는, 750 ℃ 등의 저온에서의 드라이 산화가 필요하다.
또한, 비교예의 시료로서, 실리콘 열 산화막(107) 대신에, 900 ℃의 수증기 래디컬 산화에 의해, 버즈빅의 발생이 억제된 두께 3 ㎚의 실리콘 산화막을 포함하는 시료도 작성하였다.
[도 6]
다음으로, 핫 인산 중에서 실리콘 질화막(103)이 5 ㎚ 에치백되고, 실리콘 질화막(103)의 가로 방향으로의 돌출부가 제거된다. 그 후, 두께 500 ㎚의 HDP 실리콘 산화막(108)이 전체면에 퇴적되고, 아이솔레이션 홈 내가 HDP 실리콘 산화막(108)에 의해 완전하게 매립된다.
[도 7]
다음으로, CMP 프로세스에 의해, HDP 실리콘 산화막(108)이 평탄화된다. 다음으로, 웨트 에칭에 의해, HDP 실리콘 산화막(108)이 에치백되어, 원하는 높이를 갖는 HDP 실리콘 산화막(108)이 형성된다. 다음으로, 핫 인산 중에서, 실리콘 질화막(103)이 제거되고, STI 영역이 형성된다.
웨트 엣칭 시에, STI 상부는, HDP 실리콘 산화막(108)에 의해 보호된다. 이에 의해, 멀티옥사이드 프로세스와 같이, STI가 복수회 웨트 에칭에 노출되는 경우에도, STI의 저하는 발생되기 어렵게 된다.
그 후, 주지의 트랜지스터 등의 소자를 형성하는 공정이 이어지고, 도 8a 및 도 8b에 도시하는 반도체 장치가 얻어진다. 상기 트랜지스터는, 예를 들면 트렌치 DRAM 또는 트렌치 DRAM 혼재(혼재 LSI) 내의 메모리 셀 내의 트랜지스터이다.
도 8a 및 도 8b에서, Tr은 트랜지스터, 참조 부호 111은 익스텐션을 포함하는 소스/드레인, 참조 부호 112는 PMD(pre-metal dielectrics)라고 하는 절연막, 참조 부호 113은 컨택트 플러그, 참조 부호 114는 메탈 배선(제1 배선층), 참조 부호 115는 ILD(Interlayer dielectric)라고 하는 절연막(제1 ILD 층), 참조 부호 116은 컨택트 플러그, 참조 부호 117은 메탈 배선(제2 배선층), 참조 부호 118은 ILD라고 하는 절연막(제2 ILD 층)이다.
본 발명자들은, 본 실시예 및 상기 버즈빅의 발생이 억제된 비교예의 시료의 정션 리크를 평가하였다. 그 결과, 본 실시예의 경우, 정션 리크가 10 fA㎛(5 V 인가 시)인 데 대하여, 비교예의 시료인 경우, 정션 리크는 22 fA㎛(5 V 인가 시)이었다. 즉, 본 실시예에 따르면, 정션 리크를 비교예의 1/2 이하로 할 수 있으며, 정션 리크를 충분히 억제할 수 있는 것이 분명해졌다.
상기 결과가 얻어진 이유로서는, 본 실시예의 경우, 버즈빅을 발생시킨 것에 의해, 폴리 실라잔막과 HDP 실리콘 산화막의 계면의 불연속성에 기인하는 응력 집중이 완화되어, 그 결과로서 결정 결함이 억제된 것을 생각할 수 있다.
도 32에, 비교예의 시료의 단면도를 도시한다. 비교예의 경우, SOG막(404)과 HDP 실리콘 산화막(405)의 막질의 상위에 의해 발생하는 응력(압축 응력, 인장 응력)의 영향으로, SOG막(404)과 HDP 실리콘 산화막(405)의 계면 근방에 응력이 집중한다. 이 응력 집중에 의해, 비교예의 경우, 정션 리크가 야기된다.
(제2 실시예)
도 12 내지 도 18은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법의 공정을 도시하는 단면도이다.
본 실시예는, 실리콘 기판 상에 게이트 산화막 및 게이트 전극을 형성한 후에, STI를 형성하는 경우(게이트 사전 형성 구조의 경우)의 예이다.
게이트 사전 형성 구조의 경우, 게이트 단부에서의 전계 집중 등을 억제하는 것이 가능하게 된다고 하는 이점이 있는 반면, STI 형성 시의 열 공정에 의해, 게이트 산화막이 열 열화하거나, 혹은 게이트 산화막의 단부에 버즈빅이 발생하는 문 제가 발생하기 쉽다.
본 실시예에서는, 아이솔레이션 홈(샬로 트렌치) 내가 폴리 실라잔막에 의해 매립되기 전에, 아이솔레이션 홈의 내면(측면 및 저면) 상에 HTO막이 형성된다.
이에 의해, 게이트 산화막이 보호됨과 동시에, HDP 실리콘 산화막의 매립이 용이하게 행해진다. 이하, 본 실시예의 상세 내용에 대하여 설명한다.
[도 12]
우선, 실리콘 기판(201) 상에 게이트 산화막(202)이 형성되고, 그 후 게이트 산화막(202) 상에, 게이트 전극으로 되는 두께 150 ㎚의 다결정 실리콘막(203), CMP 프로세스 시의 연마 스토퍼로 되는 두께 100 ㎚의 실리콘 질화막(204)이 순차적으로 형성된다.
다음으로, 기판 전체면 상에 RIE 프로세스 시의 마스크로 되는 CVD 실리콘 산화막이 형성되고, 그 후 상기 CVD 실리콘 산화막 상에 포토레지스트막이 도포된다.
다음으로, 통상의 리소그래피 프로세스에 의해 포토레지스트막이 가공되고, 그 후 해당 가공된 포토레지스트막(레지스트 패턴)을 마스크로 하여 RIE 프로세스에 의해 상기 실리콘 산화막이 에칭되고, 하드 마스크가 형성된다. 그 후, 상기 포토레지스트막은, 애셔 및 황산 과산화수소수 혼합액을 이용한 에칭 프로세스에 의해 제거된다.
다음으로, 상기 하드 마스크(CVD 실리콘 산화막)를 마스크로 하여, RIE 프로세스에 의해, 실리콘 질화막(204), 다결정 실리콘막(203), 게이트 산화막(202), 실 리콘 기판(201)이 순차적으로 에칭되어, 실리콘 기판(201)의 표면에 에칭 깊이 200 ㎚의 홈(샬로 트렌치)이 형성된다. 그 후. 불산 증기에 의해, 상기 하드 마스크가 선택적으로 제거된다.
다음으로, 상기 홈의 내면(실리콘 기판(201) 및 다결정 실리콘막(203)의 노출면)이 열 산화되어, 이 내면 상에 두께 4 ㎚의 실리콘 열 산화막(205)이 형성된다.
이상의 공정을 거쳐, STI용의 아이솔레이션 홈(206)이 형성된다.
[도 13]
다음으로, 기판 전체면 상에 라이너막으로서의 두께 15 ㎚의 HTO(High Temperature Oxide)막(207)이 형성된다. HTO막(207)은, 예를 들면 SiH4과 N2O를 소스 가스에 이용한 CVD 프로세스에 의해 형성된다. 라이너막으로서 실리콘 질화막을 이용하여도 상관없다. 또한, HTO막(207) 이외의 산화막도 사용 가능하다. 라이너막을 이용함으로써 응력의 영향이 경감된다. 이에 의해, 양호한 STI 형상을 실현하는 것이 가능하게 된다.
[도 14]
다음으로, 기판 전체면 상에 두께 600 ㎚의 폴리 실라잔막(208)으로 되는 도포막이 스핀 코딩법을 이용하여 형성된다. 상기 도포막의 형성 방법은, 제1 실시예의 도포막의 형성 방법과 동일하다
다음으로, 250 ℃ 내지 350 ℃의 수증기 분위기 중에서, 상기 도포막에 대하 여 열 처리가 행하여진다. 본 실시예에서는, 상기 열 처리로서, 300 ℃의 수증기 분위기 중에서 30분간의 열 처리를 행하였다.
상기 열 처리에 의해, 상기 도포막 내의 불순물 탄소나 탄화수소가 제거되고, 또한 상기 도포막 내의 Si-N 결합의 대부분이 Si-O 결합으로 전환된다. 이 반응은 전형적으로는, 이하에 기재한 바와 같이 진행한다.
SiH2 NH + 2O → SiO2 + NH3
이 반응 및 열수축에 의해, 상기 도포막이 치밀화되어, CMP 가공을 행할 수 있는 폴리 실라잔막(208)이 얻어진다.
[도 15]
이어서, 실리콘 질화막(204)을 스토퍼로서, CMP 프로세스에 의해, 폴리 실라잔막(208) 및 HTO막(207)이 연마되고, 아이솔레이션 홈(206)의 내부에만 폴리 실라잔막(208)이 잔존된다.
[도 16]
이어서, 100 : 1 희석 불산을 이용한 웨트 에칭에 의해, 폴리 실라잔막(208)이 350 ㎚ 에치백된다. 이 때, 후술하는 도 17의 공정에서, 아이솔레이션 홈 내에, HDP 실리콘 산화막(209)이 용이하게 매립되도록, 아이솔레이션 영역의 폭에 상관없이, 폴리 실라잔막(208)은 등속으로 에치백되는 것이 바람직하다.
왜냐하면, 혹시 좁은 아이솔레이션홈 내의 폴리 실라잔막(208)이, 넓은 아이솔레이션홈 내의 폴리 실라잔막(208)보다도 많이 에치백된다고 하면, 넓은 아이솔 레이션 홈 내로 충분한 깊이까지 에치백할 수 없거나, 혹은 좁은 아이솔레이션 홈 내로 에치백량이 너무 많아, HDP 실리콘 산화막이 충분히 매립되지 않을 것으로 예상되기 때문이다.
본 실시예에서는, 상기한 바와 같이, 도 14의 공정에서, 300 ℃의 수증기 분위기 중에서 30분간의 산화(열 처리)를 폴리 실라잔막(208)에 대하여 행하였다. 이러한 경우, 폴리 실라잔막(208)의 원자수 밀도 5.9 × 1022 ㎝-3, 폴리 실라잔막(208)의 수축량 8.0 %, 100 : 1의 희석 불산 웨트 에칭에서의 열 산화막에 대한 선택비 15, HTO막에 대한 선택비 12가 실현되었다.
상기 열 산화막에 대한 선택비는 아이솔레이션 홈의 복수의 분리 폭이 상이한 홈 영역에서 동일하며, 폴리 실라잔막(208)의 잔막량은 150 ㎚이었다. 이에 의해, 폴리 실라잔막(208)은 게이트 산화막(202)의 하면보다도 낮은 위치까지 후퇴한 것이 된다. 게이트 산화막(202)의 하면보다도 낮은 위치까지 폴리 실라잔막(208)을 후퇴시킴으로써, 도포막의 불순물 등의 영향으로부터 게이트 산화막(202)을 보호할 수 있다.
상기 선택비가 실현됨으로써, 폴리 실라잔막(208)을 웨트 에칭에 의해 에치백한 후에도, 게이트 산화막(202)의 측면에는 5 ㎚ 이상의 HTO막(207)이 잔존한다. 이 잔존한 HTO막(207)에 의해, 게이트 사전 형성의 경우에 있어서, 게이트 산화막이, 에칭액(멀티 게이트 옥사이드 프로세스)에 의해, 침식되는 것은 억제된다.
또한, 폴리 실라잔막(208)의 에치백은, RIE 프로세스 등의 드라이 프로세스 를 이용하지 않고 행해지므로, 게이트 산화막의 단부에 플라즈마 손상이 발생하지는 않는다.
[도 17]
다음으로, 두께 500 ㎚의 HDP 실리콘 산화막(209)이 전체면에 퇴적되고, 아이솔레이션 홈 내이 HDP 실리콘 산화막(209)에 의해 완전하게 매립된다. 이 때, 남은 HTO막(207)은, 아이솔레이션 홈의 상부 측면 상의 부분이 위를 향하여, 막 두께가 얇게 된다. 그 결과, HDP 실리콘 산화막(209)이 매립되는 홈은, 테이퍼 형상을 갖는 것으로 된다. 이에 의해, 보이드의 발생이 억제된, HDP 실리콘 산화막(209)의 매립이 용이하게 행해진다.
또한, 비교예의 시료로서, 도 20에 도시한 바와 같이 본 실시예와 마찬가지의 형상을 갖는 아이솔레이션 홈의 내면 상에, 라이너막으로서 두께 15 ㎚의 LPCVD 실리콘 질화막(210)이 형성된 시료도 작성하였다. 상기 비교예의 시료는, STI 영역의 중앙부 내에 작은 보이드(211)가 발생하고 있는 것이 확인되었다.
[도 18]
다음으로, CMP 프로세스에 의해, HDP 실리콘 산화막(209)이 평탄화된다. 다음으로, 웨트 에칭에 의해, HDP 실리콘 산화막(209)이 에치백되어, 원하는 높이를 갖는 HDP 실리콘 산화막(209)이 형성된다. 다음으로, 핫 인산 속에서, 실리콘 질화막(204)이 제거되어, STI 영역이 형성된다.
그 후, 주지의 트랜지스터 등의 소자를 형성하는 공정이 계속되고, 도 19a 및 도 19b에 도시하는 반도체 장치가 얻어진다. 상기 트랜지스터는, 예를 들면 트 렌치 DRAM 또는 트렌치 DRAM 혼재(혼재 LSI) 내의 메모리셀 내의 트랜지스터이다.
도 19a 및 도 19b에서, Tr은 트랜지스터, 참조 부호 211은 익스텐션을 포함하는 소스/드레인, 참조 부호 212는 PMD라고 불리는 절연막, 참조 부호 213은 컨택트 플러그, 참조 부호 214는 메탈 배선(제1 배선층), 참조 부호 215는 절연막(제1 ILD 층), 참조 부호 216은 컨택트 플러그, 참조 부호 217은 메탈 배선(제2 배선층), 참조 부호 218은 절연막(제2 ILD 층)이다.
(제3 실시예)
도 21 내지 도 26은. 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법의 공정을 도시하는 단면도이다.
본 실시예는, 제2 실시예와 마찬가지로, 실리콘 기판 상에 게이트 산화막 및 게이트 전극을 형성한 후에, STI를 형성하는 경우(게이트 사전 형성 구조인 경우)의 예이다. 본 실시예에서는, 제2 실시예와 상이하고, 폴리 실라잔막의 도포 막 두께가 제어된다. 이에 의해, 제1 실시예 및 제2 실시예에서는 2회 필요한 CMP 프로세스를, 1회로 행할 수 있도록 된다. 이하, 본 실시예의 상세 내용에 대하여 설명한다.
[도 21]
우선, 제2 실시예와 마찬가지로, 실리콘 기판(301) 상에 게이트 산화막(302), 게이트 전극으로 되는 두께 100 ㎚의 다결정 실리콘막(303), CMP의 연마 스토퍼로 되는 두께 50 ㎚ 실리콘 질화막(304)이 형성된다.
여기서, 제2 실시예와 상이하고, 실리콘 질화막(304)의 막 두께가 얇은 이유 는, 이하와 같다. 본 실시예의 방법에서는, CMP 공정이 1회밖에 없다. 그 때문에, 실리콘 질화막(304)의 막 두께가 얇아도, 실리콘 질화막(304)은 연마 스토퍼로서의 기능을 완수하기 때문이다.
다음으로, 리소그래피 프로세스 및 RIE 프로세스에 의해, 실리콘 질화막(304), 다결정 실리콘막(303), 게이트 산화막(302), 실리콘 기판(301)이 순차적으로 가공되고, 실리콘 기판(301)의 표면에 에칭 깊이 200 ㎚의 홈(샬로 트렌치)이 형성되고, 또한 상기 홈의 내면 상에 두께 4 ㎚의 실리콘 열 산화막(305)이 열 산화에 의해 형성된다.
이상의 공정을 거쳐, STI용의 아이솔레이션 홈(306)이 형성된다.
[도 22]
다음으로, 제2 실시예와 마찬가지로, 기판 전체면 상에 라이너막으로서의 두께 15 ㎚의 HTO막(307)이 형성된다. 라이너막으로서 실리콘 질화막을 이용하여도 상관없다. 또한, HTO막(307) 이외의 산화막도 사용 가능하다. 라이너막을 이용함 으로써 응력의 영향이 경감된다. 이에 의해, 양호한 STI 형상을 실현하는 것이 가능하게 된다.
[도 23]
다음으로, 기판 전체면 상에 두께 200 ㎚의 폴리 실라잔막(308)으로 되는 도포막이 스핀 코팅법을 이용하여 형성된다. 상기 도포막의 형성 방법은, 제1 실시예의 도포막의 형성 방법과 동일하다.
이 때, 폴리 실라잔막(308)으로 되는 도포막을 얇게 형성함으로써, 좁은 아 이솔레이션 홈 속은 폴리 실라잔막(308)에 의해 거의 완전하게 매립되지만, 넓은 아이솔레이션 홈 속은 폴리 실라잔막(308)에 의해 부분적으로만 매립된다.
이어서, 250 ℃ 내지 350 ℃의 수증기 분위기 중에서, 상기 도포막에 대하여 열 처리가 행하여진다. 본 실시예에서는, 상기 열 처리로서, 300 ℃의 수증기 분위기 중에서 30분간의 산화를 행하였다.
상기 열 처리에 의해, 상기 도포막 내의 불순물 탄소나 탄화수소가 제거되고, 또한 상기 도포막 내의 Si-N 결합의 대부분을 Si-O 결합으로 전환한다. 이 반응은, 전형적으로는 이하에 기재한 바와 같이 진행한다.
SiH2 NH + 2O → SiO2 + NH3
이 반응 및 열수축에 의해, 상기 도포막이 치밀화되어, CMP 가공을 행할 수 있는 폴리 실라잔막(308)이 얻어진다.
[도 24]
다음으로, 100 : 1 희석 불산을 이용한 웨트 에칭에 의해, 폴리 실라잔막(308)이 250 ㎚ 에치백된다. 이 때, 아이솔레이션 홈의 폭에 상관없이, 폴리 실라잔막(308)은 등속으로 에치백된다. 이에 의해, 좁은 아이솔레이션 홈 내에는 폴리 실라잔막(308)이 150 ㎚ 잔존하여, 아이솔레이션 홈의 바닥 상승이 실현된다. 한편, 넓은 아이솔레이션 홈 내의 폴리 실라잔막(308)은 거의 완전하게 제거된다.
본 실시예에서는, 상기한 바와 같이, 도 23의 공정에서, 300 ℃의 수증기 분위기 중에서 30분간의 산화(열 처리)를 폴리 실라잔막(308)에 대하여 행하였다. 이 경우, 폴리 실라잔막(308)의 원자수 밀도 5.9 × 1022 ㎝-3, 폴리 실라잔막(308)의 수축량 8.0%, 100 : 1의 희석 불산 웨트 에칭에서의 열 산화막에 대한 선택비 15, HTO막(307)에 대한 선택비 12가 실현되었다.
상기 선택비가 실현됨으로써, 폴리 실라잔막(308)을 웨트 에칭에 의해 에치백한 후에도, 게이트 산화막(302)의 측면에는 5 ㎚ 이상의 HTO막(307)이 잔존한다. 이 잔존한 HTO막(307)에 의해·게이트 산화막이 에칭액에 의해 침식되는 것은 방지된다. 또한, 넓은 아이솔레이션 홈으로서는 폴리 실라잔막(308)과 HTO막(307)의 선택비가 충분히 확보되어 있기 때문에, 기판 표면이 노출되지 않고(넓은 아이솔레이션 홈 바닥부에서 HTO 잔막 2 ㎚ 이상), 폴리 실라잔막(308)만이 제거되었다.
[도 25]
다음으로, 두께 500 ㎚의 HDP 실리콘 산화막(309)이 전체면에 퇴적되어, 아이솔레이션 홈 내가 HDP 실리콘 산화막(309)에 의해 완전하게 매립된다. 이 때, 남은 HTO막(307)은, 아이솔레이션 홈의 상부 측면 상의 부분이 위를 향하여, 막 두께가 얇게 된다. 그 결과, HDP 실리콘 산화막(309)이 매립되는 홈은, 테이퍼 형상을 갖는 것으로 되므로, 보이드리스의 매립이 용이하게 행해진다.
[도 26]
다음으로, CMP 프로세스에 의해, HDP 실리콘 산화막(309) 및 HTO막(307)이 평탄화된다. 다음으로, 웨트 에칭에 의해, HDP 실리콘 산화막(309)이 에치백되어, 원하는 높이를 갖는 HDP 실리콘 산화막(309)이 형성된다. 다음으로, 핫 인산 속에 서, 실리콘 질화막(303)이 제거되어, STI 영역이 형성된다.
그 후, 주지의 트랜지스터 등의 소자를 형성하는 공정이 계속되고, 도 27a 및 도 27b에 도시하는 반도체 장치가 얻어진다. 상기 트랜지스터는, 예를 들면 트렌치 DRAM 또는 트렌치 DRAM 혼재(혼전 LSI) 중 메모리셀 내의 트랜지스터이다.
도 27a 및 도 27b에서, Tr은 트랜지스터, 참조 부호 311은 익스텐션을 포함하는 소스/드레인, 참조 부호 312는 PMD라고 불리는 절연막, 참조 부호 313은 컨택트 플러그, 참조 부호 314는 메탈 배선(제1 배선층), 참조 부호 315는 절연막(제1 ILD 층), 참조 부호 316은 컨택트 플러그, 참조 부호 317은 메탈 배선(제2 배선층), 참조 부호 318은 절연막(제2 ILD층)이다.
또한, 본 발명은 상기 실시예에 한정되는 것은 아니다. 예를 들면, 상기 실시예에서는, 반도체 기판으로서 실리콘 기판을 이용하였지만, 다른 반도체 기판을 이용하여도 상관없다. 예를 들면, SOI 기판이나, 액티브 에리어 내에 SiGe 영역을 포함하는 반도체 기판을 이용하여도 상관없다.
또한, 상기 실시예에서는, 도포막으로서는 폴리 실라잔막을 이용하였지만, 본 발명에 규정되는 막 밀도를 갖는 막, 혹은 본 발명에 규정되는 라이너막에 대한 웨트 에칭 레이트 선택비를 갖는 막이면, 상이한 약액으로 형성되는 도포막을 이용하는 것도 가능하다.
또한, 상기 실시예에서는, 도포막으로서는 폴리 실라잔막을 이용하였지만, 폴리 실라잔막 이외의 실리카계 피막 형성용 도포막을 이용하여도 상관없다. 이 경우에도, 폴리 실라잔막인 경우와 마찬가지로, 상기 실리카계 피막 형성용 도포막 으로 소자 분리 홈 내를 매립하고, 그 후 상기 실리카계 피막 형성용 도포막의 막 수축율이 소정 이하로 되는 조건 및 상기 실리카계 피막 형성용 도포막의 밀도가 소정 이하로 되는 조건 중 적어도 한 쪽의 조건에서, 상기 실리카계 피막 형성용 도포막을 가열하는 열 처리 공정을 행함으로써, 소자 분리 홈의 폭에 상관없이, 상기 실리카계 피막 형성용 도포막의 에칭 레이트를 거의 일정하게 할 수 있다.
이상, 실시예들을 통하여 본 발명을 설명하였지만, 추가의 장점 및 변경이 가능하다는 것은 본 기술 분야에 숙련된 자에게는 자명한 것이다. 따라서, 본 발명은 모든 점에서 상술한 설명 및 실시예에 제한되지 않으며, 본 발명의 범위는 상기한 실시예의 설명이 아니라 특허 청구 범위에 의해 정의되며, 또한 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것으로 의도되어야 한다.
이상, 본 발명에 따르면, 홈형의 소자 분리, 특히 샬로 트렌치 아이솔레이션을 이용하여 반도체 장치를 만들 수 있다.

Claims (20)

  1. 표면에 소자 분리 홈이 형성된 반도체 기판,
    상기 소자 분리 홈 내에 형성된 소자 분리 절연막 -상기 소자 분리 절연막은 도포막 및 상기 도포막 상에 형성된 실리콘 산화막을 포함함-, 및
    상기 소자 분리 홈과 상기 소자 분리 절연막 사이에 형성된 산화막 -상기 산화막은 상기 도포막과 상기 실리콘 산화막의 경계부에 대응한 상기 소자 분리 홈의 측면 상의 부분이, 상기 측면 상의 다른 부분보다도 두꺼운 막 두께를 포함함-
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 경계부에 대응한 상기 소자 분리 홈의 측면 상의 부분의 상기 산화막은 버즈빅 형상인 반도체 장치.
  3. 제1항에 있어서,
    상기 실리콘 산화막은, HDP 실리콘 산화막인 반도체 장치.
  4. 표면에 소자 분리 홈이 형성된 반도체 기판,
    상기 소자 분리 홈 내에 형성된 소자 분리 절연막 -상기 소자 분리 절연막은 도포막 및 상기 도포막 상에 형성된 실리콘 산화막을 포함함-, 및
    상기 소자 분리 홈과 상기 소자 분리 절연막 사이에 형성된 라이너막 -상기 라이너막은 상기 소자 분리 홈의 상부 측면 상의 부분이 위를 향하여 얇게 되는 막 두께를 포함함-
    을 포함하는 반도체 장치.
  5. 제1항에 있어서,
    상기 도포막은, 과수소화 실라잔 중합체의 도포막인 반도체 장치.
  6. 제4항에 있어서,
    상기 라이너막은, HDP 실리콘 산화막 또는 실리콘 질화막인 반도체 장치.
  7. 제4항에 있어서,
    상기 도포막의 원자수 밀도가 6.O × 1022 ㎝-3 이하인 반도체 장치.
  8. 반도체 기판의 표면에 소자 분리 홈을 형성하는 공정,
    상기 소자 분리 홈 내를 도포막으로 매립하는 공정,
    상기 도포막의 막 수축율이 소정 이하 및 상기 도포막의 밀도가 소정 이하로 되는 조건 중 적어도 한 쪽의 조건에서, 상기 도포막을 가열하는 공정,
    웨트 에칭을 이용한 에치백에 의해, 상기 소자 분리 홈 내의 상기 도포막의 상부를 제거하는 공정,
    상기 소자 분리 홈 내가 매립되도록, 상기 반도체 기판 상에 실리콘 산화막을 형성하는 공정, 및
    CMP 프로세스에 의해 상기 실리콘 산화막을 평탄화하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 도포막은 과수소화 실라잔 중합체의 도포막으로서,
    상기 도포막을 가열하는 공정은 수증기를 주성분으로 하는 분위기 중에서 상기 도포막을 가열하는 공정을 포함하는 반도체 장치의 제조 방법.
  10. 제8항에 있어서,
    상기 도포막이 과수소화 실라잔 중합체의 도포막으로서,
    상기 도포막을 가열하는 공정은 상기 도포막의 막 수축율이 10 % 이하로 되는 조건 및 상기 도포막의 원자수 밀도가 6.0 × 1022 ㎝-3 이하로 되는 조건 중 적어도 한 쪽의 조건에서, 수증기를 주성분으로 하는 분위기 중에서 상기 도포막을 가열하는 공정을 포함하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 도포막이 과수소화 실라잔 중합체의 도포막으로서,
    상기 수증기를 주성분으로 하는 분위기 중에서 상기 도포막을 가열하는 공정은 상기 분위기의 온도를 250 ℃ 이상 350 ℃ 이하로 설정하는 공정을 포함하는 반도체 장치의 제조 방법.
  12. 제8항에 있어서,
    상기 실리콘 산화막은 고밀도 플라즈마 CVD 프로세스에 의해 형성되는 반도체 장치의 제조 방법.
  13. 제8항에 있어서,
    상기 소자 분리 홈의 측면의 상기 반도체 기판을 산화하는 공정 -상기 측면은 상기 소자 분리 홈 내의 상기 도포막의 상부를 제거하는 웨트 에칭을 이용한 에치백에 의해 노출된 면임- 을 더 포함하는 반도체 장치의 제조 방법.
  14. 제8항에 있어서,
    상기 소자 분리 홈 내를 도포막으로 매립하기 전에, 상기 소자 분리 홈의 내면을 라이너막으로 피복하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 라이너막은, HTO막 또는 실리콘 질화막인 반도체 장치의 제조 방법.
  16. 제8항에 있어서,
    상기 웨트 에칭을 이용한 에치백에 의해, 상기 소자 분리 홈 내의 상기 도포막의 상부를 제거하는 공정은, 상기 도포액의 웨트 에칭 레이트의 열 산화막의 웨트 에칭 레이트에 대한 비율을 10 이상으로 설정하는 반도체 장치의 제조 방법.
  17. 제8항에 있어서,
    상기 소자 분리 홈을 형성하기 전에, 상기 반도체 기판 상에 게이트 산화막 및 게이트 전극을 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 소자 분리 홈 내에 매립한 도포막의 최상면의 위치는, 상기 게이트 산화막의 하면의 위치보다 낮은 반도체 장치의 제조 방법.
  19. 제8항에 있어서,
    상기 소자 분리 홈은 제1 분리 폭을 갖는 제1 홈 영역 및 상기 제1 분리 폭보다도 넓은 제2 분리 폭을 갖는 제2 홈 영역을 포함하는 반도체 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 소자 분리 홈 내를 상기 도포막으로 매립하는 공정은, 상기 제1 홈 영역 내를 상기 도포막에 의해 거의 완전하게 매립하고, 상기 제2 홈 영역 내를 그 도중의 깊이까지 상기 도포막에 의해 매립하는 반도체 장치의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100121437A (ko) * 2009-05-08 2010-11-17 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 그 제조 방법

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4074292B2 (ja) * 2005-01-17 2008-04-09 株式会社東芝 半導体装置及びその製造方法
JP2007142311A (ja) * 2005-11-22 2007-06-07 Toshiba Corp 半導体装置及びその製造方法
US20070132056A1 (en) * 2005-12-09 2007-06-14 Advanced Analogic Technologies, Inc. Isolation structures for semiconductor integrated circuit substrates and methods of forming the same
JP2007221058A (ja) * 2006-02-20 2007-08-30 Toshiba Corp 半導体装置の製造方法
US7811935B2 (en) * 2006-03-07 2010-10-12 Micron Technology, Inc. Isolation regions and their formation
KR100854870B1 (ko) * 2006-05-12 2008-08-28 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP2007335807A (ja) * 2006-06-19 2007-12-27 Toshiba Corp 半導体装置の製造方法
JP2008041901A (ja) * 2006-08-04 2008-02-21 Toshiba Corp 半導体装置及びその製造方法
JP4950800B2 (ja) * 2006-08-25 2012-06-13 株式会社東芝 半導体装置の製造方法
KR100824184B1 (ko) * 2006-09-29 2008-04-21 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP2008091368A (ja) * 2006-09-29 2008-04-17 Toshiba Corp 半導体装置及びその製造方法
JP2008091614A (ja) * 2006-10-02 2008-04-17 Toshiba Corp 半導体装置およびその製造方法
JP5091452B2 (ja) * 2006-10-06 2012-12-05 株式会社東芝 半導体装置の製造方法
JP2008177277A (ja) * 2007-01-17 2008-07-31 Toshiba Corp フラッシュメモリ及びフラッシュメモリの製造方法
US20080179715A1 (en) * 2007-01-30 2008-07-31 Micron Technology, Inc. Shallow trench isolation using atomic layer deposition during fabrication of a semiconductor device
US8035159B2 (en) * 2007-04-30 2011-10-11 Alpha & Omega Semiconductor, Ltd. Device structure and manufacturing method using HDP deposited source-body implant block
US8129816B2 (en) 2007-06-20 2012-03-06 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US7892942B2 (en) * 2007-07-09 2011-02-22 Micron Technology Inc. Methods of forming semiconductor constructions, and methods of forming isolation regions
JP5069982B2 (ja) * 2007-09-06 2012-11-07 東京エレクトロン株式会社 半導体装置の製造方法および半導体装置
JP2009076637A (ja) * 2007-09-20 2009-04-09 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JP2009099909A (ja) * 2007-10-19 2009-05-07 Toshiba Corp 半導体装置の製造方法
JP2009164589A (ja) * 2007-12-12 2009-07-23 Elpida Memory Inc 半導体装置及びその製造方法
US20090194810A1 (en) * 2008-01-31 2009-08-06 Masahiro Kiyotoshi Semiconductor device using element isolation region of trench isolation structure and manufacturing method thereof
JP2010027904A (ja) 2008-07-22 2010-02-04 Elpida Memory Inc 半導体装置の製造方法
US7674684B2 (en) * 2008-07-23 2010-03-09 Applied Materials, Inc. Deposition methods for releasing stress buildup
JP5670777B2 (ja) * 2011-02-10 2015-02-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9121237B2 (en) 2011-07-28 2015-09-01 Baker Hughes Incorporated Methods of coating wellbore tools and components having such coatings
WO2014115600A1 (ja) * 2013-01-22 2014-07-31 ピーエスフォー ルクスコ エスエイアールエル 半導体装置の製造方法
CN110676221B (zh) * 2018-07-02 2022-04-19 联华电子股份有限公司 半导体元件及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001015618A (ja) 1999-06-30 2001-01-19 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JP2001068652A (ja) 1999-08-30 2001-03-16 Toshiba Corp 半導体装置及び不揮発性半導体記憶装置の製造方法
US6265282B1 (en) 1998-08-17 2001-07-24 Micron Technology, Inc. Process for making an isolation structure
KR20040033363A (ko) * 2002-10-14 2004-04-28 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7235856B1 (en) * 1997-12-18 2007-06-26 Micron Technology, Inc. Trench isolation for semiconductor devices
US6235606B1 (en) * 1999-01-04 2001-05-22 United Microelectronics Corp. Method of fabricating shallow trench isolation
KR100354439B1 (ko) * 2000-12-08 2002-09-28 삼성전자 주식회사 트렌치 소자 분리막 형성 방법
KR100512167B1 (ko) * 2001-03-12 2005-09-02 삼성전자주식회사 트렌치 소자 분리형 반도체 장치 및 트렌치형 소자 분리막형성방법
US6531377B2 (en) * 2001-07-13 2003-03-11 Infineon Technologies Ag Method for high aspect ratio gap fill using sequential HDP-CVD
US7214595B2 (en) * 2003-06-27 2007-05-08 Kabushiki Kaisha Toshiba Method of producing semiconductor devices
JP2005166700A (ja) * 2003-11-28 2005-06-23 Toshiba Corp 半導体装置及びその製造方法
JP4927321B2 (ja) * 2004-06-22 2012-05-09 ルネサスエレクトロニクス株式会社 半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6265282B1 (en) 1998-08-17 2001-07-24 Micron Technology, Inc. Process for making an isolation structure
JP2001015618A (ja) 1999-06-30 2001-01-19 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JP2001068652A (ja) 1999-08-30 2001-03-16 Toshiba Corp 半導体装置及び不揮発性半導体記憶装置の製造方法
KR20040033363A (ko) * 2002-10-14 2004-04-28 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100121437A (ko) * 2009-05-08 2010-11-17 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 그 제조 방법
KR101689885B1 (ko) 2009-05-08 2016-12-26 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 그 제조 방법

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Publication number Publication date
JP2006156471A (ja) 2006-06-15
US20060151855A1 (en) 2006-07-13
KR20060059186A (ko) 2006-06-01

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