JP4331133B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 39
- 238000004519 manufacturing process Methods 0.000 title claims description 33
- 230000003647 oxidation Effects 0.000 claims description 90
- 238000007254 oxidation reaction Methods 0.000 claims description 90
- 238000011282 treatment Methods 0.000 claims description 75
- 238000000034 method Methods 0.000 claims description 57
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 52
- 229910052710 silicon Inorganic materials 0.000 claims description 45
- 239000010703 silicon Substances 0.000 claims description 45
- 239000000758 substrate Substances 0.000 claims description 34
- 229920000642 polymer Polymers 0.000 claims description 27
- 230000001590 oxidative effect Effects 0.000 claims description 18
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 7
- 229910052760 oxygen Inorganic materials 0.000 claims description 7
- 239000001301 oxygen Substances 0.000 claims description 7
- 238000010438 heat treatment Methods 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 49
- 229910052814 silicon oxide Inorganic materials 0.000 description 49
- 238000002955 isolation Methods 0.000 description 48
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 44
- 229920001709 polysilazane Polymers 0.000 description 40
- 239000000243 solution Substances 0.000 description 20
- 239000011248 coating agent Substances 0.000 description 14
- 238000000576 coating method Methods 0.000 description 14
- 238000009792 diffusion process Methods 0.000 description 14
- 229910052581 Si3N4 Inorganic materials 0.000 description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 13
- 241000293849 Cordylanthus Species 0.000 description 9
- 239000012535 impurity Substances 0.000 description 9
- 239000011229 interlayer Substances 0.000 description 9
- 230000006866 deterioration Effects 0.000 description 8
- 230000007423 decrease Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 238000004528 spin coating Methods 0.000 description 7
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 6
- 229910052799 carbon Inorganic materials 0.000 description 6
- 239000002904 solvent Substances 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 4
- 230000000052 comparative effect Effects 0.000 description 4
- 229930195733 hydrocarbon Natural products 0.000 description 4
- 150000002430 hydrocarbons Chemical class 0.000 description 4
- 239000010410 layer Substances 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- DURPTKYDGMDSBL-UHFFFAOYSA-N 1-butoxybutane Chemical compound CCCCOCCCC DURPTKYDGMDSBL-UHFFFAOYSA-N 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 239000004215 Carbon black (E152) Substances 0.000 description 2
- CTQNGGLPUBDAKN-UHFFFAOYSA-N O-Xylene Chemical compound CC1=CC=CC=C1C CTQNGGLPUBDAKN-UHFFFAOYSA-N 0.000 description 2
- 229910018557 Si O Inorganic materials 0.000 description 2
- 229910007991 Si-N Inorganic materials 0.000 description 2
- 229910006294 Si—N Inorganic materials 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 239000011203 carbon fibre reinforced carbon Substances 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000012530 fluid Substances 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 239000011259 mixed solution Substances 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Inorganic materials [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 239000008096 xylene Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000003960 organic solvent Substances 0.000 description 1
- 230000000379 polymerizing effect Effects 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- Non-Volatile Memory (AREA)
- Element Separation (AREA)
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
Description
本発明は、過水素化シラザン重合体を含む溶液を用いてシリコンおよび酸素を含む絶縁膜を形成することを含む半導体装置の製造方法に関する。
ＬＳＩの微細化は、高集積化による素子の性能向上（例えば動作速度向上、低消費電力化）および製造コストの抑制を目的としている。近年、最小加工寸法は、量産レベルで０．１ミクロン近くまで進められてきている。微細化技術は難度が高まってきてはいるものの、今後も０．１ミクロン以下まで一層の微細化が進展していくことが予測されている。
開発段階では、ロジックデバイスの場合、ゲート長が３０ｎｍ程度まで微細化されたデバイスが試作されている。
高集積化のためには、素子面積の過半を占める素子分離領域の微細化が重要である。近年、微細な素子分離領域の形成方法としては、ＳＴＩ（Shallow Trench Isolation）技術が採用されている。ＳＴＩ技術は、異方性エッチングで形成された溝（素子分離溝）内に絶縁膜（素子分離絶縁膜）を埋め込むことによって、素子分離領域を形成するという技術である。
上記ＳＴＩ技術により、溝幅が９０ｎｍから７０ｎｍ程度の０．１ミクロン以下に達する素子分離領域が実現されている。また、高集積が重視されるメモリでも、同様に、トランジスタなどのアクティブエリア幅および素子分離領域幅も、やはり９０ｎｍから７０ｎｍ程度の０．１ミクロン以下の領域に達しようとしている。したがって、メモリの素子分離領域の微細化も重要になってきている。
微細化に伴い、素子分離領域形成の困難度が増している。その理由は、以下の通りである。素子間の分離性能（絶縁性）は、隣接素子間の実効的距離で決まる。この実効的距離は、素子分離溝の一方の側壁から底面そして他方の側壁に沿った素子分離溝の周辺長の最短距離で決まる。デバイスを微細化しても、分離性能を低下させないためには、上記実効的距離を従来並みに保つこと、すなわち、素子分離溝の深さをほぼ一定に保つことが求められる。素子分離溝の幅は、微細化が進むほど細くなるので、素子分離溝のアスペクト比は、微細化の世代毎に高くなる。その結果、微細化に伴い、素子分離領域形成の困難度が増加するのである。
現在、標準的な素子分離絶縁膜の成膜技術の一つとして、高密度プラズマ（High Density Plasma: HDP）ＣＶＤプロセスがある。該ＨＤＰ−ＣＶＤプロセスを用いて、０．１ミクロン世代以下の素子分離溝内にシリコン酸化膜（ＨＤＰシリコン酸化膜）を形成する場合、前述のアスペクト比が３以上に達する。そのため、ボイド（未充填）がないＨＤＰシリコン酸化膜を素子分離溝内に形成することは、非常に困難なものとなる。素子分離溝内のＨＤＰシリコン酸化膜中のボイドは、絶縁性の低下を招く。
現在、微細化の進んだ素子分離溝の埋め込み技術としては、スピンコーティング法で形成されたスピンオングラス（ＳＯＧ）膜、あるいは、Ｏ3 ／ＴＥＯＳ膜等の流動性を有する絶縁膜で素子分離溝を埋め込む方法、あるいは、実績のあるＨＤＰシリコン酸化膜と上述した流動性を有する絶縁膜とで素子分離溝を埋め込む方法が有望になると考えられている。
流動性を有する絶縁膜を用いた埋め込み技術の一つとして、素子分離溝が形成されたシリコン基板上に過水素化シラザン重合体（ポリシラザン）を含む溶液を塗布して、素子分離溝内をポリシラザン膜で埋め込み、その後、拡散炉を用いて、水蒸気雰囲気中でポリシラザン膜を加熱することにより、ポリシラザン膜をシリコン酸化膜に変えるという方法が知られている（特許文献１，２）。
上記方法で形成されたシリコン酸化膜中には、原料に含まれる窒素（Ｎ）やジブチルエーテル等の有機溶媒中に含まれる炭素（Ｃ）などの不純物が残留している。シリコン酸化膜中に残留した不純物は、プラスの固定電荷として作用する。該固定電荷はシリコン酸化膜の絶縁特性の劣化を招く。
特開２００４−１７９６１４号公報
特開２００２−３６７９８０号公報
本発明の目的は、過水素化シラザン重合体を含む絶縁膜の特性劣化を抑制できる半導体装置の製造方法を提供することである。
本発明に係る半導体装置の製造方法は、基板上に過水素化シラザン重合体を含む溶液を塗布する工程と、前記溶液を加熱して、過水素化シラザン重合体を含む膜を形成する工程と、水蒸気圧が２０ＫＰａ〜４０ＫＰａの水蒸気雰囲気中で前記膜を酸化処理して、前記膜をシリコンおよび酸素を含む絶縁膜に変える工程とを含むことを特徴とする。
本発明の上記ならびにその他の目的と新規な特徴は、本明細書の記載および添付図面によって明らかになるであろう。
本発明によれば、過水素化シラザン重合体を含む絶縁膜の特性劣化を抑制できる半導体装置の製造方法を実現できるようになる。
以下、図面を参照しながら本発明の実施形態を説明する。
（第１の実施形態）
図１−図９は、第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。図１−図９は、トランジスタのチャネル幅方向における断面図である。
図１−図９は、第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。図１−図９は、トランジスタのチャネル幅方向における断面図である。
本実施形態では、トランジスタのゲート（ゲート酸化膜、浮遊ゲート電極）を形成する前に、素子分離溝を形成するプロセスについて説明する。
［図１]
シリコン基板１０１上に、ゲート酸化膜１０２、シリコン窒化膜１０３、ＣＶＤシリコン酸化膜１０４、レジストパターン１０５が順次形成される。ゲート酸化膜１０２は熱酸化膜である。ゲート酸化膜１０２の膜厚は例えば５ｎｍである。シリコン窒化膜１０３の膜厚は例えば１５０ｎｍである。シリコン窒化膜１０３はＣＭＰ（Chemical Mechanical Polishing）プロセス時に研磨ストッパとして使用される。
シリコン基板１０１上に、ゲート酸化膜１０２、シリコン窒化膜１０３、ＣＶＤシリコン酸化膜１０４、レジストパターン１０５が順次形成される。ゲート酸化膜１０２は熱酸化膜である。ゲート酸化膜１０２の膜厚は例えば５ｎｍである。シリコン窒化膜１０３の膜厚は例えば１５０ｎｍである。シリコン窒化膜１０３はＣＭＰ（Chemical Mechanical Polishing）プロセス時に研磨ストッパとして使用される。
［図２]
レジストパターン１０５をマスクにして、ＲＩＥ（Reactive Ion Etching）プロセスにより、ＣＶＤシリコン酸化膜１０４がエッチングされる。エッチングされたＣＶＤシリコン酸化膜１０４はハードマスクとして使用される。
レジストパターン１０５をマスクにして、ＲＩＥ（Reactive Ion Etching）プロセスにより、ＣＶＤシリコン酸化膜１０４がエッチングされる。エッチングされたＣＶＤシリコン酸化膜１０４はハードマスクとして使用される。
［図３]
レジストパターン１０５は、アッシャープロセスおよび硫酸過酸化水素水混合液を用いたウエットプロセスにより除去される。ＣＶＤシリコン酸化膜１０４をマスクにして、ＲＩＥプロセスにより、シリコン窒化膜１０３、ゲート酸化膜１０２、シリコン基板１０１が順次エッチングされ、シリコン基板１０１の表面に溝１０６が形成される。溝１０６の深さは例えば３００ｎｍである。
レジストパターン１０５は、アッシャープロセスおよび硫酸過酸化水素水混合液を用いたウエットプロセスにより除去される。ＣＶＤシリコン酸化膜１０４をマスクにして、ＲＩＥプロセスにより、シリコン窒化膜１０３、ゲート酸化膜１０２、シリコン基板１０１が順次エッチングされ、シリコン基板１０１の表面に溝１０６が形成される。溝１０６の深さは例えば３００ｎｍである。
［図４]
弗酸蒸気を用いて、ＣＶＤシリコン酸化膜１０４が選択的に除去される。溝１０６の内面に熱酸化膜１０７が形成される。熱酸化膜１０７の膜厚は例えば４ｎｍである。以上の工程を経て溝１０６と熱酸化膜１０７とを含む素子分離溝が得られる。
弗酸蒸気を用いて、ＣＶＤシリコン酸化膜１０４が選択的に除去される。溝１０６の内面に熱酸化膜１０７が形成される。熱酸化膜１０７の膜厚は例えば４ｎｍである。以上の工程を経て溝１０６と熱酸化膜１０７とを含む素子分離溝が得られる。
［図５]
スピンコーティング法を用いて、基板全面上にポリシラザン膜１０８が形成される。以下、ポリシラザン膜１０８の形成方法について詳細に説明する。
スピンコーティング法を用いて、基板全面上にポリシラザン膜１０８が形成される。以下、ポリシラザン膜１０８の形成方法について詳細に説明する。
キシレンやジブチルエーテル等の溶媒中に過水素化シラザン（パーハイドロシラザン）重合体［（ＳｉＨ2 ＮＨ）ｎ］が分散され、過水素化シラザン重合体溶液が生成される。
スピンコーティング法により、シリコン基板１０１上に過水素化シラザン重合体溶液が塗布され、過水素化シラザン重合体を含む塗布膜が形成される。塗布膜は、過水素化シラザン重合体溶液の塗布により形成されるので、ボイド（未充填）およびシーム（継ぎ目状の未充填）を招かずに、高アスペクト比の素子分離溝内は、塗布膜で埋め込まれる。
スピンコーティング法による塗布膜の成膜条件は、例えば、以下の通りである。シリコン基板１０１の回転速度：４０００ｒｐｍ、回転時間：３０秒、過水素化シラザン重合体溶液の滴下量：８ｃｃ、狙い塗布膜厚：５００ｎｍである。
塗布膜の形成後、シリコン基板１０１はホットプレーにより１８０℃に加熱され、続いて、シリコン基板１０１は不活性ガス雰囲気中で３分間ベークされる。これにより、過水素化シラザン重合体溶液中の溶媒が揮発され、塗布膜はポリシラザン膜１０８に変えられる。この段階のポリシラザン膜１０８中には、溶媒起因の炭素あるいは炭化水素が不純物として、数パーセントから十数パーセント程度残存している。
次に、２００℃程度の温度の拡散炉内にシリコン基板１０１が導入され、その後、拡散炉内の温度が所定の温度（２２０〜２８０℃）に昇温され、拡散炉内の温度が所定の温度に達したら、温度安定のため例えば５分以上待機される。これにより、ウェハ面内およびバッチ内の温度の均一性の向上が図れる。
［図６]
拡散炉内に水蒸気が導入され、所定の条件を満たした水蒸気雰囲気１０９中で、ポリシラザン膜１０８に対して第１の酸化処理が施される。水蒸気雰囲気１０９中の水蒸気の圧力（分圧）は２０Ｋｐａ〜４０Ｋｐａである。水蒸気雰囲気１０９の温度は、２２０℃〜２８０℃である。処理時間は例えば１時間程である。
拡散炉内に水蒸気が導入され、所定の条件を満たした水蒸気雰囲気１０９中で、ポリシラザン膜１０８に対して第１の酸化処理が施される。水蒸気雰囲気１０９中の水蒸気の圧力（分圧）は２０Ｋｐａ〜４０Ｋｐａである。水蒸気雰囲気１０９の温度は、２２０℃〜２８０℃である。処理時間は例えば１時間程である。
図２２は、水蒸気雰囲気中でベアシリコンウェハを酸化して形成された酸化膜の膜厚の面内均一性と圧力との関係を示す図である。図２２から、圧力が４０Ｋｐａを越えると、面内均一性が急激に低下することが分かる。圧力４０Ｋｐａを越えると、ウェハの周縁上において、酸化量が急激に大きくなる。これが面内均一性の低下の理由である。したがって、本実施形態では、第１の酸化処理の圧力は４０Ｋｐａ以下に設定される。
図２３は、水蒸気雰囲気中でベアシリコンウェハを酸化して形成された酸化膜のＣ濃度と圧力との関係を示す図である。図２３から、圧力が２０Ｋｐａ未満になると、Ｃ濃度が急激に増大し、Ｃ濃度が３×１０19ｃｍ-3を越えることが分かる。酸化膜中のＣは固定電荷となるので、Ｃ濃度が上記のような大きな値になると、メモリセル内のトランジスタの電気特性や信頼性が低下する。特に、トランジスタのフラットバンド電圧(Ｖｆｂ)シフトが顕著になる。Ｖｆｂシフトは、ゲート絶縁膜としてｈｉｇｈ−ｋ絶縁膜を用いた場合に、つまり、素子の微細化が進んだ場合に問題となる。したがって、本実施形態では、第１の酸化処理の圧力は２０Ｋｐａ以上に設定される。
図２４は、水蒸気雰囲気中でベアシリコンウェハを酸化して形成された酸化膜の密度と温度との関係を示す図である。図２４から、温度が２２０℃よりも低くなると、酸化膜の密度(膜密度)が急激に低下することが分かる。膜密度の低下は、ウエットエッチング耐性の低下、ＣＭＰ耐性の低下を招く。したがって、本実施形態では、第１の酸化処理の温度は２２０℃以上に設定される。
図２５は、水蒸気雰囲気中でベアシリコンウェハを酸化して形成された酸化膜のＣ濃度と温度との関係を示す図である。図２５から、温度が２８０℃を越えると、Ｃ濃度が急激に増加することが分かる。水蒸気雰囲気１０９中での酸化処理の段階では、膜の酸化(収縮)が進行する前に、Ｃを取り除く必要がある。温度が高いとＣの抜けが悪くなる。したがって、本実施形態では、第１の酸化処理の温度は２８０℃以下に設定される。
［図７]
水蒸気雰囲気１０９中での酸化処理(第１の酸化処理)の終了後、拡散炉内の温度がさらに昇温され、所定の条件を満たした水蒸気雰囲気１１０中で、ポリシラザン膜１０８に対して第２の酸化処理が施される。水蒸気雰囲気１１０中の水蒸気の圧力（分圧）は、第１の酸化処理の圧力以下かつ２０〜４０Ｋｐａである。水蒸気雰囲気１１０の温度は５００〜５８０℃である。処理時間は例えば１０分程度である。
水蒸気雰囲気１０９中での酸化処理(第１の酸化処理)の終了後、拡散炉内の温度がさらに昇温され、所定の条件を満たした水蒸気雰囲気１１０中で、ポリシラザン膜１０８に対して第２の酸化処理が施される。水蒸気雰囲気１１０中の水蒸気の圧力（分圧）は、第１の酸化処理の圧力以下かつ２０〜４０Ｋｐａである。水蒸気雰囲気１１０の温度は５００〜５８０℃である。処理時間は例えば１０分程度である。
本実施形態では、第１および第２の酸化処理は同一拡散炉内で行われる。これにより、処理時間が短縮され、生産性の向上が図られる。さらに、本実施形態では、第１および第２の酸化処理はバッチ式処理装置で行われる。これにより、単位時間当たりの処理量の増加が図れる。
図２６は、水蒸気雰囲気中でベアシリコンウェハを酸化して形成された酸化膜の膜厚(酸化膜厚)と圧力との関係を示す図である。図２６から、圧力が４０Ｋｐａを越えると、酸化膜厚が急激に増加することが分かる。酸化膜厚の急激の増加は、ポリシラザン膜の周辺構造(例えばアクティブエリア)が酸化されることを意味する。具体的には、図２７に示すように、ゲート酸化膜１０２のエッジが酸化され、これにより、該エッジの膜厚の増加(ゲートバーズビーク)１０２ｂｋが発生する。ゲートバーズビーク１０２ｂｋは素子の微細化を妨げる。したがって、本実施形態では、第２の酸化処理の圧力の上限は４０Ｋｐａ以下に設定される。
なお、ゲートバーズビークは、図２８に示すように、トランジスタのゲートを形成した後に、素子分離溝を形成するプロセスの場合(第２の実施形態)、より問題となる。
一方、第２の酸化処理の圧力の下限は、第１の酸化処理の場合と同様の理由により、２０Ｋｐａ以上に設定される。第２の酸化処理は、第１の酸化処理の圧力以下の圧力で行われる。これはゲートバーズビーク等のアクティブエリアの酸化を抑制するためである。
図２９は、水蒸気雰囲気中でベアシリコンウェハを酸化して形成された酸化膜のＣ濃度と温度との関係を示す図である。図２８から、温度が５００℃より低くなると、Ｃ濃度が急激に増加し、Ｃ濃度が３×１０19ｃｍ-3を越えることが分かる。Ｃ濃度がこのような大きな値になると、上記の通り、Ｖｆｂシフトが顕著になる。したがって、本実施形態では、第２の酸化処理の温度は５００℃以上に設定される。
図３０は、水蒸気雰囲気中でベアシリコンウェハを酸化して形成されたベアシリコンウェハ上の酸化膜厚と温度との関係を示す図である。図３０から、温度が５８０℃を越えると、酸化膜厚が急激に増加することが分かる。酸化膜厚の急激の増加は、上記の通り、ゲートバーズビークを招く。したがって、本実施形態では、第２の酸化処理の温度は５８０℃以下に設定される。第２の酸化処理は、第１の酸化処理よりも高い温度で行われる。これは、ポリシラザン膜１０８の酸化および緻密化を十分にするためである。
また、図２６および図３０から、第１の酸化処理の圧力および第２の酸化処理の温度を制御することにより、酸化膜厚の増加を１．５ｎｍ以下に抑制できることが分かる。本願発明者らの研究によれば、酸化膜厚の増加を１．５ｎｍ以下に抑制することにより、Ｖｆｂシフト等の電気特性の劣化を抑制できることが確認された。すなわち、酸化膜厚の増加を１．５ｎｍ以下に抑制することにより、ポリシラザン膜１０８周辺のアクティブエリアの周辺構造に影響を与えずに済むことが確認された。
［図８]
第１および第２の酸化処理により、ポリシラザン膜１０８中の不純物（炭素や炭化水素）が除去されるとともに、ポリシラザン膜１０８中のＳｉ−Ｎ結合の一部がＳｉ−Ｏ結合に転換され、ポリシラザン膜１０８はシリコン酸化膜１１１に変わる。この反応は典型的には以下に示すように進行する。
第１および第２の酸化処理により、ポリシラザン膜１０８中の不純物（炭素や炭化水素）が除去されるとともに、ポリシラザン膜１０８中のＳｉ−Ｎ結合の一部がＳｉ−Ｏ結合に転換され、ポリシラザン膜１０８はシリコン酸化膜１１１に変わる。この反応は典型的には以下に示すように進行する。
ＳｉＨ2 ＮＨ＋２Ｏ→ＳｉＯ2 ＋ＮＨ3
ベアシリコンウェハに対して上記第１および第２の酸化処理を施して得られた実施形態の酸化膜と、ベアシリコンウェハに対して酸化処理（５００℃、４０ＫＰａ、１５分の水蒸気雰囲気中での加熱処理）を施して得られた比較例の酸化膜とを比較した。その結果、表１に示す結果が得られた。
ベアシリコンウェハに対して上記第１および第２の酸化処理を施して得られた実施形態の酸化膜と、ベアシリコンウェハに対して酸化処理（５００℃、４０ＫＰａ、１５分の水蒸気雰囲気中での加熱処理）を施して得られた比較例の酸化膜とを比較した。その結果、表１に示す結果が得られた。
実施形態の酸化膜と比較例の酸化膜とを比較すると、酸化処理における酸化量の目安となるベアシリコンウェハ上の酸化膜厚はほぼ等しい。しかし、酸化膜中のＣ濃度に関しては、実施形態の酸化膜は比較例の酸化膜の１／８になり、Ｃ濃度は大幅に減少される。したがって、本実施形態によれば、膜質の良い素子分離絶縁膜としてのシリコン酸化膜を形成することができる。
なお、比較例の酸化処理によりシリコン酸化膜中の不純物の濃度を低くするためには、ポリシラザン膜の酸化量を多くすることが必要である。しかし、ポリシラザン膜の酸化量を多くすると、アクティブエリア内のシリコン酸化膜などの絶縁膜やゲート電極として使用するポリシリコン膜も酸化される。このようなアクティブエリア内の膜の酸化は、トランジスタの電気的特性や信頼性の劣化を招く。
アクティブエリア内の膜の酸化を抑制するためには、ポリシラザン膜の酸化量を減らせばよい。しかし、ポリシラザン膜の酸化量を減らすと、ポリシラザン膜中に残留する炭素等の不純物の量は十分には低減されなくなる。ポリシラザン膜中に残留した不純物はプラスの固定電荷として働く。したがって、アクティブエリア内の膜の酸化を抑制するために、ポリシラザン膜の酸化量を減らす方法でも、同様に、トランジスタの電気的特性の劣化は生じる。
その後、シリコン酸化膜１１１の緻密性をさらに高くするために、高温のアニールが行われる。典型的な条件は、雰囲気が乾燥酸素、温度が９００℃、時間が３０分である。
［図９]
シリコン窒化膜１０３をストッパとして、ＣＭＰプロセスにより、シリコン酸化膜１１１が研磨され、表面が平坦化される。シリコン酸化膜１１１は十分に緻密化されているので、ＣＭＰプロセス時におけるシリコン酸化膜１１１の劣化は抑制される。
シリコン窒化膜１０３をストッパとして、ＣＭＰプロセスにより、シリコン酸化膜１１１が研磨され、表面が平坦化される。シリコン酸化膜１１１は十分に緻密化されているので、ＣＭＰプロセス時におけるシリコン酸化膜１１１の劣化は抑制される。
その後、ホット燐酸を用いたウエットプロセスにより、シリコン窒化膜１０３を除去する工程、トランジスタ等の素子を形成する工程等の周知の工程を経て、図１０に示すＮＡＮＤタイプのフラッシュメモリが得られる。図１０において、１１２は浮遊ゲート電極、１１３はゲート電極間絶縁膜、１１４は制御ゲート電極、１１５はシリサイド層、１１６は層間絶縁膜を示している。
（第２の実施形態）
図１１−図２０は、第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。図１１−図２０は、トランジスタのチャネル幅方向における断面図である。
図１１−図２０は、第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。図１１−図２０は、トランジスタのチャネル幅方向における断面図である。
本実施形態では、トランジスタのゲート（ゲート酸化膜、浮遊ゲート電極）を形成した後に、素子分離領域を形成するプロセス(ＳＴＩプロセス)について説明する。本実施形態のＳＴＩプロセスは、素子分離溝内をＨＤＰ−ＣＶＤシリコン酸化膜とポリシラザン膜とで埋め込む工程と、減圧下の水蒸気雰囲気中にてポリシラザン膜に第１および第２の酸化処理を施して、ポリシラザン膜をシリコン酸化膜に変化する工程とを含む。
［図１１］
シリコン基板２０１に、ゲート酸化膜２０２、多結晶シリコン膜２０３、シリコン窒化膜２０４、ＣＶＤシリコン酸化膜２０５、レジストパターン２０６が順次形成される。ゲート酸化膜２０２は熱酸化膜である。多結晶シリコン膜２０３は加工されてゲート電極となる。シリコン窒化膜２０４はＣＭＰプロセス時に研磨ストッパとして使用される。
シリコン基板２０１に、ゲート酸化膜２０２、多結晶シリコン膜２０３、シリコン窒化膜２０４、ＣＶＤシリコン酸化膜２０５、レジストパターン２０６が順次形成される。ゲート酸化膜２０２は熱酸化膜である。多結晶シリコン膜２０３は加工されてゲート電極となる。シリコン窒化膜２０４はＣＭＰプロセス時に研磨ストッパとして使用される。
［図１２］
レジストパターン２０６をマスクにして、ＲＩＥプロセスにより、ＣＶＤシリコン酸化膜２０５がエッチングされる。エッチングされたＣＶＤシリコン酸化膜２０５はハードマスクとして使用される。
レジストパターン２０６をマスクにして、ＲＩＥプロセスにより、ＣＶＤシリコン酸化膜２０５がエッチングされる。エッチングされたＣＶＤシリコン酸化膜２０５はハードマスクとして使用される。
［図１３］
レジストパターン２０６は、アッシャープロセスおよび硫酸過酸化水素水混合液を用いたウエットプロセスにより除去される。ＣＶＤシリコン酸化膜２０５をマスクにして、ＲＩＥプロセスにより、シリコン窒化膜２０４、多結晶シリコン膜２０３、ゲート酸化膜２０２、シリコン基板２０１が順次エッチングされ、シリコン基板２０１の表面に溝２０７が形成される。溝２０７の深さは例えば２００ｎｍである。
レジストパターン２０６は、アッシャープロセスおよび硫酸過酸化水素水混合液を用いたウエットプロセスにより除去される。ＣＶＤシリコン酸化膜２０５をマスクにして、ＲＩＥプロセスにより、シリコン窒化膜２０４、多結晶シリコン膜２０３、ゲート酸化膜２０２、シリコン基板２０１が順次エッチングされ、シリコン基板２０１の表面に溝２０７が形成される。溝２０７の深さは例えば２００ｎｍである。
［図１４］
弗酸蒸気を用いて、ＣＶＤシリコン酸化膜２０５が選択的に除去される。溝２０７の内面に熱酸化膜２０８が熱酸化により形成される。熱酸化膜２０８の膜厚は例えば４ｎｍである。以上の工程を経て溝２０７と熱酸化膜２０８とを含む素子分離溝が得られる。
弗酸蒸気を用いて、ＣＶＤシリコン酸化膜２０５が選択的に除去される。溝２０７の内面に熱酸化膜２０８が熱酸化により形成される。熱酸化膜２０８の膜厚は例えば４ｎｍである。以上の工程を経て溝２０７と熱酸化膜２０８とを含む素子分離溝が得られる。
［図１５］
基板全面上に、ＨＤＰ−ＣＶＤシリコン酸化膜２０９が形成される。広い素子分離溝（溝２０７’）はＨＤＰ−ＣＶＤシリコン酸化膜２０９で完全に埋め込まれる。しかし、狭い素子分離溝（溝２０７）はＨＤＰ−ＣＶＤシリコン酸化膜２０９では完全に埋め込まれない。狭い素子分離溝内にはスリット状の隙間が残存する。このスリット状の間隙のアスペクト比は１０以上になる。したがって、ＨＤＰ−ＣＶＤシリコン酸化膜２０９のみで狭い素子分離溝内を埋め込むことは困難である。
基板全面上に、ＨＤＰ−ＣＶＤシリコン酸化膜２０９が形成される。広い素子分離溝（溝２０７’）はＨＤＰ−ＣＶＤシリコン酸化膜２０９で完全に埋め込まれる。しかし、狭い素子分離溝（溝２０７）はＨＤＰ−ＣＶＤシリコン酸化膜２０９では完全に埋め込まれない。狭い素子分離溝内にはスリット状の隙間が残存する。このスリット状の間隙のアスペクト比は１０以上になる。したがって、ＨＤＰ−ＣＶＤシリコン酸化膜２０９のみで狭い素子分離溝内を埋め込むことは困難である。
［図１６］
スピンコーティング法を用いて、基板全面上にポリシラザン膜２１０が形成される。以下、ポリシラザン膜２１０の形成方法について詳細に説明する。
スピンコーティング法を用いて、基板全面上にポリシラザン膜２１０が形成される。以下、ポリシラザン膜２１０の形成方法について詳細に説明する。
キシレンやジブチルエーテル等の溶媒中に過水素化シラザン（パーハイドロシラザン）重合体［（ＳｉＨ2 ＮＨ）ｎ］が分散され、過水素化シラザン重合体溶液が生成される。
スピンコーティング法により、シリコン基板２０１上に過水素化シラザン重合体溶液が塗布され、過水素化シラザン重合体を含む塗布膜が形成される。塗布膜は、過水素化シラザン重合体溶液の塗布により形成されるので、ボイド（未充填）およびシーム（継ぎ目状の未充填）を招かずに、高アスペクト比の素子分離溝内は、塗布膜で埋め込まれる。
スピンコーティング法による塗布膜の成膜条件は、例えば、以下の通りである。シリコン基板２０１の回転速度：４０００ｒｐｍ、回転時間：３０秒、過水素化シラザン重合体溶液の滴下量：８ｃｃ、狙い塗布膜厚：５００ｎｍである。
塗布膜の形成後、シリコン基板２０１はホットプレーにより１８０℃に加熱され、続いて、シリコン基板２０１が不活性ガス雰囲気中で３分間ベークされる。これにより、過水素化シラザン重合体溶液中の溶媒が揮発され、塗布膜はポリシラザン膜２１０に変えられる。この段階のポリシラザン膜２１０中には、溶媒起因の炭素あるいは炭化水素が不純物として、数パーセントから十数パーセント程度残存している。
次に、２００℃程度の温度の拡散炉内にシリコン基板２０１が導入され、その後、拡散炉内の温度が所定の温度（２２０〜２８０℃）に昇温され、拡散炉内の温度が所定の温度に達したら、温度安定のため５分以上待機される。これにより、ウェハ面内およびバッチ内の温度の均一性の向上が図れる。
［図１７］
拡散炉内に水蒸気が導入され、所定の条件を満たした水蒸気雰囲気２１１中で、ポリシラザン膜２１０に対して第１の酸化処理が度施される。水蒸気雰囲気２１１中の水蒸気の圧力（分圧）は２０Ｋｐａ〜４０Ｋｐａである。水蒸気雰囲気２１１の温度は、２２０℃〜２８０℃である。処理時間は１時間程である。すなわち、本実施形態の第１の酸化処理の圧力および温度の範囲およびその理由は、第１の実施形態の第１の酸化処理のそれらと同じである。
拡散炉内に水蒸気が導入され、所定の条件を満たした水蒸気雰囲気２１１中で、ポリシラザン膜２１０に対して第１の酸化処理が度施される。水蒸気雰囲気２１１中の水蒸気の圧力（分圧）は２０Ｋｐａ〜４０Ｋｐａである。水蒸気雰囲気２１１の温度は、２２０℃〜２８０℃である。処理時間は１時間程である。すなわち、本実施形態の第１の酸化処理の圧力および温度の範囲およびその理由は、第１の実施形態の第１の酸化処理のそれらと同じである。
［図１８]
水蒸気雰囲気２１１中での酸化処理(第１の酸化処理)の終了後、拡散炉内の温度がさらに昇温され、所定の条件を満たした水蒸気雰囲気２１２中で、ポリシラザン膜２１０に対して第２の酸化処理が度施される。水蒸気雰囲気２１２中の水蒸気の圧力（分圧）は、第１の酸化処理の圧力以下かつ２０〜４０Ｋｐａである。水蒸気雰囲気２１２の温度は５００〜５８０℃である。処理時間は例えば１０分程度である。第２の酸化処理は、第１の酸化処理の圧力以下の圧力で行われ、かつ、第１の酸化処理よりも高い温度で行われる。すなわち、本実施形態の第２の酸化処理の圧力および温度の範囲およびその理由は、第１の実施形態の第２の酸化処理のそれらと同じである。
水蒸気雰囲気２１１中での酸化処理(第１の酸化処理)の終了後、拡散炉内の温度がさらに昇温され、所定の条件を満たした水蒸気雰囲気２１２中で、ポリシラザン膜２１０に対して第２の酸化処理が度施される。水蒸気雰囲気２１２中の水蒸気の圧力（分圧）は、第１の酸化処理の圧力以下かつ２０〜４０Ｋｐａである。水蒸気雰囲気２１２の温度は５００〜５８０℃である。処理時間は例えば１０分程度である。第２の酸化処理は、第１の酸化処理の圧力以下の圧力で行われ、かつ、第１の酸化処理よりも高い温度で行われる。すなわち、本実施形態の第２の酸化処理の圧力および温度の範囲およびその理由は、第１の実施形態の第２の酸化処理のそれらと同じである。
従来のプロセスにより、トランジスタのゲートを形成した後に、素子分離溝を形成する場合、図２８に示したように、ゲートバーズビーク１０２ｂｋはゲート酸化膜１０２の端部上下のシリコン領域１０１，１１２に発生する。しかし、本実施形態のように、第２の酸化処理の圧力の上限を４０Ｋｐａ以下に設定することにより、ゲートバーズビーク１０２ｂｋは抑制される。これは、素子の微細化に寄与する。また、ＳＴＩプロセス時の熱工程によるゲート酸化膜１０２の熱劣化も抑制される。
本実施形態では、第１および第２の酸化処理は同一拡散炉内で行われる。これにより、処理時間が短縮され、生産性の向上が図られる。さらに、本実施形態では、第１および第２の酸化処理はバッチ式処理装置で行われる。これにより、単位時間当たりの処理量の増加が図れる。
［図１９]
第１および第２の酸化処理により、ポリシラザン膜２１０中の不純物（炭素や炭化水素）が除去されるとともに、ポリシラザン膜２１０中のＳｉ−Ｎ結合の一部がＳｉ−Ｏ結合に転換され、ポリシラザン膜２１０はシリコン酸化膜２１３に変わる。
第１および第２の酸化処理により、ポリシラザン膜２１０中の不純物（炭素や炭化水素）が除去されるとともに、ポリシラザン膜２１０中のＳｉ−Ｎ結合の一部がＳｉ−Ｏ結合に転換され、ポリシラザン膜２１０はシリコン酸化膜２１３に変わる。
その後、シリコン酸化膜２１の緻密化をさらに高くするために、高温のアニールが行われる。典型的な条件は、雰囲気が乾燥酸素、温度が９００℃、時間が３０分である。上記アニール後のシリコン酸化膜２１３中の窒素濃度は、２％である。
［図２０]
シリコン窒化膜２０４をストッパとして、ＣＭＰプロセスにより、シリコン酸化膜２１３が研磨され、表面が平坦化される。シリコン酸化膜２１３は十分に緻密化されているので、ＣＭＰプロセス時におけるシリコン酸化膜２１３の劣化は抑制される。
シリコン窒化膜２０４をストッパとして、ＣＭＰプロセスにより、シリコン酸化膜２１３が研磨され、表面が平坦化される。シリコン酸化膜２１３は十分に緻密化されているので、ＣＭＰプロセス時におけるシリコン酸化膜２１３の劣化は抑制される。
その後、ホット燐酸を用いたウエットプロセスにより、シリコン窒化膜２０４を除去する工程、トランジスタ等の素子を形成する工程等の周知の工程を経て、図２１に示すフラッシュメモリが得られる。図２０において、２１４はゲート電極間絶縁膜、２１５は制御ゲート電極、２１はシリサイド層、２１７は層間絶縁膜を示している。
なお、本発明は上記第１および第２の実施形態に限定されるものではない。例えば、第１の実施形態では、素子分離溝の埋め込み膜としてポリシラザン膜を用いた単層膜の例を示したが、第２の実施形態のように、ＨＤＰ−ＣＶＤシリコン酸化膜とポリシラザン膜とを含む積層膜を用いても構わない。ＨＤＰ−ＣＶＤシリコン酸化膜の代わりにＨＴＯ膜とポリシラザン膜とを含む積層膜を用いることも可能である。
また、上記実施形態では、本発明を素子分離絶縁膜として使用されるポリシラザン膜に適用した場合について説明したが、本発明は層間絶縁膜等の他の用途の絶縁膜に適用することも可能である。
例えば、層間絶縁膜として使用されているＨＤＰ−ＣＶＤシリコン酸化膜の代わりに、実施形態のポリシラザン膜を使用することが可能である。この場合、ＨＤＰ−ＣＶＤシリコン酸化膜を形成する場合とは異なり、層間絶縁膜が形成される領域上にはプラズマダメージは発生しない。これにより、層間絶縁膜が形成される領域内の膜、例えば、エッチングストッパ膜の性質が変化することは防止される。
また、上記実施形態では、基板としてシリコン基板を用いた場合について説明したが、ＳＯＩ基板あるいはＳｉＧｅ領域を含むシリコン基板を用いることも可能である。
また、上記実施形態では、ＮＡＮＤタイプのフラッシュメモリの場合について説明したが、本発明はＮＡＮＤタイプ以外(例えばＮＯＲタイプ)のフラッシュメモリにも適用できる。さらに、本発明は、フラッシュメモリ以外の半導体デバイスにも可能できる。
以上述べた実施形態をまとめると以下の通りである。
（１） 半導体装置の製造方法は、基板上に過水素化シラザン重合体を含む溶液を塗布する工程と、前記溶液を加熱して、過水素化シラザン重合体を含む膜を形成する工程と、減圧下の水蒸気雰囲気中で前記膜を酸化処理して、前記膜をシリコンおよび酸素を含む絶縁膜に変える工程とを含む。
（２） 上記（１）において、前記絶縁膜は素子分離絶縁膜または層間絶縁膜である。
（３） 上記（１）または（２）において、前記酸化処理は第１の酸化処理と第２の酸化処理を含み、前記第２の酸化処理は、前記第１の酸化処理の圧力以下の圧力で行い、前記第１の酸化処理よりも高温で行う。
（４） 半導体装置の製造方法は、半導体基板の表面に素子分離溝を形成する工程と、前記半導体基板上に過水素化シラザン重合体を含む溶液を塗布し、前記素子分離溝を前記溶液で埋め込む工程と、前記溶液を加熱して、前記素子分離溝を埋め込む、過水素化シラザン重合体を含む膜を形成する工程と、減圧下の水蒸気雰囲気中で前記膜を酸化処理して、前記膜をシリコンおよび酸素を含む絶縁膜に変える工程とを含む。
（５） 上記（４）において、前記減圧下の水蒸気雰囲気中で前記膜を酸化処理する前に、前記素子分離溝で素子分離されたゲート絶縁膜を形成する工程をさらに含む。
（６） 上記(４)または(５)において、前記半導体基板上に過水素化シラザン重合体を含む溶液を塗布する前に、ＨＤＰ−Ｃ６ＶＤプロセスにより前記素子分離溝内の一部をシリコン酸化膜で埋め込む工程をさらに含む。
（７） 上記(１)〜(６)のいずれかにおいて、前記酸化処理は、２０ＫＰａ〜４０ＫＰａの圧力で行う第１の酸化処理、および、２０ＫＰａ〜４０ＫＰａの圧力で行う第２の酸化処理を含み、かつ、前記第２の酸化処理の圧力を前記第１の酸化処理の圧力以下に設定する。
（８） 上記(７)において、前記第１の酸化処理を２２０℃〜２８０℃の温度で行い、前記第２の酸化処理を５００℃〜５８０℃の温度で行う。
（９） 上記(８)において、前記絶縁膜をウエットエッチングする工程または前記絶縁膜を研磨する工程をさらに含む。
（１０） 上記(７)〜（９）のいずれかにおいて、前記第１の酸化処理と前記第２の酸化処理を同一装置内で連続して行う。
（１１） 上記(７)〜（１０）のいずれかにおいて、前記第１の酸化処理と前記第２の酸化処理をバッチ式の拡散炉内で行う。
（１２） 上記(７)〜（１１）のいずれかにおいて、前記第１の酸化処理は、前記基板または前記半導体基板が導入された拡散炉内の温度が２２０℃〜２８０℃に達してから一定時間経過した後に、前記拡散炉内に水蒸気雰囲気を導入する工程を含む。
さらに、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
１０１…シリコン基板、１０２…ゲート酸化膜、１０３…シリコン窒化膜、１０４…ＣＶＤシリコン酸化膜、１０５…レジストパターン、１０６…溝、１０７…熱酸化膜、１０８…ポリシラザン膜、１０９…水蒸気雰囲気、１１０…水蒸気雰囲気、１１１…シリコン酸化膜、１１２…浮遊ゲート電極、１１３…ゲート電極間絶縁膜、１１４…制御ゲート電極、１１５…シリサイド層、１１６…層間絶縁膜、２０１…シリコン基板、２０２…ゲート酸化膜、２０３…多結晶シリコン膜(浮遊ゲート電極)、２０４…シリコン窒化膜、２０５…ＣＶＤシリコン酸化膜、２０６…レジストパターン、２０７…溝、２０８…熱酸化膜、２０９…ＨＤＰ−ＣＶＤシリコン酸化膜、２１０…ポリシラザン膜、２１１…水蒸気雰囲気、２１２…水蒸気雰囲気、２１３…シリコン酸化膜、２１４…ゲート電極間絶縁膜、２１５…制御ゲート電極、２１６…シリサイド層、２１７…層間絶縁膜。
Claims (5)
- 基板上に過水素化シラザン重合体を含む溶液を塗布する工程と、
前記溶液を加熱して、過水素化シラザン重合体を含む膜を形成する工程と、
水蒸気圧が２０ＫＰａ〜４０ＫＰａの水蒸気雰囲気中で前記膜を酸化処理して、前記膜をシリコンおよび酸素を含む絶縁膜に変える工程と
を含むことを特徴とする半導体装置の製造方法。 - 前記酸化処理は第１の酸化処理と第２の酸化処理を含み、
前記第２の酸化処理時における前記水蒸気雰囲気の水蒸気圧は、前記第１の酸化処理時における前記水蒸気雰囲気の水蒸気圧以下であり、前記第２の酸化処理は前記第１の酸化処理よりも高温で行うことを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記第１および第２の酸化処理の水蒸気圧は２０ＫＰａ〜４０ＫＰａ、かつ、前記第１の酸化処理の後に前記第２の酸化処理を行うことを特徴とする請求項２に記載の半導体装置の製造方法。
- 前記第１の酸化処理を２２０℃〜２８０℃の温度で行い、前記第２の酸化処理を５００℃〜５８０℃の温度で行うことを特徴とする請求項３に記載の半導体装置の製造方法。
- 前記第１の酸化処理と前記第２の酸化処理を同一装置内で連続して行うことを特徴とする請求項３または４に記載の半導体装置の製造方法。
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| US11/387,854 US7682927B2 (en) | 2005-03-25 | 2006-03-24 | Method of manufacturing semiconductor device |
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|---|---|
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| JP (1) | JP4331133B2 (ja) |
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| JP4748042B2 (ja) | 2006-11-30 | 2011-08-17 | 東京エレクトロン株式会社 | 熱処理方法、熱処理装置及び記憶媒体 |
| US20110151677A1 (en) * | 2009-12-21 | 2011-06-23 | Applied Materials, Inc. | Wet oxidation process performed on a dielectric material formed from a flowable cvd process |
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| JP4543617B2 (ja) * | 2002-04-22 | 2010-09-15 | セイコーエプソン株式会社 | アクティブマトリクス基板の製造方法、電気光学装置の製造方法、電子機器の製造方法、アクティブマトリクス基板の製造装置、電気光学装置の製造装置、及び電気機器の製造装置 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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