JP2009076638A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】シリコン基板に形成したトレンチに埋め込む塗布型酸化膜の膜質の改善を図る。
【解決手段】シリコン基板1にシリコン酸化膜4、多結晶シリコン膜5、シリコン窒化膜6を積層形成し、フォトリソグラフィ処理でトレンチ1aを形成する。トレンチ1a内にPSZ塗布液を塗布してPSZ膜2bを形成し、水蒸気酸化処理を行う。この後、洗浄装置7の温水8中で超音波(US)を印加しながら温水処理を行う。この後、再び水蒸気酸化処理を行う。温水処理で超音波を印加することでシリコン酸化膜2aを形成するので、酸化の促進とクラックの発生を防止できる。
【選択図】図6
【解決手段】シリコン基板1にシリコン酸化膜4、多結晶シリコン膜5、シリコン窒化膜6を積層形成し、フォトリソグラフィ処理でトレンチ1aを形成する。トレンチ1a内にPSZ塗布液を塗布してPSZ膜2bを形成し、水蒸気酸化処理を行う。この後、洗浄装置7の温水8中で超音波(US)を印加しながら温水処理を行う。この後、再び水蒸気酸化処理を行う。温水処理で超音波を印加することでシリコン酸化膜2aを形成するので、酸化の促進とクラックの発生を防止できる。
【選択図】図6
Description
本発明は、半導体基板を含んだ基板を加工する半導体装置の製造方法に係り、特に基板の凹部に形成する塗布型酸化膜の膜質の改善を図る技術に関する。
NAND型フラッシュメモリ装置に代表される微細加工を必要とする半導体装置において、素子分離領域をSTI(Shallow Trench Isolation)法により形成することが行われている。この構成においては、半導体基板の表面に形成したトレンチ内にシリコン酸化膜などを埋め込んで素子分離領域を形成する。従来は、P−CVD(plasma CVD)法などによるHDP(High Density Plasma)膜などをトレンチ内に埋め込むようにしていた。しかし、設計パターンの微細化が進むにしたがって、トレンチ内部への十分な埋め込みが難しくなってきている。
そこで、近年では、SOG(Spin On Glass)などの塗布型酸化膜を用いることが考えられている。塗布型酸化膜は、たとえばPSZ(Polysilazane;ポリシラザン)膜などがあるが、半導体基板への成膜時には液状の塗布液を塗布することで、メモリセル領域などのアスペクト比が高く開口幅の狭いトレンチ内部にも確実に充填することができる。また、周辺回路領域などの広いスペースのトレンチ内部にも厚く埋め込むことができる。
上記のようにして半導体基板に塗布をした塗布型酸化膜は、この後、熱処理を行って硬化させると共に、炭素(C)や窒素(N)などの不純物を除去する必要がある。しかし、ポリシラザン膜は、熱処理を行うときに膜収縮で発生する応力変動が高く、充填しているシリコン基板に達する程のクラックが発生することがある。
このため、クラックの発生を防止する目的で、たとえば特許文献1に示すように、熱処理による安定化処理のプロセス過程で、数工程の熱処理と数工程のウェット洗浄を組み合わせる方法があるが、このプロセス処理においては、工程数が大幅に増加し、製造コストが高くなる。例えば、PSZ塗布後に低温WVG(Water Vapor Generation)酸化(水素燃焼酸化)を行った後、PSZ膜の安定化のため、温水処理やSPM(Sulfuric Acid Peroxide Mixture)処理が数工程追加される場合がある。さらに、2ステップ目の熱処理とその後に数工程の温水処理やSPM処理が必要なケースもある。
特開2007−27697号公報
本発明は、基板に形成した凹部に埋め込む塗布型酸化膜の膜質の改善を図る半導体装置の製造方法を提供することを目的とする。
本発明の半導体装置の製造方法は、半導体基板を含む基板の表面に形成された凹部を埋め込むように塗布型酸化膜を塗布形成する工程と、前記基板を第1の温度で水蒸気酸化処理する工程と、前記基板を温水中に浸漬して超音波を印加する工程と、前記基板を前記第1の温度よりも高い第2の温度で水蒸気酸化処理する工程を行うところに特徴を有する。
また、本発明の半導体装置の製造方法は、半導体基板を含む基板の表面に形成された凹部に塗布型酸化膜形成用の溶液を塗布する工程と、前記基板を高温の塗布後ベーク温度でベークして前記凹部内を埋め込む状態に塗布型酸化膜を形成する工程と、前記基板を温水中に浸漬して超音波を印加する工程と、前記基板を水蒸気酸化処理する工程とを有するところに特徴を有する。
本発明によれば、基板に形成した凹部に埋め込む塗布型酸化膜の膜質の改善を図ることができる。
(第1の実施形態)
以下、本発明をNAND型フラッシュメモリ装置に適用した場合の第1の実施形態について図面を参照しながら説明する。なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
以下、本発明をNAND型フラッシュメモリ装置に適用した場合の第1の実施形態について図面を参照しながら説明する。なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
図1はNAND型フラッシュメモリ装置のメモリセル領域の一部のレイアウトパターンを示す平面図である。半導体基板としてのシリコン基板1に、素子分離領域としてのSTI(Shallow Trench Isolation)2が図2中Y方向に沿って所定間隔で複数本形成され、これによって活性領域3が図2中X方向に分離形成されている。活性領域3と直交する図2中X方向に沿って所定間隔でメモリセルトランジスタのワード線WLが形成されている。また、図2中X方向に沿って一対の選択ゲートトランジスタの選択ゲート線SGL1が形成されている。一対の選択ゲート線SGL1間の活性領域3にはビット線コンタクトCBがそれぞれ形成されている。ワード線WLと交差する活性領域3上には第1のゲート電極であるメモリセルトランジスタのゲート電極MGが、選択ゲート線SGL1と交差する活性領域3上には第2のゲート電極である選択ゲートトランジスタのゲート電極SGが形成されている。
図2は、図1中、切断線A−Aで示す部分に対応した断面図で、シリコン基板1に形成したトレンチに素子分離絶縁膜を埋め込むことによりSTI2を形成した状態を示している。この図2において、シリコン基板1の上面に所定間隔でトレンチ1aが形成されており、シリコン基板1の表層部が活性領域3として分離形成されている。トレンチ1aは、シリコン基板1を含んで構成される基板に形成された凹部に相当するものである。
STI2内には、シリコン酸化膜として塗布型酸化膜たとえばポリシラザンにより埋め込み形成されたシリコン酸化膜2aが設けられている。ポリシラザン塗布液は流動性が高く、アスペクト比が大きいトレンチ1aなどにおいてもボイドが形成されることなく確実に充填することができるものである。各活性領域3の上面には、ゲート絶縁膜としてシリコン酸化膜4、フローティングゲートとしての多結晶シリコン膜5、加工用のシリコン窒化膜6が積層形成されている。
上記構成は、この後、STI2をエッチバックすることで所定高さまで落とし込む構成とし、続いてシリコン窒化膜6を除去する。続いてメモリセルトランジスタとして形成するために、ゲート間絶縁膜およびコントロールゲートとなる多結晶シリコン膜を積層形成する一般的なNAND型フラッシュメモリの製造工程を経て図1に示すような構成を得るものである。
次に、図3〜6を参照してシリコン基板1にトレンチ1aを形成し、塗布型酸化膜としてポリシラザン塗布液を塗布し、STI2内にシリコン酸化膜2aを形成する工程について説明する。
まず、図3に示すように、シリコン基板1の上面にゲート絶縁膜としてシリコン酸化膜4を所定膜厚で形成する。この後、シリコン酸化膜4の上にフローティングゲートとなる多結晶シリコン膜5をLPCVD(Low Pressure Chemical Vapor Deposition)法を用い不純物を添加して所定膜厚で形成する。さらに、多結晶シリコン膜5の上面にエッチング用のハードマスク材となり且つCMP(Chemical Mechanical Polishing)処理でのストッパとなるシリコン窒化膜6を形成する。
まず、図3に示すように、シリコン基板1の上面にゲート絶縁膜としてシリコン酸化膜4を所定膜厚で形成する。この後、シリコン酸化膜4の上にフローティングゲートとなる多結晶シリコン膜5をLPCVD(Low Pressure Chemical Vapor Deposition)法を用い不純物を添加して所定膜厚で形成する。さらに、多結晶シリコン膜5の上面にエッチング用のハードマスク材となり且つCMP(Chemical Mechanical Polishing)処理でのストッパとなるシリコン窒化膜6を形成する。
続いて、図4に示すように、上記構成の上面からエッチングによりトレンチ1aを形成する。まず、フォトリソグラフィ処理により、シリコン窒化膜6の上面にレジストを塗布してパターンニングする。次に、RIE(Reactive Ion Etching)法などのドライエッチング処理により、パターンニングしたレジストをマスクとしてシリコン窒化膜6をエッチングし、続いてエッチングでパターン形成したシリコン窒化膜6をマスクとして多結晶シリコン膜5、シリコン酸化膜4およびシリコン基板1を順次エッチングする。これにより、シリコン基板1のメモリセル領域を所定深さまでエッチングしたトレンチ1aが形成される。
次に、図5に示すように、STI2を形成するためのPSZ膜2bを形成する。まず、トレンチ1aを形成したシリコン基板1の上面にPSZ塗布液をスピンコートなどで塗布し、所定のベーキング処理(たとえばホットプレートなどで150℃、3分程度加熱処理する)を行ってPSZ膜2bとする。PSZ塗布液は、具体的には過水素化シラザン重合体((SiH2NH)n)を含む溶液(過水素化シラザン溶液)であり、上記したスピンコートによりたとえば600nm程度の膜厚で塗布される。塗布された過水素化シラザン溶液に対して、ベーキング処理を行うことで過水素化シラザン溶液の溶媒が揮発されてPSZ膜2bとなる。
この後、200〜400℃の範囲で設定される第1の温度(例えば280℃、300℃など)で第1の水蒸気酸化(WVG;Water Vapor Generator)処理を行う。この第1の水蒸気酸化処理は、PSZ膜2bに対する膜質安定化熱処理として行われるものである。なお、400℃以下での水蒸気酸化を行った状態では、PSZ膜2bは、シリコン酸化膜(SiO2)2aとなっておらず、膜中にシリコンと水素の結合(Si−H)、窒素と水素の結合(N−H)、シリコンと窒素の結合(Si−N)などが残留していることがわかっている。
次に、図6に示すように、温水中での超音波印加の処理を行う。この温水中での超音波印加処理は、上記した第1の温度での水蒸気酸化処理ではPSZ膜2bがまだ不安定な状態であり、さらに高温の水蒸気酸化処理を行う際の前処理工程である。PSZ膜2bは、高温で急激な水蒸気酸化処理を行うと、PSZ膜2bに急激な膜収縮が発生してクラックが発生する。これを防止するためにPSZ膜2bを低温−高温の2段階で水蒸気酸化するが、それでもクラックが発生する可能性がある。そこで、高温水蒸気酸化前に、低温水蒸気酸化よりさらに低温の温水でPSZ膜2bの酸化を促進し、PSZ膜2bの膜質の安定化を図っている。なお、超音波印加は、PSZ膜2bの膜中深部まで温水による酸化を促進させるために行っている。
この温水処理では、図6に示しているようなバッチ式の洗浄装置7を用いて、50℃以上で好ましくは60℃の温水8中に浸漬する。この温水処理時に、洗浄装置7中の温水8に、超音波(Mega Sonic)を印加する(図6中、超音波を印加していることをUSで示す波線の矢印で模式的に表示)。超音波の周波数は、数百kHz〜数MHz程度の範囲で、たとえば800kHz(0.8MHz)に設定して印加する。また印加する超音波の出力は、数十kW〜数百Wの範囲で、たとえば100Wに設定している。また、温水処理の処理時間は、数十分以上程度で、たとえば30分程度で行う。
上記のように超音波を印加しながら温水処理を行うことで、単に温水処理のみによる酸化促進の処理よりも温水処理の効果を高めることができる。これは、PSZ膜2bがシリコン酸化膜2aに転換していくときに発生する膜収縮で、膜内部に発生する引張応力を緩和させる効果があるものと推定され、これによってクラックの発生を防止することができる。
次に、温水処理を施したシリコン基板1に対して、第1の温度より高い第2の温度で第2の水蒸気酸化処理を行う。第2の水蒸気酸化処理は、400℃〜600℃の範囲で設定される第2の温度(たとえば550℃)で行われる。これにより、PSZ膜2bは、さらに硬化されてシリコン酸化膜2aとなって安定化させることができる。なお、この場合において、第2の水蒸気酸化処理に先立って超音波を印加しながらの温水処理を行っているので、PSZ膜2bが十分に酸化促進されており、急激な熱収縮の発生を防止することができる。これによってクラックの発生を抑制しながらPSZ膜2bを膜質が良好なシリコン酸化膜2aに変換できる。
その後、トレンチ1a内部のシリコン酸化膜2aを残してゲート電極MGおよびSGの部分のPSZ膜2bを除去するため、CMP処理を行う。このCMP処理では、シリコン窒化膜6をストッパとしている。これにより、図2に示す状態の構成を得ることができる。
なお、上記の工程の後、必要に応じて、再び超音波を印加しながら温水処理を行うことで、さらにシリコン酸化膜2aの安定化を図ることもできる。
なお、上記の工程の後、必要に応じて、再び超音波を印加しながら温水処理を行うことで、さらにシリコン酸化膜2aの安定化を図ることもできる。
(第2の実施形態)
次に、本発明の第2の実施形態について説明する。この実施形態では、前述した第1の水蒸気酸化処理を省略し、これに代えて温水処理の後に水蒸気酸化処理を行うようにしている。したがって、この実施形態では、第1の実施形態における熱処理関係の工程を変更するだけであるから、同じ加工対象物について同じ図面(図1〜図6)を参照して以下においてはその相違点に重点を置いて説明する。
次に、本発明の第2の実施形態について説明する。この実施形態では、前述した第1の水蒸気酸化処理を省略し、これに代えて温水処理の後に水蒸気酸化処理を行うようにしている。したがって、この実施形態では、第1の実施形態における熱処理関係の工程を変更するだけであるから、同じ加工対象物について同じ図面(図1〜図6)を参照して以下においてはその相違点に重点を置いて説明する。
第1の実施形態と同様にしてシリコン基板1に形成したトレンチ1a内に素子分離絶縁膜としてPSZ膜2bを埋め込み形成する場合で説明する。この実施形態では、図5に示すようにPSZ溶液を塗布した後に、第2の実施形態では、塗布後ベーク処理を高温で実施する。塗布後ベーク処理は、具体的には、ホットプレートなどで熱を加えるもので、第1の実施形態における塗布後ベーク処理の温度よりも高い温度(たとえば200℃〜250℃)で実施される。塗布後ベーク処理の温度は、後工程の超音波印加での温水処理でPSZ膜2bが温水中で溶解しない程度まで変化させることのできる温度に設定される。
続いて、図6に示すように、第1の実施形態と同様にして、超音波を印加しながら温水処理を行う。このときの処理条件は、第1の実施形態と同じかもしくは前述した設定範囲内の適宜の条件を設定して行うことができる。温水処理後に、水蒸気酸化処理を実施する。ここでの水蒸気酸化処理は、第1の実施形態で示した第1の水蒸気酸化処理の条件と同じで行うことができる。また、必要に応じて、第1の温度よりも高い温度に設定して行うこともできる。
このような第2の実施形態によれば、第1の実施形態で2回に分けて行った水蒸気酸化処理を1回の工程で実施することができるので、製造工程の短縮化を図ることができるようになる。この場合でも、超音波印加状態での温水処理を実施しているので、効率良くPSZ膜2bの膜質の安定化を図ってシリコン酸化膜2aに変換させることができる。
(第3の実施形態)
図7ないし図12は本発明の第3の実施形態を示すもので、第1の実施形態と異なるところは、加工対象部位である。すなわち、この実施形態では、図1に示したNAND型フラッシュメモリ装置のB−B断面で示す部分で、活性領域3におけるゲート電極MG、SG間の絶縁分離に用いる絶縁膜としてPSZ膜を用いたシリコン酸化膜を形成する場合について示すものである。
図7ないし図12は本発明の第3の実施形態を示すもので、第1の実施形態と異なるところは、加工対象部位である。すなわち、この実施形態では、図1に示したNAND型フラッシュメモリ装置のB−B断面で示す部分で、活性領域3におけるゲート電極MG、SG間の絶縁分離に用いる絶縁膜としてPSZ膜を用いたシリコン酸化膜を形成する場合について示すものである。
製造工程の途中の段階を示す図7において、シリコン基板1上に形成されたゲート電極MGおよびゲート電極SGは、ゲート絶縁膜としてのトンネル絶縁膜4を介してフローティングゲート用の多結晶シリコン膜5、ONO膜などからなる電極間絶縁膜9、コントロールゲート電極用の多結晶シリコン膜10およびシリコン窒化膜11が順次積層された構成となっている。
ゲート電極SGのゲート間絶縁膜9には、多結晶シリコン膜5と多結晶シリコン膜10を導通するための開口9aが形成され、この開口9a内に多結晶シリコン膜10が埋め込まれている。シリコン基板1のゲート電極MG−MG間、MG−SG間にはソース/ドレイン領域となる不純物拡散領域1bが形成され、ゲート電極SG−SG間には不純物拡散領域1bと同じく不純物拡散領域1cが形成されている。
ゲート電極MG及びゲート電極SGの側壁には、シリコン酸化膜12が形成されている。また、ゲート電極MG−MG間およびMG−SGの各間隙部15a、およびゲート電極SG−SG間の間隙部15bにはシリコン酸化膜12を介した状態でPSZ膜13aにより形成したシリコン酸化膜13が埋め込み形成されている。このシリコン酸化膜13は、第1の実施形態で説明したのと同様の方法で形成されたものである。ゲート電極MG、SGの間の各間隙部15a、15bは、シリコン基板1を含んでゲート電極MG、SGなどと共に構成される基板の凹部に相当する。
このシリコン酸化膜13は、この後、たとえばゲート電極MG間、ゲート電極MG−SG間に充填した状態で残すことで、ゲート電極間の絶縁性分離性を高める絶縁膜として用いることができる。また、後工程では、シリコン窒化膜11が除去され、コントロールゲートとなる多結晶シリコン膜10の上部にシリサイドが形成される。そして、ゲート電極SG間には、シリコン酸化膜13を上から下に貫通するようにコンタクトホールが形成され、このコンタクトホールに導体を埋め込み形成することでビット線コンタクトが形成される。
次に、上記構成においてPSZ膜を用いて形成するシリコン酸化膜13の形成工程についてその前後の加工工程を含めて説明する。
まず、図8に示すように、ゲート電極MGおよびSGを形成するためのフォトリソグラフィ処理を行う。これに先立って、第1の実施形態において形成された図3に示された状態で、シリコン窒化膜6が除去される。続いて、ゲート間絶縁膜9およびコントロールゲート(ワード線)となる多結晶シリコン膜10を積層形成する。さらに、多結晶シリコン膜10の上に、ドライエッチング加工でのハードマスクとなるシリコン窒化膜11を積層形成する。この後、フォトリソグラフィ処理により、レジスト14を塗布して所定の選択ゲート及びワード線パターンを形成する。なお、ゲート間絶縁膜9を多結晶シリコン膜5上に形成した後、ゲート電極SG形成領域のゲート間絶縁膜9の一部を除去し、開口9aを形成している。ゲート間絶縁膜9上に多結晶シリコン膜10を形成した際、この開口9a内に多結晶シリコン膜10が埋め込まれる。
まず、図8に示すように、ゲート電極MGおよびSGを形成するためのフォトリソグラフィ処理を行う。これに先立って、第1の実施形態において形成された図3に示された状態で、シリコン窒化膜6が除去される。続いて、ゲート間絶縁膜9およびコントロールゲート(ワード線)となる多結晶シリコン膜10を積層形成する。さらに、多結晶シリコン膜10の上に、ドライエッチング加工でのハードマスクとなるシリコン窒化膜11を積層形成する。この後、フォトリソグラフィ処理により、レジスト14を塗布して所定の選択ゲート及びワード線パターンを形成する。なお、ゲート間絶縁膜9を多結晶シリコン膜5上に形成した後、ゲート電極SG形成領域のゲート間絶縁膜9の一部を除去し、開口9aを形成している。ゲート間絶縁膜9上に多結晶シリコン膜10を形成した際、この開口9a内に多結晶シリコン膜10が埋め込まれる。
次に、図9に示すように、ドライエッチング技術(例えばRIE法)により、まずパターンニングしたレジスト14をマスクとしてシリコン窒化膜11をエッチング加工し、続いてこれをハードマスクとして多結晶シリコン膜10、ゲート間絶縁膜9および多結晶シリコン膜5をエッチングする。この後、レジスト14を除去する。
次に、図10に示すように、RTO(Rapid Thermal Oxidation)処理を用いて酸化処理を施し、熱シリコン酸化膜を形成すると共に、LP−CVD法によりシリコン酸化膜を形成する。これにより、ゲート電極MGおよびゲート電極SGの側壁部にシリコン酸化膜12が形成される。
次に、図11に示すように、ゲート電極MG、SGの間を埋め込む絶縁膜としてシリコン酸化膜13を形成するためのPSZ膜13aを形成する。この工程は、第1の実施形態と同様に、ゲート電極MG、SGが形成されたシリコン基板1の上面にPSZ塗布液をスピンコートなどで塗布し、所定のベーキング処理を行ってPSZ膜13aとする。
この後、200〜400℃の範囲で設定される第1の温度(例えば280℃、300℃など)で第1の水蒸気酸化処理が行われる。この第1の水蒸気酸化処理は、PSZ膜13aに対する膜質安定化熱処理として行われるものである。
この後、200〜400℃の範囲で設定される第1の温度(例えば280℃、300℃など)で第1の水蒸気酸化処理が行われる。この第1の水蒸気酸化処理は、PSZ膜13aに対する膜質安定化熱処理として行われるものである。
次に、図12に示すように、温水中での超音波印加の処理を行う。この温水処理では、バッチ式の洗浄装置7を用いて、50℃以上で好ましくは60℃の温水8中に浸漬する。この温水処理時に、洗浄装置7中の温水8に、超音波(Mega Sonic)を印加する(図12中、超音波を印加していることをUSで示す波線の矢印で模式的に表示)。超音波の周波数は、数百kHz以上で2MHz程度までの範囲で、たとえば800kHzに設定して印加する。また印加する超音波の出力は、数十kW〜数百Wの範囲でたとえば100Wに設定している。また、温水処理の処理時間は、数十分以上程度でたとえば30分程度で行う。
上記のように超音波を印加しながら温水処理を行うことで、単に温水処理のみによる酸化促進の処理よりも温水処理の効果を高めることができる。これは、PSZ膜13aがシリコン酸化膜13に転換していくときに発生する膜収縮で、膜内部に発生する引張応力を緩和させる効果があるものと推定され、これによってクラックの発生を防止することができる。
次に、温水処理を施したシリコン基板1に対して、第2の温度で第2の水蒸気酸化処理を行う。第2の水蒸気酸化処理は、400℃〜600℃の範囲(高温域)で設定される第2の温度(たとえば550℃)で行われる。これにより、PSZ膜13aをさらに硬化させて、安定化させる。これによってクラックの発生を抑制しながら膜質が良好なシリコン酸化膜13に変換できる。
その後、ゲート電極MG、SGのそれぞれの間のシリコン酸化膜13を残し、ゲート電極MGおよびSGの部分の上面よりも上の部分のシリコン酸化膜13を除去するため、CMP処理を行う。このCMP処理では、シリコン窒化膜11をストッパとしている。これにより、図7に示す状態の構成を得ることができる。なお、この後、必要に応じて、再び超音波を印加しながら温水処理を行うことで、さらにシリコン酸化膜13の安定化を図ることができる。
このような第3の実施形態によれば、ゲート電極MG、SGの間にPSZ膜13を膜質の優れたシリコン酸化膜(SiO2)として、工程を短いものとして形成することができる。
このような第3の実施形態によれば、ゲート電極MG、SGの間にPSZ膜13を膜質の優れたシリコン酸化膜(SiO2)として、工程を短いものとして形成することができる。
(他の実施形態)
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
第1および第3の実施形態で、第2の水蒸気酸化処理を実施しているが、これは必要に応じて省略することもできる。この場合でも、超音波印加の温水処理を実施していることで、PSZ膜2b、13aの酸化は促進されているので、従来の工程を経る場合よりも工程時間を短縮しながら膜質の安定化を図ることができる。
第3の実施形態では、PSZ膜13aからシリコン酸化膜13を形成するのに、第1の実施形態で用いた熱処理条件を用いているが、第2の実施形態で用いた熱処理条件で行うこともできる。
温水処理の温水の温度は50〜100℃の範囲で設定することができる。
温水処理の時間は数十分(20分)以上の時間に設定することができる。
超音波の周波数は数百kHz以上で数MHz程度までの範囲で設定することができる。
超音波の出力は数十kW〜数百Wの範囲で設定することができる。
第1の水蒸気酸化処理の第1の温度は200〜400℃の範囲(低温域)で設定することができる。
温水処理の時間は数十分(20分)以上の時間に設定することができる。
超音波の周波数は数百kHz以上で数MHz程度までの範囲で設定することができる。
超音波の出力は数十kW〜数百Wの範囲で設定することができる。
第1の水蒸気酸化処理の第1の温度は200〜400℃の範囲(低温域)で設定することができる。
第2の水蒸気酸化処理の第2の温度は400℃以上(高温域)の適宜な温度(550℃を含んだそれ以上の温度まで可能)に設定することができる。
図面中、1はシリコン基板(半導体基板)、1aはトレンチ(凹部)、2はSTI(素子分離膜)、2a、13はシリコン酸化膜、2b、13aはPSZ膜、4はシリコン酸化膜、7は洗浄装置、8は温水、MG、SGはゲート電極である。
Claims (5)
- 半導体基板を含む基板の表面に形成された凹部を埋め込むように塗布型酸化膜を塗布形成する工程と、
前記基板を第1の温度で水蒸気酸化処理する工程と、
前記基板を温水中に浸漬して超音波を印加する工程と、
前記基板を前記第1の温度よりも高い第2の温度で水蒸気酸化処理する工程と
を有することを特徴とする半導体装置の製造方法。 - 半導体基板を含む基板の表面に形成された凹部に塗布型酸化膜形成用の溶液を塗布する工程と、
前記基板を高温の塗布後ベーク温度でベークして前記凹部内を埋め込む状態に塗布型酸化膜を形成する工程と、
前記基板を温水中に浸漬して超音波を印加する工程と、
前記基板を水蒸気酸化処理する工程と
を有することを特徴とする半導体装置の製造方法。 - 請求項1または2に記載の半導体装置の製造方法において、
前記温水の温度は50℃以上であることを特徴とする半導体装置の製造方法。 - 請求項1ないし3のいずれかに記載の半導体装置の製造方法において、
前記温水中で印加する超音波は、数百kHz〜数MHzの範囲の周波数であることを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記水蒸気酸化の第1の温度は200℃〜400℃の範囲であり、
前記水蒸気酸化の第2の温度は400℃以上であることを特徴とする半導体装置の製造方法。
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