KR101140457B1 - 반도체 메모리 장치의 제조 방법 - Google Patents

반도체 메모리 장치의 제조 방법 Download PDF

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Abstract

반도체 장치의 제조 방법은, 반도체 기판을 포함하는 기판의 표면에 형성된 오목부를 매립하도록 도포형 산화막을 도포 형성하는 공정과, 상기 기판을 제1 온도에서 수증기 산화 처리하는 공정과, 상기 기판을 온수 내에 침지하여 메가소닉파(megasonic wave)를 인가하는 공정과, 상기 기판을 상기 제1 온도보다도 높은 제2 온도에서 수증기 산화 처리하는 공정을 포함한다(도 6).
온수, 수증기 산화 처리, 메가소닉파, 도포형 산화막, 온수 처리

Description

반도체 메모리 장치의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR MEMORY DEVICE}
<관련 출원의 상호 참조>
본 출원은 2007년 9월 20일자로 출원된 우선권인 일본 특허 출원 제2007-243744호에 기초하며, 이로부터의 우선권의 이익을 주장하며, 그 전체 내용은 참조함로서 본 명세서에 포함된다.
본 발명은, 반도체 기판을 포함한 기판을 가공하는 반도체 장치의 제조 방법에 관한 것으로, 특히 기판의 오목부에 도포형 산화막을 형성하는 단계를 포함하는 방법에 관한 것이다.
NAND형 플래시 메모리들과 같은 반도체 장치는 미세 가공을 필요로 한다. 이 반도체 장치에서의 소자 분리 영역은 STI(Shallow Trench Isolation) 공정에 의해 형성된다. 이 STI 공정에서는, 반도체 기판의 표면에 형성한 트렌치 내에 실리콘 산화막 등을 매립하여 소자 분리 영역을 형성한다. 종래에는, PCVD(plasma chemical vapor deposition) 공정에 의해 HDP(High Density Plasma)막을 트렌치 내에 매립하도록 하고 있었다. 그러나, 설계 패턴의 미세화가 진행됨에 따라서, 트렌치의 충분한 매립이 어렵게 되어 가고 있다.
이러한 환경에서, 최근에는 SOG(Spin 0n Glass) 같은 도포형 산화막을 이용하는 것이 생각되고 있다. 도포형 산화막은, 예를 들면 PSZ(Polysilazane; 폴리실라잔)막을 포함한다. 반도체 기판 상에 도포형 산화막을 성막할 시에는 도포액을 반도체 기판 상에 도포한다. 따라서, 메모리 셀 영역 등의 어스펙트비가 높고 개구폭이 좁은 영역 내에 위치한 트렌치 내부에도 도포액을 확실하게 충전할 수 있다. 또한, 도포액은 주변 회로 영역과 같은 넓은 영역의 트렌치 내부에도 두껍게 매립할 수 있다.
상기한 바와 같이 하여 반도체 기판에 도포된 도포형 산화막은, 이 후, 열처리를 행하여 경화시킨다. 또한, 탄소(C)나 질소(N) 등의 불순물은 도포형 산화막으로부터 제거될 필요가 있다. 그러나, 폴리실라잔막의 경우에는, 전술한 열처리가 막 수축을 야기하여 높은 응력 변동을 발생시킨다. 그 결과, 도포형 산화막에 발생한 크랙이 실리콘 기판에 도달하는 경우가 있다.
크랙의 발생을 방지할 목적으로, 예를 들면, 일본 특허 공개 번호 JP-A-2007-27697호에는, 열처리에 의한 안정화 처리 동안에 수행되는, 수 차례 처리 단계의 열처리와 수 차례 처리 단계의 웨트 세정의 조합이 수행되는 방법이 개시되어 있다. 그러나, 전술한 조합된 처리는 처리 단계수를 대폭 증가시켜, 제조 코스트가 높아진다. 예를 들면, PSZ막의 도포 후에 저온 WVG(Water Vapor Generation) 산화(수소 연소 산화)를 행한다. 이 후에, PSZ막의 안정화를 위해서, 온수 처리나 SPM(Sulfuric Acid Peroxide Mixture) 처리에 의한 수 차례의 처리 단계들이 추가되는 경우가 있다. 또한, 두번째 단계의 열처리와 그 후에 수 차례의 온수 처리나 SPM 처리가 필요한 경우도 있다.
본 발명은, 반도체 기판을 포함하는 기판의 표면에 도포형 산화막을 도포하여 표면에 형성된 오목부를 도포형 산화막으로 매립하는 공정과, 상기 기판을 제1 온도에서 수증기 산화 처리하는 공정과, 상기 기판을 온수 내에 침지하고 메가소닉파(megasonic wave)를 온수에 인가하는 공정과, 상기 기판을 상기 제1 온도보다도 높은 제2 온도에서 수증기 산화 처리하는 공정을 포함하는 반도체 장치의 제조 방법을 제공한다.
또한, 본 발명은, 반도체 기판을 포함하는 기판의 표면에 형성된 오목부에 도포형 산화막 형성용의 용액을 도포하는 공정과, 상기 기판을 도포 후 베이크 온도(post-coating baking temperature)에서 베이크하여 상기 오목부 내를 매립하는 상태로 도포형 산화막을 형성하는 공정과, 상기 기판을 온수 내에 침지하여 초음파를 인가하는 공정과, 상기 기판을 수증기 산화 처리하는 공정을 포함하는 반도체 장치의 제조 방법을 제공한다.
본 발명의 다른 특징 및 장점들은 수반하는 도면들을 참조하여 이후의 일 실시예의 기술의 재검토를 기반으로 명확해질 것이다.
본 발명의 제1 실시예는 이하에 도면들 중 도 1부터 도 6까지를 참조하여 기술될 것이다. 본 발명은 실시예의 NAND형 플래시 메모리에 적용된다. 이하의 설명에서, 동일 또는 유사한 부분에는 동일한 참조 번호를 부여한다. 단, 도면은 발명을 일반적으로 도시하고, 두께와 평면 치수의 관계, 각 층의 두께의 비율 등은 현실의 것과는 상이하다.
도 1은 NAND형 플래시 메모리 장치의 메모리 셀 영역의 일부의 레이아웃 패턴을 도시하는 개략적인 평면도이다. 반도체 기판으로서의 실리콘 기판(1)에, 복수개의 소자 분리 절연막(2)이 도 1의 Y 방향을 따라서 소정 간격으로 형성되어있다. 각각의 분리 소자 절연막(2)은 STI(Shallow Trench Isolation) 구조를 갖도록 형성된다. 소자 분리 절연막(2)이 형성된 결과에 따라, 복수개의 활성 영역(3)이 도 1의 X 방향을 따라서 분리 형성되어 있다. 도 1에서 활성 영역(3)과 직교하는 도 1의 X 방향을 따라서 소정 간격으로 메모리 셀 트랜지스터의 복수개의 워드선 WL이 형성되어 있다. 또한，도 1의 X 방향을 따라서 한 쌍의 선택 게이트 트랜지스터의 선택 게이트선 SGL1이 형성되어 있다. 한 쌍의 선택 게이트선 SGL1 사이에 위치한 활성 영역(3)의 일부에는 복수개의 비트선 컨택트 CB가 각각 형성되어 있다. 워드선 WL과 교차하는 활성 영역(3)의 일부 상에는 메모리 셀 트랜지스터의 복수개의 게이트 전극 MG가 각각 형성되어 있다. 상기 게이트 전극 MG는 제1 게이트 전극에 상당한다. 선택 게이트선 SGL1과 교차하는 활성 영역(3)의 일부 상에는 선택 게이트 트랜지스터의 한 쌍의 게이트 전극 SG가 각각 형성되어 있다. 상기 게이트 전극 SG는 제2 게이트 전극에 상당한다. 상술한 각각의 메모리 셀 트랜지스터는, 게이트 전극 MG와 그 양측의 활성 영역(3)에 형성된 소스/드레인 영역으로 구성되어 있다. 각각의 선택 게이트 트랜지스터는, 게이트 전극 SG와 그 양측의 활성 영역(3)에 형성된 소스/드레인 영역으로 구성되어 있다.
도 2는, 도 1의 절단선2-2에 따라 취해진 단면도로서, 실리콘 기판(1)에 형 성한 트렌치에 소자 분리 절연막을 매립함으로써 소자 분리 절연막(2)을 형성한 상태를 도시하고 있다. 이 도 2에서, 실리콘 기판(1)의 상면에 소정 간격으로 트렌치(1a)가 형성되어 있다. 실리콘 기판(1)의 표면층이 분리 활성 영역(3)으로 형성되어 있다. 각각의 트렌치(1a)는, 실리콘 기판(1)을 포함하는 기판에 형성된 오목부에 상당한다. 각각의 소자 분리 절연막(2)에는, 실리콘 산화막(2a)이 제공된다. 소자 분리 절연막(2)에는, 실리콘 산화막으로서 기능하는 도포형 산화막, 예를 들면, 폴리실라잔이 매립 형성되어 실리콘 산화막(2a)을 형성한다. 폴리실라잔 도포액은 유동성이 높아, 트렌치(1a)의 어스펙트비가 크더라도 트렌치(1a)를 확실하게 충전할 수 있다. 각 활성 영역(3)의 상면에는, 게이트 절연막으로서 기능하는 실리콘 산화막(4), 플로팅 게이트로서의 다결정 실리콘막(5), 가공용의 실리콘 질화막(6)이 순차적으로 퇴적되어 있다.
이 후, 소자 분리 절연막(2)을 에치백하여 소정 높이까지 감소시킨다. 계속해서 실리콘 질화막(6)을 제거하고, 게이트간 절연막 및 컨트롤 게이트로 되는 다결정 실리콘막을 차례대로 퇴적시킨다. 따라서, 일반적인 NAND형 플래시 메모리의 제조 공정을 거쳐서 도 1에 도시한 바와 같은 구성을 얻는 것이다.
다음으로，도 3～도 6을 참조하여 실리콘 기판(1)에 트렌치(1a)를 형성하고, 도포형 산화막으로서의 폴리실라잔 도포액을 도포하고, 소자 분리 절연막(2) 내에 실리콘 산화막(2a)을 형성하는 단계들에 대해서 설명할 것이다. 우선，도 3에 도시한 바와 같이, 실리콘 기판(1)의 상면에 게이트 절연막으로서의 실리콘 산화막(4)을 소정 막 두께로 형성한다. 이 후, 실리콘 산화막(4) 상에 플로팅 게이트 로 되는 다결정 실리콘막(5)을 LPCVD(Low Pressure Chemical Vapor Deposition)법을 이용하여 형성한다. 이 경우에서, 다결정 실리콘막(5)에 불순물을 첨가하고, 다결정 실리콘막(5)을 소정 막 두께로 형성한다. 또한, 다결정 실리콘막(5)의 상면에 실리콘 질화막(6)을 형성한다. 상기 실리콘 질화막(6)은 에칭용의 하드마스크재이며 CMP(Chemical Mechanical Polishing) 처리에서의 스토퍼이다.
계속해서, 도 4에 도시한 바와 같이, 상기 실리콘 질화막(6)의 상면에 에칭을 행하여 트렌치(1a)를 형성한다. 우선, 포토리소그래피 처리에 의해, 실리콘 질화막(6)의 상면에 레지스트를 도포하여 패터닝한다. 패터닝한 레지스트를 마스크로 하여 RIE(Reactive Ion Etching)법에 의해 실리콘 질화막(6)을 에칭한다. 계속해서 패턴 형성한 실리콘 질화막(6)을 마스크로 하여 다결정 실리콘막(5), 실리콘 산화막(4) 및 실리콘 기판(1)을 순차적으로 에칭한다. 이에 의해, 실리콘 기판(1)의 메모리 셀 영역을 소정 깊이까지 에칭한 트렌치(1a)가 형성된다.
다음으로，도 5에 도시한 바와 같이, STI 구조를 구비한 소자 분리 절연막(2)을 형성하기 위해 PSZ막(2b)을 형성한다. 우선, 트렌치(1a)가 형성된 실리콘 기판(1)의 상면에 PSZ 도포액을 스핀 코트 방법으로 도포한다. 이 후, 소정의 베이킹 처리를 행한다. 예를 들면, 핫 플레이트를 사용하여 150℃에서, 약 3분 정도 가열 처리하여 PSZ막(2b)을 획득한다. PSZ 도포액은 과수소화 실라잔 중합체((SiH2NH)n)를 포함하는 용액 또는 과수소화 실라잔 중합체의 용액이다. PSZ 도포액은 상기한 스핀 코트 방법에 의해 예를 들면 약 600㎚의 막 두께로 도포된다. 도포된 과수소화 실라잔 중합체 용액에 베이킹 처리를 행하여 과수소화 실라잔 중합체 용액의 용매가 휘발되어 PSZ막(2b)을 획득한다.
이 후, 200～400℃의 범위에서 설정되는 제1 온도(예를 들면 280℃, 300℃ 등)에서 제1 수증기 산화(WVG; Water Vapor Generator) 처리를 행한다. 이 제1 수증기 산화 처리는, PSZ막(2b)에 대한 막질 안정화 열처리로서 행해지는 것이다. 400℃ 이하에서의 수증기 산화를 행한 상태에서는, PSZ막(2b)은 실리콘 산화막(SiO2)(2a)으로 되지 않고, 막 내에 실리콘과 수소의 결합(Si-H), 질소와 수소의 결합(N-H), 실리콘과 질소의 결합(Si-N) 등이 잔류한다.
다음으로，도 6에 도시한 바와 같이, 실리콘 기판이 침지한 온수 내에 초음파를 인가하거나 보다 바람직하기로는 메가소닉파를 인가한다. 상기한 제1 온도에서의 수증기 산화 처리 이후에도 PSZ막(2b)이 아직 불안정한 상태이다. 이 온수 내에서의 메가소닉파의 인가 처리는, 더 높은 온도의 수증기 산화 처리를 행할 때의 전처리 공정이다. PSZ막(2b)은, 고온에서 급격한 수증기 산화 처리를 행하면，PSZ막(2b)에 급격한 막 수축이 발생하여 크랙이 발생한다. 이것을 방지하기 위해서 PSZ막(2b)을 저온-고온의 2단계로 수증기 산화한다. 그러나 PSZ막(2b)에 크랙이 발생할 가능성은 여전히 남아 있다. 따라서, 고온 수증기 산화 전에, 상기 저온 수증기 산화보다 낮은 저온의 온수에서 PSZ막(2b)의 산화를 촉진하여, PSZ막(2b)의 막질의 안정화를 개선할 수 있다. 메가소닉파 인가는, PSZ막(2b)의 막 내 심부까지 온수에 의한 산화를 촉진시키기 위해서 행해진다.
상술한 온수 처리에서는, 도 6에 도시하고 있는 바와 같은 배치식의 세정 장치(7)를 이용하여, 실리콘 기판을 50℃ 이상에서 바람직하게는 60℃의 온수(8) 내에 침지한다. 이 온수 처리 시에, 세정 장치(7) 내의 온수(8)에, 메가소닉파를 인가한다. 도 6에서, 초음파를 인가하고 있는 것을 파선 MS로 표시한다. 메가소닉파의 주파수는, 수백㎑～수㎒ 정도의 범위에서, 예를 들면 800㎑(0.8㎒)로 설정하여 인가한다. 인가하는 초음파의 출력은, 수십W～수백W의 범위에서, 예를 들면 100W로 설정된다. 또한, 온수 처리의 처리 시간은, 수십분 이상 정도에서, 예를 들면, 약 30분 정도로 설정된다.
상기한 바와 같이 메가소닉파를 온수(8) 내에 인가하면서 온수 처리를 행하는 경우, 온수 처리만 행하는 경우에 비해 온수 처리의 효과를 높일 수 있다. 이것은, PSZ막(2b)이 실리콘 산화막(2a)으로 전환되어 가는 동안 발생하는 막 수축에 의해, 막 내부에 발생하는 인장 응력을 완화시키는 효과가 있는 것으로 추정되며, 이에 의해 크랙의 발생을 방지할 수 있다.
다음으로, 온수 처리를 실시한 실리콘 기판(1)에 대하여, 제2 수증기 산화 처리를 행한다. 제2 수증기 산화 처리는 제1 온도보다 높은 제2 온도에서 행해진다. 제2 온도는, 400℃～600℃의 범위(예를 들면, 550℃)에서 설정된다. 이에 의해, PSZ막(2b)은, 실리콘 산화막(2a)으로 더욱 경화되어 안정화시킬 수 있다. 이 경우에서, 제2 수증기 산화 처리에 앞서서 초음파를 인가하면서 온수 처리를 행한다. PSZ막(2b)이 충분히 산화 촉진되어 있어, 급격한 열수축의 발생을 방지할 수 있다. 이에 의해 크랙의 발생을 억제하면서 PSZ막(2b)을 양호한 실리콘 산화 막(2a)으로 변환할 수 있다.
그 후, 트렌치(1a) 내부의 실리콘 산화막(2a)을 남기고 게이트 전극 MG 및 SG의 부분에 해당하는 PSZ막(2b)을 제거하기 위해서, CMP 처리를 행한다. 이 CMP 처리에서는, 실리콘 질화막(6)을 스토퍼로 하고 있다. 이에 의해，도 2에 도시한 상태의 구성을 얻을 수 있다. 상기 CMP 공정 후, 필요에 따라서, 다시 메가소닉파를 인가하면서 온수 처리를 행할 수도 있다. 이에 의해, 더욱 실리콘 산화막(2a)의 안정화를 실현할 수 있다.
본 발명의 제2 실시예에 대해서 설명할 것이다. 제2 실시예에서는, 전술한 제1 실시예에서의 수증기 산화 처리를 생략하고, 이 대신에 온수 처리 후에 다른 수증기 산화 처리를 행하도록 하고 있다. 따라서，제2 실시예에서는, 제1 실시예에서의 열처리에 관련된 단계들만을 변경하는 것이므로, 도 1～도 6을 참조하여 이하에서는 그 차이점에 중점을 두고 설명한다.
제1 실시예와 마찬가지로 하여 실리콘 기판(1)에 형성한 트렌치(1a) 내에 소자 분리 절연막으로서의 PSZ막(2b)을 매립하여 형성하는 경우에 대해 설명한다. 제2 실시예에서는, 도 5에 도시한 바와 같이 PSZ 용액을 도포한 후에, 도포 후(post-application) 베이크 처리를 고온에서 실시한다. 도포 후 베이크 처리는, 구체적으로는, 핫 플레이트 등에서 열을 가하는 단계이다. 도포 후 베이크 처리에서의 온도는 제1 실시예에서의 도포 후 베이크 처리의 온도보다도 높은 온도(예를 들면, 200℃～250℃)가 되도록 설정된다. 도포 후 베이크 처리에서의 온도는, 후 공정의 메가소닉파 인가에서의 온수 처리에서 PSZ막(2b)이 온수 내에서 용해되지 않을 정도까지의 온도로 설정된다.
계속해서, 도 6에 도시한 바와 같이, 제1 실시예와 마찬가지로 하여, 메가소닉파를 온수에 인가하면서 온수 처리를 행한다. 이 때의 처리 조건은, 제1 실시예와 동일하거나 혹은 전술한 설정 범위 내에 부합되도록 설정될 수도 있다. 온수 처리 후에, 수증기 산화 처리를 실시한다. 제2 실시예에서, 수증기 산화 처리는, 제1 실시예에서 설명한 제1 수증기 산화 처리의 조건과 동일하게 하여 행할 수 있다. 또한, 필요에 따라서, 수증기 산화 처리는 제1 실시예에서의 제1 온도보다도 높은 온도에서 수행될 수 있다.
제2 실시예에 따르면, 제1 실시예에서 2회로 나누어 행한 수증기 산화 처리를 1회의 공정에서 실시할 수 있다. 따라서, 제조 공정에 필요한 시간을 단축할 수 있다. 이 경우에서도, 메가소닉파를 온수(8)에 인가하면서 온수 처리를 실시한다. 따라서, 효율적으로 PSZ막(2b)의 막질의 안정화를 도모하여 실리콘 산화막(2a)으로 변환시킬 수 있다.
도 7 내지 도 12는 본 발명의 제3 실시예를 도시한다. 제3 실시예가 제1 실시예와 상이한 부분은 가공 대상 부위이다. 더 구체적으로, 제3 실시예는 도 1에 도시한 NAND형 플래시 메모리 장치의 7-7단면으로 나타내는 부분에서, 활성 영역(3)에서의 게이트 전극 MG, SG간의 절연 분리에 이용하는 절연막으로서 PSZ막을 이용한 실리콘 산화막을 형성하는 것에 관한 것이다.
제조 공정의 도중의 단계를 나타내는 도 7에서, 실리콘 기판(1) 상에 형성된 게이트 전극 MG 및 게이트 전극 SG는, 실리콘 기판(1) 상에 형성되고 게이트 절연 막으로서의 터널 절연막(4)에 형성되는 다결정 실리콘막(5), ONO막으로 이루어지는 전극간 절연막(9), 컨트롤 게이트 전극용의 다결정 실리콘막(10) 및 실리콘 질화막(11)이 순차적으로 퇴적된 구성으로 되어 있다. 게이트 전극 SG의 게이트간 절연막(9)에는, 다결정 실리콘막(5)과 다결정 실리콘막(10)을 도통하기 위한 개구(9a)가 형성된다. 이 개구(9a)에는 다결정 실리콘막(10)이 매립되어 있다. 실리콘 기판(1)의 게이트 전극 MG-MG 사이, MG-SG 사이에는 소스/드레인 영역으로 되는 불순물 확산 영역(1b)이 형성된다. 게이트 전극 SG-SG 사이에는 불순물 확산 영역(1b)과 동일한 방식으로 다른 불순물 확산 영역(1c)이 형성되어 있다.
게이트 전극 MG 및 게이트 전극 SG의 측벽에는, 실리콘 산화막(12)이 형성되어 있다. 또한, 게이트 전극 MG-MG 사이 및 MG-SG 사이는 간극부(15a)로 정의하고, 게이트 전극 SG-SG 사이는 간극부(15b)로 정의한다. 간극부(15a)와 간극부(15b)에는 실리콘 산화막(13)을 개재한 상태에서 PSZ막(13a)에 의해 형성한 실리콘 산화막(13)이 매립된다. 이 실리콘 산화막(13)은, 제1 실시예에서 설명한 것과 마찬가지의 방법으로 형성된다. 게이트 전극 MG, SG 사이의 각 간극부(15a, 15b)는, 실리콘 기판(1)을 포함하여 게이트 전극 MG, SG과 함께 구성되는 기판의 오목부에 상당한다.
이 실리콘 산화막(13)은, 이 후, 예를 들면 게이트 전극 MG-MG 사이, 게이트 전극 MG-SG 사이에 충전한 상태로 남김으로써, 게이트 전극간의 절연 분리성을 높이는 절연막으로서 이용될 수 있다. 또한, 후 공정에서는, 실리콘 산화막(11)이 제거되고, 다결정 실리콘막(10)의 상부에 실리사이드가 형성된다. 그리고, 게이트 전극 SG 사이에는, 실리콘 산화막(13)을 위로부터 아래로 관통하도록 컨택트홀이 형성된다. 이 컨택트홀에 도체를 매립하여 형성함으로써 비트선 컨택트가 형성된다.
상기 구성에서 PSZ막을 이용하여 실리콘 산화막(13)을 형성하는 단계에 대해서 그 전후의 형성 단계를 포함시켜 설명할 것이다. 우선，도 8에 도시한 바와 같이, 게이트 전극 MG 및 SG를 형성하기 위한 포토리소그래피 처리를 행한다. 이에 앞서서, 제1 실시예에서 형성된 실리콘 질화막(6)이 도 3에 도시된 바와 같은 상태에서 제거된다. 계속해서, 게이트간 절연막(9) 및 컨트롤 게이트(워드선)으로 되는 다결정 실리콘막(10)을 퇴적 형성한다. 또한, 다결정 실리콘막(10) 상에, 드라이 에칭 가공에서의 하드마스크로 되는 실리콘 질화막(11)을 퇴적 형성한다. 이 후, 포토리소그래피 처리에 의해, 레지스트(14)를 도포하여 소정의 선택 게이트 및 워드선 패턴을 형성한다. 또한, 게이트간 절연막(9)을 다결정 실리콘막(5) 상에 형성한 후, 게이트 전극 SG 형성 영역의 게이트간 절연막(9)의 일부를 제거하여, 개구(9a)를 형성한다. 게이트간 절연막(9) 상에 다결정 실리콘막(10)을 형성하였을 때, 이 개구(9a) 내에 다결정 실리콘막(10)이 매립된다.
다음으로，도 9에 도시한 바와 같이, 드라이 에칭 기술(예를 들면, RIE법)에 의해, 패터닝한 레지스트(14)를 마스크로 하여 실리콘 질화막(11)을 에칭 가공한다. 상기 레지스트(14)를 하드마스크로 하여 다결정 실리콘막(10), 게이트간 절연막(9) 및 다결정 실리콘막(5)을 에칭한다. 이 후, 레지스트(14)를 제거한다. 다음으로，도 10에 도시한 바와 같이, RTO(Rapid Thermal 0xidation) 처리를 이용하 여 산화 처리를 실시하여, 열 실리콘 산화막을 형성한다. 또한, LPCVD법에 의해 실리콘 산화막을 형성한다. 이에 의해, 게이트 전극 MG 및 게이트 전극 SG의 측벽부에 실리콘 산화막(12)이 형성된다.
다음으로，도 11에 도시한 바와 같이, 게이트 전극 MG과 SG 사이를 매립하는 절연막으로서의 실리콘 산화막(13)을 형성하기 위한 PSZ막(13a)을 형성한다. 이 단계에서는, 제1 실시예와 마찬가지로, 게이트 전극 MG, SG가 형성된 실리콘 기판(1)의 상면에 PSZ 도포액을 스핀 코트 등으로 도포한다. PSZ 도포액을 소정의 베이킹 처리를 행하여 PSZ막(13a)으로 한다. 이 후, 200～400℃의 범위에서 설정되는 제1 온도(예를 들면, 280℃, 300℃ 등)에서 제1 수증기 산화 처리가 행해진다. 이 제1 수증기 산화 처리는, PSZ막(13a)에 대한 막질 안정화 열처리이다.
다음으로，도 12에 도시한 바와 같이, 온수 내에서의 초음파 인가의 처리를 행한다. 이 온수 처리에서는, 배치식의 세정 장치(7)을 이용하여, 실리콘 기판을 50℃ 이상에서 바람직하게는 60℃의 온수(8) 내에 침지한다. 이 온수 처리 시에, 세정 장치(7) 중의 온수(8)에, 초음파 또는 바람직하게는 메가소닉파를 인가한다. 도 12에서, 메가소닉파를 인가하고 있는 것을 파선 US로 표시한다. 메가소닉파의 주파수는, 수백㎑ 이상에서 2㎒ 정도까지의 범위에서, 예를 들면 800㎑(0.8㎒)을 갖는다. 인가하는 메가소닉파의 출력은, 수십W～수백W의 범위에서 예를 들면 100W로 설정된다. 또한, 온수 처리의 처리 시간은, 수십분 이상 정도에서 예를 들면 30분 정도에서 행한다.
상기 메가소닉파를 인가하면서 상술된 온수 처리를 행한다. 그 결과, 간단 히 온수 처리만에 의한 산화 촉진의 처리보다도 온수 처리의 효과를 개선할 수 있다. 이것은, PSZ막(13a)이 실리콘 산화막(13)으로 전환되어 갈 때에 발생하는 막 수축에 의해, 막 내부에 발생하는 인장 응력을 완화시키는 효과가 있는 것으로 추정된다. 이에 의해 크랙의 발생을 방지할 수 있다.
다음으로, 온수 처리를 실시한 실리콘 기판(1)에 대하여, 제2 온도에서 제2 수증기 산화 처리를 행한다. 제2 온도의 범위는 400℃～600℃(고온영역)이고, 예를 들면 550℃이다. 제2 수증기 산화 처리의 결과로，PSZ막(13a)을 더욱 경화시켜, 안정화시켜, 크랙의 발생을 억제하면서 막질이 양호한 실리콘 산화막(13)으로 변환할 수 있다. 그 후, 게이트 전극 MG, SG의 각각의 사이의 실리콘 산화막(13)을 남기고, 게이트 전극 MG 및 SG의 부분의 상면보다도 위의 부분의 실리콘 산화막(13)을 제거하기 위해서, CMP 처리를 행한다. 이 CMP 처리에서는, 실리콘 질화막(11)을 스토퍼로 한다. CMP 처리의 결과와 같이, 도 7에 도시한 상태의 구성을 얻을 수 있다. 또한, 이 후, 필요에 따라서, 다시 메가소닉파를 인가하면서 온수 처리를 행함으로써, 더욱 실리콘 산화막(13)의 막질의 안정화를 도모할 수 있다.
이와 같은 제3 실시예에 따르면, 게이트 전극 MG, SG 사이에 PSZ막(13)을 막질이 우수한 실리콘 산화막(SiO2)으로 하여, 공정을 짧은 것으로 하여 형성할 수 있다.
본 발명은, 상기 실시예들에만 한정되는 것이 아니다. 상기 실시예들은 다음과 같이 변형 또는 확장할 수 있다. 제1 및 제3 실시예에서, 제2 수증기 산화 처리를 실시하고 있지만, 이것은 필요에 따라서 생략할 수도 있다. 이 경우에서도, 메가소닉파 인가의 온수 처리를 실시하고 있음으로써, PSZ막(2b 또는 13a)의 산화가 향상되고 있다. 이 경우에서도, 메가소닉파 인가의 온수 처리를 실시하고 있음으로써, PSZ막(2b, 13a)의 산화는 가속화되고 있다. 그 결과, 상기 수정된 구성은 또한, 종래의 공정을 거치는 경우보다도 공정 시간을 단축하면서 막질의 안정화를 도모할 수 있다.
제3 실시예에서는, PSZ막(13a)으로부터 실리콘 산화막(13)을 형성하는 데에, 제1 실시예에서 이용한 열처리 조건을 이용하고 있다. 그러나, 제2 실시예에서 이용한 열처리 조건으로 행할 수도 있다.
온수 처리의 온수의 온도는 50～100℃의 범위에서 설정할 수도 있다.
온수 처리의 시간은 수십분(예를 들면, 20분) 이상의 시간으로 설정할 수도 있다.
메가소닉파의 주파수는 수백㎑ 이상에서 수㎒ 정도까지의 범위에서 설정할 수 있다. 메가소닉파의 출력은 수십W～수백W의 범위에서 설정할 수도 있다.
제1 수증기 산화 처리의 제1 온도는 200～400℃의 범위(저온 영역)에서 설정할 수도 있다. 제2 수증기 산화 처리의 제2 온도는 400℃ 이상의 적절한 온도(550℃를 포함한 그 이상의 온도까지 가능)로 설정할 수도 있다.
삭제
상기 설명 및 도면들은 본 발명의 원리의 설명일 뿐, 이에 한정된 의미로 간주되지 않는다. 당업자라면 다양한 변경 및 수정이 용이할 것이다. 그러한 모든 변경 및 수정은 첨부된 청구 범위에 의해 정의되는 바와 같이 본 발명의 범위 내에 들어옴을 알 수 있을 것이다.
도 1은 본 발명에 따른 제1 실시예의 NAND형 플래시 메모리 장치의 메모리 셀 영역의 일부의 레이아웃 패턴을 도시하는 모식적인 평면도.
도 2는 도 1에서의 절단선 2-2을 따라 취해진 단면도.
도 3~도 6은 NAND형 플래시 메모리 장치의 제조 공정의 순차적인 단계들에서의 모식적인 세로 단면도들(도 1~도 4).
도 7은 본 발명의 제3 실시예에 대응하고, 도 1에서의 절단선7-7을 따라 취해진 단면도이며 본 발명의 제3 실시예를 도시함.
도 8~도 12는 NAND형 플래시 메모리 장치의 제조 공정의 순차적인 단계들에서의 모식적인 세로 단면도들(도 1~도 5).
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판
1a : 트렌치
2 : 소자 분리 절연막
3 : 활성 영역
4 : 실리콘 산화막
5 : 다결정 실리콘막
6 : 실리콘 질화막
2b, 13a : PSZ막
4b: 실리콘 산화막

Claims (18)

  1. 반도체 기판을 포함하는 기판의 표면에 형성된 오목부를 매립하도록 도포형 산화막을 도포 형성하는 공정과,
    상기 기판을 제1 온도에서 수증기 산화 처리하는 공정과,
    상기 기판을 온수 내에 침지하고 상기 온수에 메가소닉파(megasonic wave)를 인가하는 공정과,
    상기 기판을 상기 제1 온도보다도 높은 제2 온도에서 또 다른 수증기 산화 처리하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 도포형 산화막은 폴리실라잔(PSZ; polysilazane)을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 메가소닉파는 온수에 30분 동안 인가되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 온수의 온도는 50℃ 이상인 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 메가소닉파의 주파수는 800㎑인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 메가소닉파의 출력은 100W인 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 제1 온도의 범위는 200℃～400℃이며,
    상기 제2 온도의 범위는 400℃ 이상인 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 기판은 가공용의 절연막을 포함한 막 구성으로서 구성되고, 상기 오목부를 형성하는 공정에서는, 상기 반도체 기판에 소자 분리용의 트렌치를 상기 오목부로서 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 기판은 상기 반도체 기판 상에 게이트 전극을 형성하기 위한 막 구조를 구비하고, 상기 오목부를 형성하는 공정에서는, 상기 막 구조를 에칭 가공하여 복수의 게이트 전극을 분리 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 반도체 기판을 포함하는 기판의 표면에 형성된 오목부에 도포형 산화막 형성용의 용액을 도포하는 공정과,
    상기 기판을 도포 후(post-coating) 베이크 온도에서 베이크하여 상기 오목부 내를 매립하도록 도포형 산화막을 형성하는 공정과,
    상기 기판을 온수 내에 침지하고 상기 온수에 메가소닉파를 인가하는 공정과,
    상기 기판을 수증기 산화 처리하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 도포형 산화막은 폴리실라잔을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제10항에 있어서,
    상기 메가소닉파는 온수에 30분 동안 인가되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제10항에 있어서,
    상기 온수의 온도는 50℃ 이상인 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제10항에 있어서,
    상기 메가소닉파의 주파수는 800㎑인 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제10항에 있어서,
    상기 메가소닉파의 출력은 100W인 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제10항에 있어서,
    상기 수증기 산화 처리하는 공정에 있어서의 온도의 범위는 200℃～400℃인 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제10항에 있어서,
    상기 기판은 가공용의 절연막을 포함한 막 구성으로서 구성되고, 상기 오목부를 형성하는 공정에서는, 상기 반도체 기판에 소자 분리용의 트렌치를 상기 오목부로서 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제10항에 있어서,
    상기 기판은 상기 반도체 기판 상에 게이트 전극을 형성하기 위한 막 구조를 구비하고, 상기 오목부를 형성하는 공정에서는, 상기 막 구조를 에칭 가공하여 복수의 게이트 전극을 분리 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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