KR20070083200A - 반도체 장치의 제조 방법 - Google Patents

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가부시끼가이샤 도시바
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Abstract

본 발명의 한 형태의 반도체 장치의 제조 방법은, 반도체 기판에 아이솔레이션 홈을 형성하고, 상기 아이솔레이션 홈 내에 단일 또는 복수의 절연막으로 이루어지는 매립 절연막을 매립하고, 300℃ 이상 700℃ 미만의 진공 또는 불활성 가스 분위기 내에서 상기 매립 절연막에 대해서 어닐링을 행한다.
반도체 장치, 매립 절연막, 아이솔레이션 홈, 게이트 절연막, 게이트 전극, 폴리실라잔막, 고밀도 플라즈마 CVD막

Description

반도체 장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은, 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 단면도.
도 2는, 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 단면도.
도 3은, 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 단면도.
도 4는, 본 발명의 제1 실시 형태에 따른 물의 방출 특성을 도시하는 도면.
도 5는, 본 발명의 제2 및 제3 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 단면도.
도 6은, 본 발명의 제2 및 제3 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 단면도.
도 7은, 본 발명의 제2 및 제3 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 단면도.
도 8의 (a) 및 도 8의 (b)는, 본 발명의 제2 및 제3 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 단면도.
도 9는, 본 발명의 제2 실시 형태에 따른 RTA 온도에 대한 AA폭을 도시하는 도면.
도 10은, 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 단면도.
도 11은, 본 발명의 제3 실시 형태에 따른 TDS 평가 온도에 대한 방출수량을 나타내는 그래프.
<도면의 주요 부분에 대한 부호의 설명>
201:반도체 기판
202:게이트 산화막
203:P도프 다결정 실리콘막
204:실리콘 질화막
205:열 산화막
206:TEOS막
207:아이솔레이션 홈
208:폴리실라잔막
[특허문헌1] 일본 특허 공개 2001-267411호 공보
[특허문헌2] 일본 특허 공개 2004-179614호 공보
[특허문헌3] 일본 특허 공개 2005-166700호 공보
본 발명은, 셸로우 트렌치 아이솔레이션(Shallow Trench Isolation:STI)을 이용하는 반도체 장치의 제조 방법에 관한 것이다.
LSI의 미세화는, 고집적화에 의한 소자의 성능 향상(동작 속도 향상 및 저소비 전력화) 및 제조 코스트의 억제를 목적으로 해서 진행되고 있고, 이미 최소 가공 치수 90㎚의 디바이스의 양산이 개시되어 있다. 앞으로도 계속해서 최소 가공 치수 65㎚, 45㎚, 32㎚로 미세화가 착실하게 진행되어 갈 것으로 예측되고 있다.
한편, 이러한 급격한 소자의 미세화에는 극복해야만 하는 많은 문제가 있다. 트랜지스터를 형성하는 FEOL(프론트 엔드 오브 라인) 개발 단계에서는, 게이트 절연막의 박막화, 게이트 전극의 저저항화, 극박 확산층의 형성 등 많은 과제가 있는데, 소자 간 절연 영역인 셸로우 트렌치 아이솔레이션(STI) 영역의 축소도 큰 과제 중 하나이다
왜냐하면, STI폭은 통상 최소 가공 치수와 동등하게 미세화되는데, 최소 가공 치수 45㎚나 32㎚의 세대에서는, 종래 STI 매립에 이용되어 온 고밀도 플라즈마 CVD 실리콘 산화막의 매립이 곤란해지기 때문이다. HDP(High Density Plasma enhanced)-CVD막은, 퇴적과 에칭의 비율을 제어함으로써 이방성 매립을 실현하고 있고, 또한, 고온의 플라즈마 내에서 성막되는 것에 의한 양호한 막질이기 때문에, STI의 매립에 이용되어 왔다.
그러나, 45㎚ 정도까지 미세화가 진행되면, STI 상부가 퇴적막으로 순식간에 막혀버리기 때문에 충분한 막두께를 STI 저부에 형성하는 것이 곤란해진다. 또한, 소자의 미세화가 진행되면 소자 영역 단부의 STI 형상의 제어가 곤란해진다고 하는 문제가 생기게 된다. 그 이유는 이하와 같다. 지금까지는, 소자 영역 상에 형성되는 CMP 스토퍼로 되는 실리콘 질화막을 적당히 풀백해 둠으로써, STI의 최종 형상에서는 소자 영역 단부의 STI가 기판 표면보다도 낮아지지 않도록 하는 기술이 이용되어 왔다. 그러나, 소자 영역의 폭 자체가 45㎚ 정도까지 미세화되면, 실리콘 질화막의 풀백을 행함으로써 고립된 소자 영역의 실리콘 질화막의 폭이 지나치게 좁아지기 때문에, 본래의 CMP의 스토퍼로서의 용도를 이룰 수 없게 된다. 따라서, 전술한 실리콘 질화막의 풀백의 채용이 곤란해진다고 하는 문제가 있기 때문이다.
그래서, 게이트 절연막과 게이트 전극을 미리 형성해 두고나서, STI의 아이솔레이션 홈을 형성하고, 절연막을 매립하여 STI를 형성하는 게이트 사전 형성이 유망해지지만, 이 경우, STI의 매립 어스펙트비가 더욱 커져버린다고 하는 문제가 있었다. 현재, 표준적인 STI에의 절연막 매립 기술로서 이용되고 있는 고밀도 플라즈마(High Density Plasma enhanced:HDP) CVD로 형성된 실리콘 산화막에 의한 매립에 있어서, 0.1마이크론 세대 이하의 STI 매립에서는, 전술한 어스펙트비가 3 이상에 도달하기 때문에, 보이드(미충전)를 생성하지 않는 매립은 매우 곤란한 것으로 된다.
특허문헌 1에는, STI에 관하여, HD-PECVD(High Density-Plasma Enhanced CVD)에 의해 제1 산화막이 홈에 완전하게 충전되고, CMP 후에 스핀 코트법에 의해 제2 산화 실리콘막이 형성되고, 900℃ 내지 950℃의 드라이 O2 분위기에서 열처리가 실시되고, 이 열처리에 의해 산화 실리콘막이 치밀화됨과 함께 충분한 탈수와 R기의 유리가 행해지는 기술이 개시되어 있다.
특허문헌 2에는, STI 구조에 관하여, STI홈에 폴리실라잔을 매립하고, CMP에 의해 폴리실라잔막을 선택적으로 제거하고, 2단계의 BOX산화에 의해 폴리실라잔막을 SiO2막으로 변환하고, 산화성 분위기 또는 불활성 가스 분위기 내에서, 예를 들면 900℃ 정도로 30분 정도의 열처리를 행하고, 열처리에 의해 SiO2막에 잔류하고 있는 NH3나 H2O가 방출되어 SiO2가 치밀화하는 기술이 개시되어 있다.
특허문헌3에는, STI 구조에 관해 폴리실라잔을 STI홈에 매립하고, 산화성 분위기, 또는 질소 등의 불활성 가스 분위기에서 850℃ 정도의 질소 분위기에서 30분 정도 열처리를 행하고, 폴리실라잔막으로부터 변환된 SiO2막에 잔류하고 있는 NH3이나 H2O를 방출시켜 SiO2막의 치밀화 처리를 행하는 기술이 개시되어 있다.
본 발명의 한 형태의 반도체 장치의 제조 방법은, 반도체 기판에 아이솔레이션 홈을 형성하고, 상기 아이솔레이션 홈 내에 단일 또는 복수의 절연막으로 이루어지는 매립 절연막을 매립하고, 300℃ 이상 700℃ 미만의 진공 또는 불활성 가스 분위기 내에서 상기 매립 절연막에 대해서 어닐링을 행한다.
<실시 형태>
이하, 실시 형태를 도면을 참조하여 설명한다.
도 1 내지 도 3은, 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 단면도이다. 본 제1 실시 형태는, 처음에 반도체 기판에 STI를 형성하는 경우의 예이다.
미세화가 진행된 STI에의 절연막 매립 기술로서는, 스핀 코팅법으로 형성하는 SOG막, 혹은 O3/TEOS 등의 유동성이 있는 막으로 매립을 행하는 기술, 혹은 실적이 있는 HDP-CVD 실리콘 산화막과 전술한 유동성이 있는 막을 조합해서 매립하는 기술이 유망하게 될 것으로 생각되고 있어, 많은 기관에서 정력적인 검토가 행해지고 있다.
특히, 유동성을 가지는 막으로 STI의 아이솔레이션 홈을 밑바닥을 높이고, STI 상부에 종래부터 이용되어 온 HDP-CVD 실리콘 산화막을 매립하는 기술은, 트랜지스터 근방에 종래와 동일한 막질로 동일한 가공 내성을 가지는 막을 매립한다고 하는 점에서, 종래의 프로세스 인터그레이션의 대폭적인 변경을 수반하지 않는 기술로서 유망시 되고 있다.
그런데, SOG막, 혹은 O3/TEOS막과 같은 성막 과정에서 유동하는 절연막을 STI에 매립한 경우, 이하와 같은 문제점이 있는 것이 판명되었다. 이들 유동성이 있는 막은 성막 프로세스 기인으로 막 내에 많은 수분이나 OH기를 포함하고 있다. 또한, 이들 막의 막 밀도 자체가 낮으므로, 성막 직후에는 그다지 수분을 포함하고 있지 않아도, 그 막이 놓여 있는 환경의 분위기 내의 수분을 흡습하여, 막 내에 많 은 수분을 포함하게 되는 경향이 있다.
이러한 흡착 수분은, 후공정의 고온 공정, 예를 들면 고온의 어닐링 공정이나 고밀도 플라즈마 CVD 내에 방출되어, 수증기 산화를 야기한다. 수증기 산화는 실리콘 산화막 내의 산화종의 확산 속도가 빠르기 때문에, 소자 영역이 산화되어 작아지게 되는 변환차 확대의 문제, 또한, 특히 게이트 사전 형성 구조에 있어서 STI 형성 시에, 게이트 산화막에 버즈 비크 산화가 발생하게 되어, 게이트 산화막의 막두께가 증대되게 되는 문제, 혹은 게이트 산화막의 증대에 의해 소자의 신뢰성이 열화하는 등의 문제가 있었다.
본 제1 실시 형태에서는, 반도체 기판에 높은 유동성을 가지는 SiH4/H2O2에 의한 응축 CVD(Chemical Vapor Deposition)막을 매립한 후에, 진공 내에서의 저온 어닐링을 행하고나서, 연속적으로 플라즈마 CVD 실리콘 산화막을 매립해서 STI를 형성하는 방법에 대해서 설명한다.
우선 도 1에 도시한 바와 같이, 반도체 기판(101) 위에 열 산화막(102)을 막두께 5㎚로 형성하고, 열 산화막(102) 위에 CMP의 연마 스토퍼로 되는 실리콘 질화막(103)을 막두께 150㎚로 형성한다.
다음으로, 기판 전체면에 반응성 이온 에칭(RIE)의 마스크로 되는 CVD 실리콘 산화막(도시되지 않음)을 형성하고, 다시 포토레지스트 막(도시되지 않음)을 도포한다. 다음으로, 통상의 리소그래피 기술에 의해 포토레지스트 막을 가공하고, 가공된 포토레지스트 막을 마스크로 하여, RIE에 의해 CVD 실리콘 산화막을 가공해 서 하드 마스크를 형성한다. 여기에서, AA(Active Area)부의 최소 가공 치수는 45㎚이다. 포토레지스트 막은 애셔 및 황산 과산화수소수 혼합액에 의한 에칭에 의해 제거한다.
다음으로, CVD 실리콘 산화막의 하드 마스크를 이용하여, RIE에 의해 실리콘 질화막(103), 열 산화막(102), 반도체 기판(101)을 순차적으로 가공하여, 반도체 기판(101)에 에칭 깊이 300㎚의 홈을 형성한다. 계속해서 불산 증기에 의해, 마스크재의 CVD 실리콘 산화막을 선택 제거한다. 다음으로, 열 인산 내에서 실리콘 질화막(103)을 5㎚ 정도 에칭해서 후퇴시킨다. 계속해서, 홈 내면을 열 산화시켜 막두께 4㎚의 열 산화막(104)을 형성한다. 이상에서 셸로우 트렌치 아이솔레이션(STI)을 위한 아이솔레이션 홈(105)이 형성되었다.
다음으로, 기판 전체면에 응축 CVD막(106)을 형성한다. 본 실시 형태에서 사용하는 제조 장치는, 응축 CVD 챔버, 어닐링 챔버, 및 플라즈마 CVD 챔버를 가지는 클러스터 툴이고, 각 챔버 간에서는 기판을 진공의 트랜스퍼 챔버를 개재시켜 대기 해방하지 않고 반송하는 것이 가능하다.
응축 CVD막(106)의 성막 조건은, 성막 압력이 200Pa, 성막 온도가 5℃이다. 응축 CVD의 반응은 이하와 같은 것이다. CVD 챔버 내의 온도 제어 플레이트 상에서 5℃로 냉각된 기판상에 SiH4 및, H2O2를 도입함으로써, 이하의 반응으로 표현되는 높은 유동성을 가지는 중간체가 형성된다.
SiH4+H2O2→SiH3(OH)+H2O
2SiH3(OH)→SiH3-O-SiH3+H2O
SiH3-O-SiH3+H2O2→SiH3-O-SiH2(OH)+H2O
SiH3-O-SiH2(OH)+SiH3(OH)→SiH3-O-SiH3-O-SiH3+H2O
응축 CVD막(106)을 이용함으로써, 도 1에 도시한 바와 같이, 아이솔레이션 홈(105)을 보이드(미충전) 없이 매립할 수 있다.
이상의 반응 기구로부터 알 수 있는 바와 같이, 본 반응에서는 탈수 축합에 수반하여 수분이 생성되어 감에 따라서, 응축 CVD막(106)은 저온에서 성막된 저밀도의 막이기 때문에, 막 내에 다량의 수분(∼1E21cm-3)이 흡착된다. 또한, 막 내에 잔존하는 OH기(실라놀기)도, 600℃ 이상의 고온에서는 용이하게 탈수 축합반응에 기초하여 수분을 방출하기 때문에, 응축 CVD막(106)에 대해서 열처리를 행하면 막 내로부터 수증기가 방출되게 된다. 후술하는 바와 같이, 막 내로부터 방출되는 수증기는 반도체 기판(101) 근방에 공급되는 산화종이기 때문에, 기판의 산화에 의한 AA의 변환차 확대를 야기하게 된다.
다음으로, 300℃ 미만의 온도의 어닐링 챔버 중에 상기 기판을 반송한 후, 막의 탈수와 치밀화를 목적으로 해서, 어닐링 챔버 내의 핫 플레이트에서 어닐링을 행한다. 어닐링 조건을 이하에 기재한다. 어닐링은 350℃로 설정된 핫 플레이트 상에서 행한다. 어닐링 분위기는 진공이고, 터보 몰리큘러 펌프에 의해 챔버 압력은 1Pa 이하로 유지된다. 어닐링 시간은 5분간이다. 또한, Reference로서, 어닐링을 행하지 않은 샘플, 및 500℃, 700℃의 진공 어닐링을 역시 5분간 행한 샘플을 작성했다. 상기 500℃, 700℃의 진공 어닐링에서는 500℃, 700℃로 제어된 핫 플레이트 상에 피처리 기판을 싣는 방식을 이용하므로, 피처리 기판은 어닐링 온도까지 10초 정도로 단숨에 승온된다. 다음으로, 플라즈마 CVD 챔버에 기판을 반송하고, 도 2에 도시한 바와 같이, SiH4/O2로 형성되는 플라즈마 CVD 실리콘 산화막(107)으로 아이솔레이션 홈(105)을 완전히 매립했다. 플라즈마 CVD의 성막 온도는 350℃ 이하다.
다음으로 CMP 기술에 의해, 실리콘 질화막(103)을 스토퍼로 해서, 플라즈마 CVD 실리콘 산화막(107) 및 응축 CVD막(106)을 연마하고, 아이솔레이션 홈(105) 내부에만 잔존시킨다.
다음으로, 핫 인산 중에서 실리콘 질화막(103)을 제거하고, 도 3에 도시한 바와 같이, 트랜지스터(108), 층간 절연막(109, 110, 111, 112, 113), 다층 배선(114, 115, 116, 117)을 주지의 방법에 의해 형성한다.
이 때의 각 어닐링 조건에 대한 AA폭의 설정값과 실측값의 관계를, 표 1에 나타낸다.
AA폭과 어닐링 조건과의 관계
AA폭(설정 45㎚) AA폭(설정 60㎚) AA폭(설정 100㎚)
본 실시 형태 44-46㎚ 58-62㎚ 96-103㎚
어닐링 없음 38-40㎚ 52-56㎚ 90-97㎚
500℃ 어닐링 40-42㎚ 54-58㎚ 92-98㎚
700℃ 어닐링 34-36㎚ 48-52㎚ 86-93㎚
본 실시 형태의 어닐링에서는, 설정값과 실측값이 거의 일치하는 것에 대해서, 어닐링 없음, 및 500℃, 700℃의 어닐링을 행한 샘플에서는, 실측값의 AA폭이 설정값보다도 작아지게 되어 있어, 변환차가 생기는 것을 알 수 있다. 이것은, 어닐링 시, 또는 플라즈마 CVD 성막 후의 트랜지스터 형성 시 등의 고온 공정 시에 응축 CVD막 내로부터 방출된 수분에 의해, 실리콘 기판이 수증기 산화된 결과로서, AA폭이 좁아져 버린 것이다. 500℃에서 상대적으로 AA폭 감소의 정도가 작은 것은, 500℃에서는 물의 산화력이 낮기 때문이다. 온도가 높아짐에 따라, AA폭이 좁아져, 700℃ 이상에서는 어닐링을 행하지 않는 경우에 비해서도 AA폭이 더욱 좁아져서, 고온에서 단숨에 수증기를 방출시킴으로써 수증기 산화에 의한 AA폭 감소가 커지는 것을 알 수 있다.
이하에 본 응축 CVD막의 물의 방출 특성(온도 의존성)을 나타낸다.
기본적으로 물(H2O)의 방출 Peak는 350℃ 부근(막 내의 공극에 물리 흡착되어 있는 H2O의 방출에 기인)과 600℃ 부근(SiOH의 형태로 막에 결합되어 있는 H2O의 방출에 기인)이며, 300℃ 이상 700℃ 미만의 어닐링을 행함으로써 흡습하고 있는 수분을 거의 완전하게 제거하는 것이 가능하다. 이 경우, 단숨에 가열을 행하면 응축 CVD막 내의 수분은 본래의 방출 온도보다도 높은 온도에서 방출되기 때문에, 액티브 에리어의 산화 등을 일으킬 가능성이 커진다. 도 4에 도시한 바와 같이, 본 응축 CVD막의 경우, 350℃ 부근에서 방출되는 수분이 방출수의 과반을 차지하고 있기 때문에, 350℃의 열처리를 채용하고 있다.
이 열처리 온도를 700℃ 이상으로 높일수록, 본래의 방출 온도보다도 높은 온도에서 방출되는 수분에 의한 액티브 에리어의 산화가, 보다 발생하기 쉬워진다.
즉, 본 실시 형태의 어닐링을 행함으로써, 기판의 산화를 수반하지 않고 응축 CVD막 내의 수분을 빼낼 수 있으므로, 미세한 AA의 형성이 가능하게 된다. 이러한 효과는 표 1로부터 분명한 바와 같이, AA폭이 60㎚이하로 되면 매우 현저해진다.
또한, 본 실시 형태에서는, 매립막으로서 응축 CVD막을 이용한 예를 설명했지만, SOG(Spin On glass)막을 이용하는 경우도 효과는 마찬가지로서, 본 실시 형태와 마찬가지의 300℃ 이상 700℃ 미만의 진공 또는 불활성 가스 분위기 내에서의 어닐링을 행함으로써, 전술한 바와 같은 효과가 얻어진다.
도 5 내지 도 8은, 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 단면도이다. 본 제2 실시 형태는, 미리 반도체 기판에 게이트 산화막과 게이트 전극이 형성되어 있는 경우의 예이다. 미리 게이트 전극을 형성해 둠으로써, 게이트 단부에서의 전계 집중 등을 억제하는 것이 가능하게 된다고 하는 이점이 있는 반면, STI 형성 시에 게이트 산화막 단부에서의 버즈 비크 발생이 문제로 되기 쉽다. 본 제2 실시 형태에서는, 반도체 기판에 HDP-CVD 실리콘 산화막과 SOG막의 일종인 과수소화 폴리실라잔막과의 하이브리드 매립을 행한다. 과수소화 폴리실라잔막은 웨트 에치백의 과정에서 흡습되어 버리기 때문에, 본 제2 실시 형태에서는 저온에서의 열처리를 행한다.
우선 도 5에 도시한 바와 같이, 반도체 기판(201) 위에 게이트 산화막(202)을 형성하고, 게이트 산화막(202) 위에 게이트 전극으로 되는 P도프 다결정 실리콘막(203)을 형성하고, P도프 다결정 실리콘막(203) 위에 CMP의 연마 스토퍼로 되는 실리콘 질화막(204)을 형성한다.
다음으로, 기판 전체면에 반응성 이온 에칭(RIE)의 마스크로 되는 CVD 실리콘 산화막(도시되지 않음)을 형성하고, 다시 포토레지스트 막(도시되지 않음)을 도포한다. 다음으로, 통상의 리소그래피 기술에 의해 포토레지스트 막을 가공하고, 가공된 포토레지스트 막을 마스크로 하여, RIE에 의해 CVD 실리콘 산화막을 가공해서 하드 마스크를 형성한다. 여기에서, 소자 영역의 최소 가공 폭은 55㎚이다. 포토레지스트 막은 애셔 및 황산 과산화수소수 혼합액에 의한 에칭에 의해 제거한다.
다음으로, CVD 실리콘 산화막의 하드 마스크를 이용하여, RIE에 의해 실리콘 질화막(204), P도프 다결정 실리콘막(203), 게이트 산화막(202), 반도체 기판(201)을 순차적으로 가공하고, 반도체 기판(201)에 에칭 깊이 200㎚의 홈을 형성한다. 계속해서 불산 증기에 의해, 마스크재의 CVD 실리콘 산화막을 제거한다. 계속해서, 홈 내면을 열 산화시켜 막두께 4㎚의 열 산화막(205)을 형성한다.
다음으로, 기판 전체면에 LPCVD법에 의해 TEOS(Tetraethoxysilane)막(206)을 막두께 15㎚로 형성한다. 계속해서, 어닐링을 800℃에서 20분간 실시하여, TEOS막(206)을 치밀화한다. 이상에서 STI로 되는 아이솔레이션 홈(207)이 형성되었다.
다음으로, 기판 전체면에 폴리실라잔막(208)을 스핀 코팅법에 의해 형성한다. 폴리실라잔막의 형성은 이하와 같이 행한다.
과수소화 실라잔(퍼하이드로실라잔) 중합체[(SiH2NH)n]를 크실렌, 디부틸에테르 등으로 분산해서 과수소화 실라잔 중합체 용액을 생성하고, 그 과수소화 실라잔 중합체 용액을 스핀 코팅법에 의해, 기판 표면에 도포한다. 액체의 도포이기 때문에, 고 어스팩트비의 아이솔레이션 홈(207) 내부에도 보이드(미충전)나 심(이음매 형상의 미충전)을 발생시키지 않고, 과수소화 실라잔 중합체가 매립된다.
스핀 코팅법의 조건은, 예를 들면 반도체 기판(201)의 회전 속도 1000rpm, 회전 시간 30초, 과수소화 실라잔 중합체 용액의 적하량 2cc 등이고, 목표 도포막두께 600㎚이다.
과수소화 실라잔 중합체 용액을 도포한 후, 도포막에 대해서 소정의 열처리를 행함으로써, 저 불순물 농도의 과수소화 폴리실라잔막(208)으로 변화시킨다. 우선, 도포막을 형성한 기판을 핫 플레이트 상에서 180℃로 가열하고, 불활성 가스 분위기 내에서 3분간 베이크함으로써, 과수소화 실라잔 중합체 용액 중의 용매를 휘발시킨다. 이 상태에서, 도포막 내에는 용매 기인의 탄소 혹은 탄화수소가 불순물로서 수 퍼센트 내지 수십 퍼센트 정도 잔존하고 있다.
다음으로 280℃ 내지 320℃의 수증기 분위기 내에서 도포막을 산화시키고, 막 내의 불순물 탄소나 탄화수소를 제거함과 함께, 막 내의 Si-N 결합의 대부분을 Si-O 결합으로 전환한다. 이 반응은 전형적으로는 이하에 표현하는 것처럼 진행된다.
SiH2NH+2O→SiO2+NH3
상기한 바와 같은 온도 범위에서 열처리된 폴리실라잔막은 저밀도의 실리콘 산화막으로 된다. 이 실리콘 산화막은, 홈 폭에 상관없이 거의 일정한 웨트 에칭 레이트를 나타낸다고 하는 성질이 있다.
다음으로 CMP 기술에 의해, 실리콘 질화막(204)을 스토퍼로 해서, 폴리실라잔막(208) 및 TEOS막(206)을 연마하여, 아이솔레이션 홈(207) 내부에만 잔존시킨다.
다음으로, 200:1의 희박 불산 수용액을 이용하여, 폴리실라잔막(208)을 에치백한다. 이미 설명한 바와 같이, 이 때 폴리실라잔막(208)은 아이솔레이션 홈 폭에 상관없이, 거의 등속으로 에치백되는데, 폴리실라잔막은 매우 저밀도의 막이기 때문에, 웨트 에칭의 과정에서 흡습해서 물을 포함한 막으로 변질된다. SIMS에 의해 흡습된 물의 양을 어림한 결과, 1×1021cm-3의 수분이 폴리실라잔막 내에 포함되게 된 것을 알 수 있었다.
다음으로, 흡습된 물을 탈수하기 위한 어닐링을 행한다. 어닐링 수순은 이하와 같은 2Step 처리이다. 어닐링 챔버는 배치식의 로이며, 200℃(휩쓸려 들어간 산소의 영향을 방지하기 위해서 300℃ 미만에서 피처리 기판을 로드할 수 있도록 하고 있다)로 설정되어 질소 퍼지된 로 내에, 석영 보트에 적재된 해당 기판을 도입한다. 다음으로, 200℃의 질소 분위기 내에서 10분간 퍼지하여, 로 내에 들어간 휩쓸린 산소를 퍼지 아웃한다. 질소 유량은, 로 내 분위기의 완전 치환을 10분간에서 2회 이상 행할 수 있는 유량으로 한다. 본 실시 형태의 경우, 로의 체적은 100L였으므로, 질소 유량은 20SLM으로 했다(치환 횟수는 10분간에서 3.91회). 다음으로 질소 유량을 유지하고, 로 내를 승온 속도 10℃/min으로 20분에 걸쳐서 400℃까지 승온하고, 400℃에서 30분간 유지해서 제1번째의 어닐링(열처리)의 스텝을 행한다. 이상의 저온에서의 열처리 과정에서, 폴리실라잔 중에 흡수 혹은 흡착되어 있던 수분은 막 내로부터 방출되어, 신속하게 로 외로 배출되었다.
다음으로, 동일한 챔버 내에서, 연속적으로, 혹은 진공 내에서 상기 폴리실라잔막을 도포한 기판을 반송 가능한 다른 어닐링 챔버 내에서, 해당 기판을 승온 속도 50℃/min으로 800℃까지 승온하고, 15분간 열처리하는 2번째의 어닐링(열처리)의 스텝을 행한 후, 25℃/min으로 200℃까지 강온하고, 로 내로부터 기판을 취출했다. 이상의 어닐링 처리에 의해, 폴리실라잔막(208) 내의 수분이 이탈함과 함께, 폴리실라잔막(208)이 약 12%의 막 수축을 일으킴으로써 치밀화되었다. 이렇게 치밀화된 폴리실라잔막(208)은, 후공정에서의 웨트 처리 등에 대해서 충분한 내성을 나타냄과 함께, 흡습을 거의 일으키지 않는 막으로 변질되게 된다.
다음으로, 도 6에 도시한 바와 같이, 폴리실라잔막(208) 위에 HDP-CVD 실리콘 산화막(209)을 형성하고, 폴리실라잔막(208)을 웨트 에치백함으로써 생긴 공극부를 완전하게 매립한다.
또 레퍼런스로서, 웨트 에치백 후, 폴리실라잔막에 통상의 확산로에서 800℃의 질소 어닐링을 15분간 실시하고나서, 폴리실라잔막 위에 HDP-CVD 실리콘 산화막을 형성한 샘플, 및 어닐링을 일체 행하지 않고, HDP-CVD 실리콘 산화막을 형성한 샘플을 작성했다. 여기에서, 질소 어닐링에서의 로 내에의 로드 온도는 700℃, 또 HDP-CVD 실리콘 산화막의 성막 온도는 약 650℃이다.
다음으로, 실리콘 질화막(204)을 스토퍼로 해서, 재차 CMP를 행하여, HDP-CVD 실리콘 산화막(209)을 아이솔레이션 홈(207) 내에만 잔존시킨다.
다음으로, 도 7에 도시한 바와 같이, 핫 인산 내에서 실리콘 질화막(204)을 제거한다. 다음으로, 반응성 이온 에칭 기술에 의해 HDP-CVD 실리콘 산화막(209)의 높이를 조정함으로써 STI부가 형성된다.
계속해서, 도 8에 도시한 바와 같이, 인터 폴리절연막[IPD 막]인 ONO막(210)을 LPCVD법에 의해 형성하고, 컨트롤 게이트로 되는, P도프 다결정 실리콘막(211)을 형성하고, 공지의 리소그래피 기술 및 반응성 이온 에칭 기술에 의해 가공해서 게이트 전극을 형성한다. 또한, 층간 절연막(212, 213, 214), 다층 배선(215, 216)을 형성해서 플래시 메모리가 제조된다.
본 실시 형태에서 작성된 샘플의 게이트 산화막(202)의 EOT(Equivalent Oxide Thickness)를 마스크 설계 상의 AA폭마다 표 2에 나타낸다.
EOT와 어닐링 조건 AA폭과의 관계
본 실시 형태 어닐링 없음 확산로에서 800℃ N2 어닐링
AA 설계 55㎚ 65㎚ 110㎚ 55㎚ 60㎚ 110㎚ 55㎚ 65㎚ 110㎚
AA 실측 55㎚ 64㎚ 111㎚ 53㎚ 57㎚ 108㎚ 52㎚ 61㎚ 106㎚
EOT 8.2㎚ 8.1㎚ 8.3㎚ 8.7㎚ 8.2㎚ 8.3㎚ 9.1㎚ 8.3㎚ 8.4㎚
표 2로부터 알 수 있는 바와 같이, 각 조건 모두, AA폭이 100㎚이상에서는 명확한 차이는 보이지 않지만, AA폭이 60㎚이하에서는, 본 실시 형태 이외의 방법에서는, EOT가 본 실시 형태의 방법에 비교해서 두꺼워져 있는 것을 알 수 있다. 이 때의 게이트의 단면을 TEM으로 조사한 결과, 본 실시 형태 이외의 방법에서는, 버즈 비크 산화가 게이트 전극의 양단으로부터 침입함으로써 게이트 산화막이 두꺼워져 있는 것, 및 AA영역 자체가 산화되어 폭이 좁아져 있는 것을 알 수 있다. EOT에는,
Figure 112007014711016-PAT00001
의 관계가 성립하므로, 폭(W)이 감소하고, 막두께(T)가 증대한 것에 의해, EOT가 저하한 것을 알 수 있다.
이것은, 폴리실라잔막으로부터 방출된 수분에 의한 수증기 산화가 원인이다. 수증기 산화의 레이트는 온도에 대해서 지수함수적으로 증대하지만, 400℃ 부근에서는 거의 실리콘의 산화 레이트가 없다. 따라서, 본 실시 형태와 같이 저온에서의 어닐링 공정에서, 수분을 방출시키고나서, 불활성 가스 분위기 내에서 승온하면, 실리콘 기판의 수증기 산화는 일어날 수 없지만, 흡습한 폴리실라잔막을 직접 고온의 로에 도입해서 단숨에 승온시키는 경우, 혹은 HDP-CVD 챔버에서 플라즈마에 의해 순간적(통상 몇 초 정도)으로 승온시키는 경우에는, 승온에 의해 방출된 수분의 일부가 실리콘 기판을 산화시키게 되는 것이다.
상기 3 조건에 대해서, 104회의 Write/Erase Cycle을 반복한 후의 Vth의 변동을 표 3에 나타낸다.
1E4회의 W/E 사이클 후의 Vth 시프트
본 실시 형태 어닐링 없음 확산로에서 800℃ 어닐링
1E4 W/E 후 Vth 시프트 1.48V 3.21V 3.48V
본 실시 형태에서는 1.5V 정도의 변동밖에 보이지 않는 것에 대해서, 다른 수준에서는 3V 이상의 변동이 일어나 있는 것을 알 수 있다. 이것은, 실제의 플래시 메모리의 동작상은 데이터 유지가 곤란해져, 불휘발성을 유지할 수 없게 되어 있는 것을 의미한다. 즉, 본 실시 형태를 적용함으로써, 폴리실라잔막을 이용한 좁은 STI부의 보이드리스 매립과, 게이트 산화막의 신뢰성 확보의 양립을 실현할 수 있는 것을 알 수 있다.
또한, 본 실시 형태에서는, 매립막으로서 HDP-CVD 실리콘 산화막과 폴리실라잔막을 이용한 예를 나타냈지만, 폴리실라잔막 단층 매립의 경우에도 마찬가지의 효과가 얻어진다. 또한, 폴리실라잔막 대신에, 다른 SOG막 혹은 O3/TEOS막, 혹은 제1 실시 형태와 마찬가지로 SiH4/H2O2를 이용해서 형성되는 응축 CVD막을 이용하는 것도 가능하다. 라이너 산화막으로서 TEOS막 대신에 HTO막을 이용하는 것도 가능하다. 또한, 폴리실라잔막으로서 600℃ 정도의 고온의 수증기 분위기에서의 처리를 행하여, 막 내의 N를 제거하고, 실리콘 산화막으로 바꾼 경우에 대해서도 마찬가지의 효과가 얻어진다.
또한, 본 실시 형태로서는 본 실시예에 기재된 어닐링 조건에 한정되는 것은 아니고, 어닐링 챔버 내에의 피처리 기판의 반송과 분위기의 치환을 300℃ 미만의 온도에서 행하고, 첫 번째 스텝의 어닐링을 300℃ 이상 700℃ 미만의 진공 또는 불활성 가스 분위기 내에서 행하고, 또한 연속적으로, 두 번째 스텝의 어닐링을 700℃ 이상의 진공 또는 불활성 가스 분위기 내에서 행함으로써, 전술한 예와 동등한 효과가 얻어진다.
본 실시예의 효과의 적용 범위를 보다 명확하게 하기 위해 이하의 실험을 행했다.
상기 전기 특성을 평가한 시료와 동일한 구조의 Sample을 평가하고, 이하의 표 4에 나타낸 바와 같은 열처리를 RTP를 이용해서 행하고, 열처리 종료 후에 불산계의 웨트 에칭으로 STI 내의 매립막을 완전히 벗기고나서, 치수 SEM으로 AA폭을 측정했다. 단 RTA를 2회 행하는 경우에는 2회의 RTA 간에서의 흡습이 일어나지 않도록, RTA 처리는 연속적으로 행하는 것으로 했다. 각 RTA의 처리 시간은 5분이다.
1st RTA Temp[℃] 2nd RTA Temp[℃]
200 -
250 -
300 -
400 -
500 -
600 -
650 -
700 -
750 -
800 -
200 800
250 800
300 800
400 800
500 800
600 800
650 800
700 800
750 800
그 결과를 도 9에 도시한다.
도 9는 표 4에 나타내는 1st RTA 온도에 대해서 AA폭을 플롯한 것으로, AA폭이 클수록 방출 수분에 의한 산화를 받지 않고 있는 것을 나타낸다. 또한, RTA는 확산로보다도 승온 속도가 크고, Single Step의 RTA 온도 또는 Sequential의 1st RTA 온도가 700℃ 이상인 경우에는, 확산로에서 동일한 온도의 어닐링 처리를 행한 경우에 비해서, H2O 방출에 의한 산화가 발생하기 쉬워진다.
도 9로부터 이하의 경향을 알 수 있다.
(1)Single Step의 경우, RTA 온도가 300℃ 이하에서 AA폭 감소가 보인다. 이것은 HDP-CVD 공정에서의 H2O 방출에 의한 산화 기인으로 생각된다.
(2)Single Step의 경우에는 RTA 온도가 500℃ 이상에서 RTA 온도와 함께 AA폭이 감소하는 경향이 보이는데 특히 700℃ 이상에서 AA폭의 감소가 크다. 이것은 RTA 공정 중, 및 HDP-CVD 공정에서의 폴리실라잔으로부터의 방출수에 의한 산화 기인으로 생각된다.
(3)Sequential(상이한 온도에서 2회 RTA를 행한다)의 경우, 전체 조건에서 Single Step보다도 AA폭의 감소의 개선이 보인다. 이것은 800℃의 2nd RTA에서 H2O를 완전히 방출시킨 결과로서, HDP-CVD 공정에서의 폴리실라잔으로부터의 방출수에 의한 산화가 없어졌기 때문이라고 생각된다.
이상의 실험 결과로부터는, 300℃ 이상 700℃ 미만의 열처리, 더욱 바람직하게는 650℃ 이하가 방출수에 의한 산화 억제에 효과적이고, 또한 최초의 열처리보다도 고온의 700℃ 이상의 열처리 더욱 바람직하게는 800℃ 이상의 열처리를 추가함으로써 후공정에서의 방출수에 의한 산화 억제 효과가 높아지는 것을 알 수 있다.
도 5 내지 도 8, 및 도 10은, 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 단면도이다. 본 제3 실시 형태도, 미리 반도체 기판에 게이트 산화막과 게이트 전극이 형성되어 있는 경우의 예이다. 본 제3 실시 형태는, 기본적으로 제2 실시 형태와 동일하지만, 과수소화 폴리실라잔막이 게이트 전극 가공 후의 데미지에 수반하여 흡습한 수분을 제거하기 위해, 저온에서의 열처리를 행한다.
제2 실시 형태와 마찬가지로, 우선 도 5에 도시한 바와 같이, 반도체 기판(201) 위에 게이트 산화막(202)을 형성하고, 게이트 산화막(202) 위에 게이트 전극으로 되는 P도프 다결정 실리콘막(203)을 형성하고, P도프 다결정 실리콘막(203) 위에 CMP의 연마 스토퍼로 되는 실리콘 질화막(204)을 형성한다.
다음으로, 기판 전체면에 반응성 이온 에칭(RIE)의 마스크로 되는 CVD 실리콘 산화막(도시되지 않음)을 형성하고, 다시 포토레지스트 막(도시되지 않음)을 도포한다. 다음으로, 통상의 리소그래피 기술에 의해 포토레지스트 막을 가공하고, 가공된 포토레지스트 막을 마스크로 하여, RIE에 의해 실리콘 산화막을 가공해서 하드 마스크를 형성한다. 여기에서, 소자 영역의 최소 가공 폭은 55㎚이다. 포토레지스트 막은 애셔 및 황산 과산화수소수 혼합액에 의한 에칭에 의해 제거한다.
다음으로, CVD 실리콘 산화막의 하드 마스크를 이용하여, RIE에 의해 실리콘 질화막(204), P도프 다결정 실리콘막(203), 게이트 산화막(202), 반도체 기판(201)을 순차적으로 가공하여, 반도체 기판(201)에 에칭 깊이 200㎚의 홈을 형성한다. 계속해서 불산 증기에 의해, 마스크재의 CVD 실리콘 산화막을 제거한다. 계속해서, 홈 내면을 열 산화시켜 막두께 4㎚의 열 산화막(205)을 형성한다.
다음으로, 기판 전체면에 LPCVD법에 의해 TEOS막(206)을 막두께 15㎚로 형성한다. 계속해서, 어닐링을 800℃에서 20분간 실시하여, TEOS막(206)을 치밀화한다. 이상에서 STI로 되는 아이솔레이션 홈(207)이 형성되었다. 다음으로, 기판 전체면에 폴리실라잔막(208)을 스핀 코팅법에 의해 형성한다.
다음으로 CMP 기술에 의해, 실리콘 질화막(204)을 스토퍼로 해서, 폴리실라잔막(208) 및 TEOS막(206)을 연마하여, 아이솔레이션 홈(207) 내부에만 잔존시킨다.
다음으로, 200:1의 희박 불산 수용액을 이용하여, 폴리실라잔막(208)을 에치백하고, 제2 실시 형태와 마찬가지로 흡습된 물을 탈수하기 위한 어닐링을 행하여, 폴리실라잔막(208) 중의 수분이 이탈함과 함께, 폴리실라잔막(208)이 약 12%의 막 수축을 일으킴으로써 치밀화되었다. 이렇게 치밀화된 폴리실라잔막(208)은, 후공정에서의 웨트 처리 등에 대해서 충분한 내성을 나타냄과 함께, 흡습을 거의 일으키지 않는 막으로 변질되게 된다.
다음으로, 도 6에 도시한 바와 같이, 폴리실라잔막(208) 위에 HDP-CVD 실리콘 산화막(209)을 형성하고, 폴리실라잔막(208)을 웨트 에치백함으로써 생긴 공극부를 완전히 매립한다.
다음으로, 실리콘 질화막(204)을 스토퍼로 해서, 재차 CMP를 행하여, HDP-CVD 실리콘 산화막(209)을 아이솔레이션 홈(207) 내에만 잔존시킨다. 다음으로, 도 7에 도시한 바와 같이, 핫 인산 중에서 실리콘 질화막(204)을 제거한다. 다음으로, 반응성 이온 에칭 기술에 의해 HDP-CVD 실리콘 산화막(209)의 높이를 조정 함으로써 STI부가 형성된다.
계속해서, 도 8의 (a), 도 8의 (b)에 도시한 바와 같이, 인터 폴리 절연막[IPD 막]인 ONO막(210)을 LPCVD법에 의해 형성하고, 컨트롤 게이트로 되는, P도프 다결정 실리콘막(211)을 형성하고, 공지의 리소그래피 기술 및 반응성 이온 에칭 기술에 의해 가공해서 게이트 전극을 형성한다. 또한, 도 8의 (a)는 STI부의 단면도이며, 도 8의 (b)는 AA부의 단면도이다.
그러나, 게이트 전극 가공시의 오버 에칭에 의해 STI부는 크게 함몰하고, HDP-CVD 실리콘 산화막(209)은 제거되어 버려, 반응성 이온 에칭 데미지가 들어간 폴리실라잔막(208)의 표면이 노출되게 된다. 에칭 후에는, 퇴적물을 제거하기 위해 애싱 및 희석 불산 수용액에 의한 에칭을 행한다. 본 공정에서, 가공 데미지가 들어간 폴리실라잔막(208) 상부가 흡습하기 쉬워지므로, 이 상태에서 500℃(혹은 500℃ 이상 650℃ 이하) 질소 내 10분간의 열처리를 행한다.
상기 열처리의 목적을 도 11을 이용하여 설명한다. 도 11은, 250℃, 400℃, 500℃에서 각 10분간 온도를 일정하게 유지해서 TDS(Thermal Desorption Spectroscopy)를 평가하고 있다. 도 11로부터 흡착수에 기인하는 방출 수분은 500℃ 이하에서 소멸하는 것, 복수의 H2O의 방출 피크는 존재하지만, 각각의 피크에서의 H2O는 10분 이내에서 완전히 방출되는(TDS의 피크의 우측이 수직으로 되어 있는 것은 동일 온도로 유지하고 있는 동안에 H2O가 다 나왔기 때문임) 것을 알 수 있다. 도 11에 도시한 바와 같이, 폴리실라잔이 흡습한 수분의 대부분은 500℃에서 제거가능하기 때문에, 본 열처리에 의해, 게이트 전극 가공에 수반하는 흡착 수분을, 버즈 비크 산화를 야기하지 않는 저온에서 제거할 수 있게 된다. 또한, 500℃ 이상에서의 물의 방출의 피크 위치는 도면으로부터 650℃ 정도이며, 이 온도보다도 고온측, 예를 들면 700℃에서 급격한 열처리를 행하면, 급격한 물의 방출에 수반하는 버즈 비크 산화가 일어나기 쉬워진다고 하는 문제가 발생한다.
또한, 도 10에 도시한 바와 같이, 층간 절연막(212, 213, 214), 다층 배선(215, 216)을 형성해서 플래시 메모리가 제조된다.
본 실시 형태에서 작성된 샘플의 게이트 산화막(202)의 EOT(Equivalent Oxide Thickness)을 마스크 설계상의 AA폭마다 표 5에 나타낸다.
EOT와 어닐링 조건 AA폭과의 관계
제3 실시 형태 어닐링 없음 제2 실시 형태
AA 설계 55㎚ 65㎚ 110㎚ 55㎚ 60㎚ 110㎚ 55㎚ 65㎚ 110㎚
AA 실측 56㎚ 64㎚ 110㎚ 53㎚ 57㎚ 108㎚ 55㎚ 64㎚ 111㎚
EOT 8.2㎚ 8.1㎚ 8.2㎚ 8.7㎚ 8.2㎚ 8.3㎚ 8.2㎚ 8.1㎚ 8.3㎚
표 5로부터, 제2 실시 형태와 동등한 특성이 얻어지는 것을 알 수 있다.
상기 3 조건에 대해서, 104회의 Write/Erase Cycle을 반복한 후의 Vth의 변동을 표 6에 나타낸다.
1E4회의 W/E 사이클 후의 Vth 시프트
제3 실시 형태 어닐링 없음 제2 실시 형태
1E4 W/E 후 Vth 시프트 1.25V 3.21V 1.48V
본 제3 실시 형태에서는, 제2 실시 형태의 1.5V 정도의 변동에 대해서, 또한 0.23V의 개선이 보이고 있고, 이것은 수증기 산화에 의한 터널 산화막의 열화가 완화되었기 때문이라고 생각된다. 즉, 본 제3 실시 형태를 적용함으로써, 폴리실라잔막을 이용한 좁은 STI부의 보이드리스 매립과, 게이트 산화막의 신뢰성 확보의 양립을 실현할 수 있어, 신뢰성을 더욱 개선할 수 있는 것을 알 수 있다.
또한, 본 실시 형태에서는, 매립막으로서 HDP-CVD 실리콘 산화막과 폴리실라잔막을 이용한 예를 나타냈지만, 폴리실라잔막 단층 매립의 경우에도 마찬가지의 효과가 얻어진다. 또한, 폴리실라잔막 대신에, 다른 SOG막 혹은 O3/TEOS막, 혹은 제1 실시 형태와 마찬가지로 SiH4/H2O2를 이용해서 형성되는 응축 CVD막을 이용하는 것도 가능하다. 라이너 산화막으로서 TEOS막 대신에 HTO막을 이용하는 것도 가능하다. 또한, 폴리실라잔막으로서 600℃ 정도의 고온의 수증기 분위기에서의 처리를 행하여, 막 내의 N를 제거하고, 실리콘 산화막으로 바꾼 경우에 대해서도 마찬가지의 효과가 얻어진다.
이상과 같이 본 발명의 실시 형태는, 반도체 장치의 셸로우 트렌치 아이솔레이션(STI)의 매립 절연막의 일부, 또는 전부로서 SOG막 또는 O3/TEOS막이나 SiH4/H2O2막 등의 응축 CVD막을 매립하는 반도체 장치의 제조 방법이며, 상기 매립 절연막을 CMP 기술에 의해 평탄화하고, 에치백해서 높이 조정을 행한 후에, 300℃ 이상 700℃ 미만의 불활성 가스 분위기 내 또는 진공 내에서 열처리함으로써, 막 내에 흡착되어 있는 수분의 이탈을 촉진하고, 이후의 고온 공정, 예를 들면 어닐링 공정이나 고밀도 플라즈마 CVD 공정에서의 소자 영역 변환차의 확대, 혹은 소자 특성의 악화를 억제한다.
즉, 매립 절연막 내에 흡수 또는 흡착되어 있는 수분의 방출에 의한 수증기 산화를 야기하지 않고서, 매립 절연막 내로부터 수분을 방출시킬 수 있다. 따라서, 수증기 산화에 의해 AA폭에 변환차가 생기는 문제를 억지할 수 있다. 또한, STI의 매립 절연막에는 고온의 치밀화 어닐링이 필요하지만, 본 실시 형태의 시퀀스를 이용함으로써, 공정수의 증대를 초래하는 경우는 없다. 또한, 탈수를 위한 어닐링 후, 연속적으로 고온 어닐링을 행함으로써, 어닐링 후에 재차 물이 흡착하는 것을 억지할 수 있다.
또한, 매립 절연막으로서 이용하는 SOG막 혹은 응축 CVD막은, 유동성을 갖고, 좁은 아이솔레이션 홈에도 매립 가능하기 때문에, STI의 미세화가 가능하다. 게이트 전극 사전 형성 구조는, 게이트 산화막 형성시의 전처리의 불산계의 웨트 에칭 시에 STI 단부가 에칭되는 문제가 없어지기 때문에, 소자의 미세화에 유리하다. 그 반면, 게이트 전극이 미리 형성되어 있기 때문에, STI의 매립 절연막에 기인하는 버즈 비크 산화에 약하지만, 본 실시 형태의 어닐링과 병용함으로써, 미세화해도 양호한 소자 특성을 얻는 것이 가능하게 된다.
이와 같이 본 발명의 실시 형태에 따르면, STI에 유동성을 가지는 매립 절연막을 이용했을 때에 발생하는 소자 영역의 변환차 확대 혹은 게이트 사전 형성 소자의 신뢰성 열화 등의 문제를 극복할 수 있기 때문에, 매우 미세한 STI를 디바이스 특성에의 영향을 억제해서 형성하는 것이 가능하게 되어, 반도체 장치의 더 한층의 미세화에 의한 성능 향상이 가능하게 된다.
본 실시 형태에 따르면, 반도체 장치의 미세화에 수반하는 성능 향상을 도모하는 반도체 장치의 제조 방법을 제공할 수 있다.
당 분야의 업자라면 부가적인 장점 및 변경들을 용이하게 생성할 수 있다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구 범위들 및 그 등가물들에 의해 정의된 바와 같은 일반적인 발명적 개념의 정신 또는 범위로부터 벗어나지 않고 다양한 변경이 가능하다.

Claims (13)

  1. 반도체 기판에 아이솔레이션 홈을 형성하고,
    상기 아이솔레이션 홈 내에 단일 또는 복수의 절연막으로 이루어지는 매립 절연막을 매립하고,
    300℃ 이상 700℃ 미만의 진공 또는 불활성 가스 분위기 내에서 상기 매립 절연막에 대해서 어닐링을 행하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 어닐링 후, 연속적으로, 700℃ 이상의 진공 또는 불활성 가스 분위기 내에서 상기 매립 절연막에 대해서 어닐링을 행하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 어닐링은, 300℃ 미만에서 진공 퍼지 또는 불활성 가스 퍼지된 어닐링 챔버 내에 도입 후 300℃ 이상 700℃ 미만의 소정 온도까지 승온하고, 상기 소정 온도에서 어닐링을 소정 시간 행하는 과정을 포함하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 매립 절연막은, 수분을 포함하는, 혹은 수분을 흡착한 SOG막 또는 응축 CVD막인 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 매립 절연막은 SiH4 및, H2O2를 이용해서 형성하는 응축 CVD막인 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 매립 절연막은, O3/TEOS막인 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 매립 절연막은, 수분을 포함하는, 혹은 수분을 흡착한 SOG막과 응축 CVD막으로 이루어지는 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 반도체 기판에, 미리 게이트 절연막 및 게이트 전극이 형성되어 있는 반도체 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 매립 절연막은, 폴리실라잔막을 포함하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 폴리실라잔막에 대해서 500℃ 이상 650℃ 이하에서 열처리를 행하는 반도체 장치의 제조 방법.
  11. 제1항에 있어서,
    상기 매립 절연막은 고밀도 플라즈마 CVD막과 SOG막으로 이루어지는 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 고밀도 플라즈마 CVD막은 실리콘 산화막인 반도체 장치의 제조 방법.
  13. 제11항에 있어서,
    상기 SOG막은 폴리실라잔막인 반도체 장치의 제조 방법.
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