KR20040030349A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

STI홈 내에 매립되는 절연막의 오목부, 높이 변동 등에 의한 형상의 열화를 방지할 수 있는 반도체 장치의 제조 방법을 제공한다.
실리콘 기판(30) 상 표면에, Si3N4막(32)을 마스크 부재로서 형성하고, 실리콘 기판(30)을 에칭하여 STI홈(33)을 형성한다. STI홈(33)이 형성된 실리콘 기판(30)에, 과수소화 실라잔 중합체 용액의 도포막(PSZ막)을 퇴적하고, 그 후 PSZ막을 홈 내에만 잔치(殘置)하고, 마스크 부재 상의 PSZ막을 제거하여 STI홈(33)의 바닥부보다 600㎚ 정도 이하가 되도록 박막화한다. 그 후, PSZ막을 수증기 분위기에서 열처리함으로써 화학 반응시켜서 실리콘 산화막(37)으로 변환한다. 그 후, 매립된 실리콘 산화막(37)을 열처리에 의해 치밀화한다.

Description

반도체 장치의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치의 제조 방법에 관한 것으로, 특히 STI(Shallow Trench Isolation) 구조의 형성 방법, PMD막의 형성 방법, 및 패시베이션막의 형성 방법에 관한 것이다.
최근의 반도체 장치의 소자 분리에는 STI 구조가 널리 이용되고 있다. 이것은 반도체 기판의 소자 분리 영역에 홈을 형성하고, 이 홈에 소자 분리 절연막이 되는 실리콘 산화(SiO2)막 등을 매립하는 방법이다. 반도체 장치의 미세화에 따라 홈의 어스펙트비가 커지고, 종래의 오존(O3)-TEOS CVD-SiO2막이나 HDP-TEOS CVD-SiO2막에서는 STI의 홈 내에, 보이드나 시임을 발생시키지 않고 매립하는 것이 곤란해져 왔다.
이 때문에, 100㎚ 세대 이후에는 도포형 용액을 이용하여 STI홈에 소자 분리 절연막을 매립하는 방법이 제안되어 있다(예를 들면, Void Free and Low Stress Shallow Trench Isolation Technology using P-SOG for sub 0.1㎛ Device(J.H.Heo et al., 2002 Symposium on VLSI Technology Digest of Technological Papers, pp.132∼133, 2002), 및 미국 특허 제6,191,002호 공보 참조).
이 방법에서는, 우선 도 14의 (a)에 도시한 바와 같이, 실리콘 기판(100) 상에 SiO2막(101)을 형성하고, 그 위에 마스크 부재로서의 Si3N4막(102)을 적층 형성한다. 그 후, 통상의 노광 기술과 RIE(Reactive Ion Etching)법에 의한 드라이 에칭 기술을 이용하여, Si3N4막(102), SiO2막(101), 및 실리콘 기판(100)을 순차 가공한다. 이에 의해, 실리콘 기판(100)에 STI 소자 분리용의 STI홈(103)을 형성한다. STI홈의 사이즈는, 예를 들면 폭 100㎚, 깊이 300㎚ 정도이다.
다음에, 도 14의 (b)에 도시한 바와 같이, STI홈(103)이 완전히 매립되도록 Si3N4막(102) 전면에, 과수소화 실라잔 중합체((SiH2NH)n) 용액을, 예를 들면 스핀코팅법에 의해 600㎚ 정도의 막 두께로 도포한다. 이것을, 200℃ 이하, 예를 들면 150℃ 정도에서 3분 정도 베이킹함으로써 용매를 휘발시켜서, 폴리실라잔(Polysilazane: 이하 PSZ라고 적는다)막(105)을 형성한다.
PSZ막(105)은 350℃ 이상 600℃ 이하 정도의 수증기를 포함하는 분위기에서60분 정도 열처리함으로써, 도 15의 (c)에 도시한 바와 같이, SiO2막(106)으로 변환한다.
그 후, 도 15의 (d)에 도시한 바와 같이, 산화성 분위기 또는 질소 등의 불활성 가스 분위기 속에서, 900℃ 정도에서 30분 정도의 열처리를 행한다. SiO2막(106)에 잔류하고 있는 NH3나 H2O는 방출되어, SiO2막(106)보다 밀도가 높은 치밀한 SiO2막(107)이 형성된다.
다음에, Si3N4막(102) 상의 SiO2막(107)을, 예를 들면 CMP(Chemical Mechanical Polishing)법에 의해 선택적으로 제거하여, 도 16의 (e)에 도시한 바와 같이 Si3N4막(102)의 표면을 노출한다. 그 결과, 표면만을 노출한 형상으로, 각 STI홈(103) 내에 SiO2막(107)이 형성된다.
또한, Si3N4막(102) 및 SiO2막(101)을 순차 제거하여, 도 16의 (f)에 도시한 바와 같이 실리콘 기판(100)의 표면을 노출시킨다. 이상에 의해, STI홈(103) 내에 SiO2막(107)을 매립한 STI 구조가 형성된다.
이 방법에서는, 홈폭 1㎛ 이상의 STI홈 내에 존재하는 PSZ막(105)은 후의 공정에서 충분히 SiO2막(107)으로 변환된다. 그러나, 홈폭 100㎚ 정도 이하의 STI홈(103)에서는, 홈 내의 일부의 PSZ막(105a)은 도 16의 (e)에 도시한 바와 같이 SiO2로 충분히 변환되지 않는다. 이렇게 해서, 미변환 PSZ 부분(105a)이 생긴다.이 미변환 PSZ 부분(105a)은 웨트 에칭 레이트가 빠르기 때문에, 특히 STI 코너부에서의 오목부(divot)의 억제가 곤란하다. 또한, STI의 절연막의 높이를 제어하는 것도 어렵고, 원하는 형상의 STI 구조를 실현하는 것이 곤란하였다.
홈폭 100㎚ 정도 이하의 STI홈(103) 내의 PSZ막(105)에서는, 도 15의 (c)에 도시한 바와 같이, 홈 바닥부 근방의 PSZ막(105a)을 SiO2막(106)으로 변환하기 위해 필요한 H2O 및 산소(O2)가 충분히 공급되지 않는 것에 따른다.
STI홈폭이 넓은 것으로부터 100㎚ 정도의 좁은 STI홈폭까지 균일하게 STI홈 내의 PSZ막이 SiO2막으로 변환되도록 한 제조 방법이 요구되고 있었다.
또한, PMD막으로서 P-TEOS SiO2등이 종래 이용되어 왔지만, PMD막에는 다음과 같은 특성이 요구된다. 게이트 전극 등의 지지 기반 단차를 평탄화할 수 있는 것, 600℃ 이하의 저온에서 평탄화 가능한 것이다. 또한, 막의 웨트 에칭 레이트가 열 산화막에 될 수 있는 한 가까운 것, 즉 컨택트 형성 시의 Si 표면의 노출 시에, 웨트 에칭 처리에 의한 컨택트 측면의 이상 에칭에 의한 단차를 방지하는 것이다.
저온 PMD의 후보 중 하나로서, 예를 들면 SOG 등의 도포형의 막을 예로 들 수 있다. SOG 도포막은 SiO2막이나 Si3N4막 등의 층간 절연막을 개재하여 게이트 전극의 단차 위에 도포법을 이용하여 형성된다. 지지 기반 단차가 밀한 영역에서는 평탄한 막이 얻어지지만, 단차가 소한 영역에서는 평탄하게 할 수 없었다. 또한,종래의 SOG막에서는 SOG 중의 용매를 제거할 때에 막에 큰 체적 수축이 생겨서, 두꺼운 영역에서 SOG막이 깨진다고 하는 문제가 있었다. 또한 SOG막은 열처리를 실시하여 SiO2막으로 변화시켜도, 웨트 에칭 레이트가 열 산화막의 2배 이상도 있다. 이 때문에, 웨트 에칭 시에 컨택트 측면에 단차가 생긴다는 문제가 있었다.
패시베이션막에서도, 커버리지가 우수함과 함께 플라즈마 손상이 없는 SiO2막을 실현하는 것은 곤란하였다. 도 17을 참조하여, 종래 이용되고 있는 P-TEOS SiO2막과 P-SiN막과의 2층 구조의 패시베이션막에 대하여 설명한다. 우선, 도 17의 (a)에 도시한 바와 같이, 배선(202)을 갖는 층간 절연막(201) 위에, 예를 들면 HDP를 이용한 플라즈마(P) SiO2막(203)을 퇴적한다. P-SiO2막(203)은 커버리지가 나쁘기 때문에 배선(202) 상에서는 두껍게 퇴적되고, 배선 간에서는 얇게 퇴적된다. 또한, P-SiO2막(203)은 투습성이 높기 때문에, 도 17의 (b)에 도시한 바와 같이 투습성이 낮은 P-SiN막(204)이 그 위에 퇴적된다. 이 P-SiN막(204)도 커버리지가 나쁘기 때문에, 도 17의 (b)에 도시한 바와 같이 배선(202) 상에서는 두껍게 형성된다. 낮은 투습성을 확보하기 위해서는 100㎚ 이상의 막 두께가 필요하게 되기 때문에, 배선(202) 상의 P-SiN막(204)의 막 두께는 두꺼워진다. 이 때문에, 도 17의 (c)에 도시한 바와 같이 비아홀(205)을 개공하는 영역의 막 두께가 두껍고, 비아홀(205)의 어스펙트가 커져 개공이 곤란해진다.
또한, 종래의 SOG(Spin on Glass)의 경우에도, 도 18의 (a)에 도시한 바와같이, 배선층(202)에 기인한 단차를 매립하기 위해 막 두께를 두껍게 할 필요가 있다. 이 때문에, 도 18의 (b)에 도시한 바와 같이, 비아홀(205)의 어스펙트가 커진다는 문제가 있었다.
상술한 바와 같이 종래의 방법에서는, 100㎚ 정도 이하의 STI홈폭 내에 오목부(divot)가 발생하거나 STI홈폭에 의해 매립 높이가 변동하기 때문에, 원하는 STI 구조를 실현하는 것이 곤란하였다. 또한, PMD막에서는 저온에서의 평탄화와 산화막과 동등한 웨트 에칭 레이트를 동시에 달성하는 것이 어렵다. 또한, 패시베이션막에서도 커버리지가 우수하며, 플라즈마 손상이 없는 SiO2막은 얻어지지 않았다.
본 발명은 홈폭에 상관없이, 소자 분리홈 내에 매립되는 절연막의 오목부, 높이의 변동 등에 의한 소자 분리 구조의 형상 열화를 저감할 수 있는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
또한 본 발명은 산화막과 동등한 웨트 에칭 레이트를 갖는 평탄한 PMD막을, 저온에서 성막 가능한 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
또한 본 발명은 커버리지가 우수하며, 플라즈마 손상이 없는 SiO2로 이루어지는 패시베이션막을 형성 가능한 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
도 1은 본 발명의 제1 실시 형태에 따른 STI 소자 분리 구조를 이용한 MOS 트랜지스터의 평면도.
도 2는 도 1의 A-A선을 따라 절단한 STI 소자 분리 구조를 이용한 MOS 트랜지스터의 단면도.
도 3은 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도.
도 4는 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도.
도 5는 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도.
도 6은 제2 실시 형태에 따른 반도체 장치의 제조 방법의 일부를 도시하는 공정 단면도.
도 7은 STP법을 설명하기 위한 공정 단면도.
도 8은 제3 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도.
도 9는 제3 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도.
도 10은 제4 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도.
도 11은 제5 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도.
도 12는 제5 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도.
도 13은 제6 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도.
도 14는 종래의 반도체 장치의 제조 방법을 도시하는 공정 단면도.
도 15는 종래의 반도체 장치의 제조 방법을 도시하는 공정 단면도.
도 16은 종래의 반도체 장치의 제조 방법을 도시하는 공정 단면도.
도 17은 종래의 반도체 장치의 제조 방법을 도시하는 공정 단면도.
도 18은 종래의 반도체 장치의 제조 방법을 도시하는 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 30, 42, 51, 100 : 실리콘 기판
11 : 소자 분리 영역
12 : 소자 형성 영역
13 : 소스 영역
14 : 드레인 영역
15 : 게이트 산화막
16, 52 : 게이트 전극
17, 53, 59, 61, 201 : 층간 절연막
18, 57 : 컨택트홀
19 : 메탈 배선
20 : 소스 전극
21 : 드레인 전극
31, 36, 55, 65, 101, 106, 107 : SiO2막
32, 67, 102 : Si3N4막
33, 103 : STI홈
34 : 열 산화막
35, 105 : PSZ막
37 : 치밀화된 SiO2막
38 : STI홈 내에 매립된 SiO2막
40 : 베이스 필름
41, 54, 54P, 64 : 유전체막
43 : 배선부로 이루어지는 단차
56 : 플라즈마 Si3N4막
58 : 배선층
62 : Al 배선층
63, 203 : P-SiO2막
66 : 알루미나층
68, 205 : 비아홀
105a : SiO2막으로의 변환이 불충분한 PSZ막
202 : 배선
204 : P-SiN막
206 : SOG막
본 발명의 일 형태에 따른 반도체 장치의 제조 방법은, 반도체 기판에 마스크 부재를 이용하여 소자 분리용 홈을 형성하는 공정과,
상기 반도체 기판 상에 제1 막을 도포법에 의해 형성하고, 상기 소자 분리용 홈 내에 제1 막을 매립하는 공정과,
상기 제1 막에 포함되는 용매를 휘발시켜서, 상기 제1 막을 제2 막으로 변환하는 공정과,
상기 마스크 부재 상의 제2 막을 CMP에 의해 제거하여 상기 마스크 부재의 표면을 노출하고, 상기 소자 분리용 홈 내에 제2 막을 선택적으로 잔치하는 공정, 및
상기 소자 분리용 홈 내에 매립된 제2 막을, 수증기를 포함하는 분위기 속에서 연소 산화 처리하는 공정
을 구비하는 것을 특징으로 한다.
본 발명의 다른 형태에 따른 반도체 장치의 제조 방법은, 반도체 기판에 마스크 부재를 이용하여 소자 분리용 홈을 형성하는 공정과,
과수소화 실라잔 중합체 용액을 도포법에 의해 상기 반도체 기판 상에 도포하고, 상기 소자 분리용 홈 내에 과수소화 실라잔 중합체를 포함하는 도포막을 매립하는 공정과,
상기 도포막을 열처리하여 용매를 휘발시켜서, 상기 도포막을 폴리실라잔막으로 변환하는 공정과,
상기 마스크 부재 상의 상기 폴리실라잔막을 CMP에 의해 제거하여 상기 마스크 부재의 표면을 노출하고, 상기 폴리실라잔막을 상기 소자 분리용 홈 내에 선택적으로 잔치하는 공정, 및
상기 폴리실라잔막을 열처리하여, 산화 실리콘막을 형성하는 공정
을 포함하는 것을 특징으로 한다.
본 발명의 다른 형태에 따른 반도체 장치의 제조 방법은, 베이스 필름 상에, 평탄한 표면을 갖는 유전체막을 박리 가능하게 형성하는 공정과,
반도체 기판 상에 단차를 형성하는 공정과,
상기 유전체막을, 상기 단차를 갖는 반도체 기판 상에 배치하여, 열 및 압력을 가하는 공정과,
상기 베이스 필름을 상기 유전체막으로부터 박리함으로써, 상기 반도체 기판 상의 상기 단차를 매립하여, 평탄한 표면을 갖는 유전체막을 형성하는 공정, 및
상기 유전체막을, 수증기를 포함하는 분위기 속에서 연소 산화 처리하는 공정
을 포함하는 것을 특징으로 한다.
<발명의 실시 형태>
이하, 도면을 참조하여 본 발명의 실시 형태를 설명한다.
(제1 실시 형태)
우선, 도 1 및 도 2를 참조하여, 본 발명의 제1 실시 형태에 따른 방법에 의해 제조되는 반도체 장치를 설명한다. 여기에서 도시하는 반도체 장치는 STI 소자 분리 구조를 이용한 MOS 트랜지스터로, 도 1에 그 평면도를 도시한다. 도 2는 도 1의 A-A선을 따른 단면도이다. 도 1 및 도 2에서는 메탈 배선부 상의 배선층 및패시베이션층이 도시되어 있지 않고, 도 1에서는 층간 절연막이 도시되어 있지 않다.
본 실시 형태에 따른 MOS 트랜지스터는, 예를 들면 다음과 같은 방법에 의해 제조할 수 있다. 우선, 실리콘 기판 등의 반도체 기판(10)에, 각 소자를 전기적으로 분리하기 위해 STI 구조의 소자 분리 영역(11)을 형성한다. 소자 분리 영역(11)은, 각종 홈폭으로 형성할 수 있다. 소자 분리 영역에 둘러싸인 실리콘 기판(10)의 소자 형성 영역(12)에는 소스 영역(13) 및 드레인 영역(14)을 형성하고, 이 소스/드레인 영역 사이에 게이트 산화막(15)을 개재하여 게이트 전극(16)을 형성한다. 게이트 전극 상에는 층간 절연막(17)을 형성하고, 컨택트홀(18)을 개구한다. 이 컨택트홀(18) 내에 도체를 충전하고, 메탈 배선(19)에 접속된 소스 전극(20) 및 드레인 전극(21)을 형성한다. 또한, 다층 배선층, 패시베이션막, 및 패드 등을 형성하여 MOS 트랜지스터가 완성된다.
도 3 내지 도 5를 참조하여, 제1 실시 형태에 따른 반도체 장치의 제조 방법을 설명한다. 이들 도면은 도 1의 점선부에 대응한 100㎚ 정도 이하의 좁은 STI 영역을 나타낸다.
우선, 도 3의 (a)에 도시한 바와 같이, 실리콘 기판 등의 반도체 기판(30)의 표면에 실리콘 산화막(이하 SiO2막으로 기록함)(31)을 4㎚ 정도의 막 두께로 형성한다. 그 위에, LP-CVD(Low Pressure Chemical Vapor Deposition)법에 의해, 질화 실리콘막(이하 Si3N4막이라고 적음)(32)을 막 두께 200㎚ 정도의 막 두께로 형성한다. 이 Si3N4막(32)은 마스크 부재로서 작용한다. 그 후, 노광 기술 및 RIE법에 의한 드라이 에칭 기술을 이용하여, Si3N4막(32), SiO2막(31), 및 실리콘 기판(30)을 순차 가공한다. 이것에 의해서, STI 소자 분리를 위한 소자 분리홈으로서의 STI홈(33)을 실리콘 기판(30)에 형성한다. STI홈(33)의 사이즈는, 예를 들면 폭 100㎚, 깊이 300㎚ 정도로 할 수 있다. 소자 분리를 위한 홈이기 때문에, 여러가지 폭의 홈을 실리콘 기판 상에 형성할 수 있다.
Si3N4막 상에 SiO2막(도시하지 않음)을 적층하고, 이 SiO2막을 실리콘 기판(30)의 에칭 마스크 부재로서 이용해도 된다.
다음에, 열 산화법을 이용하여 실리콘 기판(30)을 산화하고, STI홈(33) 측면에 막 두께 3㎚ 정도의 열 산화막(34)을 형성한다. 산소 래디컬을 이용한 경우에는, 실리콘(Si)의 면방위에 의존하지 않는 균일한 고품질의 산화 실리콘막을, STI홈(33)의 측면에 형성할 수 있다. 산화 공정에서는 ISSG(In-Situ Steam Generation)법을 이용하여, Si3N4막(32)의 측면을 약간 산화해두어도 된다.
그 후, 소위 풀백(Pullback)법을 이용하여 Si3N4막(32)의 홈폭을 10㎚ 정도 넓힌다. 이 공정에는, 예를 들면 핫 인산 등을 이용할 수 있다. 이 때, SiO2막(31)과 Si3N4막(32)과의 선택비를 2 이상 확보할 수 있는 등방성 에칭을 이용하는 것이 바람직하다.
가공 후의 Si3N4막(32)의 전면에는, 도 3의 (b)에 도시한 바와 같이,STI홈(33)이 완전히 메워지도록 도포형 용액을 도포한다. 예를 들면, Si3N4막(32) 상에서 막 두께 600㎚ 정도가 되도록 도포막을 형성한다. 도포막은, 예를 들면 다음과 같은 방법에 의해 형성할 수 있다. 우선, 스핀코팅법을 이용하여 과수소화 실라잔 중합체((SiH2NH)n) 용액을 Si3N4막(32) 전면에 도포한다. 계속해서, 200℃ 이하의 온도, 예를 들면 150℃ 정도에서 3분 정도 베이킹을 행하여 용매를 휘발시킨다. 이에 의해서, 폴리실라잔(PSZ)막(35)이 형성된다.
Si3N4막(32)의 막 두께는, 퇴적 당초의 200㎚에서 190㎚ 정도로 감소하고 있기 때문에, PSZ막(35)의 표면에서부터 STI홈(33)의 바닥부까지의 거리는 1100㎚ 정도가 된다. PSZ막(35)의 매립 특성은 양호하고, 100㎚ 정도의 좁은 STI홈(33)에 대해서도 보이드를 발생하지 않고, 매립할 수 있는 것이 확인되었다.
다음에, Si3N4막(32) 상의 PSZ막(35)을, 예를 들면 CMP법에 의해 선택적으로 제거하여, 도 4의 (c)에 도시한 바와 같이 Si3N4막(32) 표면을 노출시킨다. 그 결과, 표면만을 노출한 형상으로 STI홈(33) 내에 PSZ막(35)이 형성된다. 이 형상이 본 발명의 실시 형태에 있어서 중요한 포인트이다.
PSZ막(35)은 연약하기 때문에, CMP에서는 통상보다도 입경이 큰 부드러운 연마재(슬러리)가 이용된다. 또한, 하중을 조정하여 연마 속도를 제어하는 것이 요구된다. CMP 가공에 의해, STI홈(33) 바닥으로부터 PSZ막(35) 표면까지의 거리 t는, 480㎚ 정도로 매우 짧아진다.
즉, STI홈(33) 바닥으로부터 PSZ막(35) 표면까지의 거리 t는 종래의 방법에서의 마스크 상의 영역의 막 두께에 상당하게 된다. 혹은, 거리 t는 충분히 넓은 STI홈폭부에서의 PSZ막의 막 두께 정도에 상당한다고 할 수 있다. CMP에 앞서서, 수증기를 포함하는 분위기에서 200℃ 이상 450℃ 이하의 온도에서 60분 정도 열처리해도 된다. 이것에 의해서, PSZ막(35)의 CMP에 대한 막 강도를 높여서, 내 CMP화 처리를 실시할 수 있다. 또, 500℃를 넘는 온도에서 600㎚ 이상의 막 두께의 PSZ막을 열처리하면, 막수축(shrink)이 발생하여, 막 전체를 SiO2막으로 변화할 수 없다. 이 때문에, 열처리 온도는 350℃ 이상 450℃ 이하로 하는 것이 보다 바람직하다.
다음에, 도 4의 (d)에 도시한 바와 같이, PSZ막이 500㎚보다 얇게 된 단계에서 수증기 분위기 속에서, 예를 들면 800℃의 연소 산화(이하, BOX 산화라고 칭함)를 30분 정도 행함으로써, PSZ막(35)은 완전히 SiO2막(36)으로 변화한다. 수증기 분위기는 물과 산소를 공급함으로써 형성할 수 있다. 이 때의 반응은, 이하의 화학식 1로 나타낸다.
SiH2NH+2O→SiO2+NH3
수증기(H2O)의 분해에 의해 산소 O가 생기고, PSZ막(35)은 산소와 반응하여, SiO2와 NH3(암모니아 가스)가 생성된다. 이렇게 해서, PSZ막(35)은 SiO2막(36)으로변화한다. 소자 형성 영역은 Si3N4막(32)으로 덮어져 있기 때문에, 실리콘 기판(30)의 표면은 산화되지 않는다.
이 화학 반응은 STI홈(33) 표면에 노출되어 있는 PSZ막(35)의 표면으로부터 진행한다.
800℃에서 30분간 정도 BOX 산화를 행함으로써, PSZ막(35)에서의 Si-N 결합은 Si-O 결합으로 변환된다. 그 결과, STI홈(33)에 매립된 PSZ막(35)을, 홈 바닥까지 완전히 SiO2막(36)으로 변환할 수 있어, 변환 효율이 향상된다.
BOX 산화 공정에서는, Si-O 결합으로의 변환 효율을 더욱 향상시키기 위해서, 2 단계 BOX 산화법을 이용해도 된다. 이 경우에는, 우선 수증기를 포함하는 분위기 속에서, 200∼450℃의 비교적 저온에서 30∼60분 정도 유지한다. 200℃ 미만인 경우에는, Si-N 결합을 충분히 Si-O 결합으로 변환하는 것이 곤란해지고, 한편 450℃를 넘으면 , PSZ막(35)의 수축(shrink)을 야기할 우려가 있다. 이 때의 온도는 바람직하게는 350∼450℃이다. 그 후, 수증기 분위기 그대로 450∼1000℃, 바람직하게는 800℃ 정도의 고온까지 승온하여, 더욱 30분 정도의 열처리를 행한다. 450℃ 미만인 경우에는 PSZ막을 충분히 SiO2막으로 변환하는 것이 곤란하게 된다. 한편, 1000℃를 넘으면 결정에 결함이 생길 우려가 있다.
2 단계의 BOX 산화법은 PSZ막의 SiO2막으로의 변환에 특히 유효하다. SiO2막으로의 변환이 시작되는 온도(예를 들면, 400℃ 정도의 온도)에서, 일정한 시간 유지하는 것이 중요하다. 고온측으로 연속하여 승온시키면, 변환이 충분히 진행하기전에 PSZ막의 수축이 발생하여, SiO2막으로의 변환이 진행되기 어려워지는 경향이 있다. 또한, PSZ막을 SiO2막으로 효율적으로 변환하기 위해, 수소 연소 산화에 의한 고농도의 수증기를 이용하여 수증기 분위기를 형성하는 것이 요구된다.
다음에, 도 5의 (e)에 도시한 바와 같이, 산화성 분위기 또는 질소 등의 불활성 가스 분위기 속에서, 800℃∼1100℃, 예를 들면 900℃ 정도에서 30분 정도의 열처리를 행한다. 이 열처리에 의해서, SiO2막(36)에 잔류하고 있는 NH3나 H2O가 방출되어, SiO2막(36)이 치밀화한다. 그 결과, SiO2막(36)보다 밀도가 높은 SiO2막(37)이 얻어져, 막의 누설 전류를 저감할 수 있다. 800℃ 미만인 경우에는 이러한 효과를 충분히 얻을 수 없다. 한편, 1000℃를 넘으면, 결정 결함을 발생시킬 우려가 있다. 산소 분위기 속이면, 막 중의 탄소(C) 등의 불순물 농도를 저감할 수 있다. 또한, 누설 전류나 막과 실리콘 기판과의 계면에서의 고정 전하가 저감된다. 한편, 질소 가스 등의 불활성 가스 분위기에서 행하면, STI홈(33) 내의 실리콘 측면의 산화를 억제할 수 있다. 이 경우에는, 소자폭의 감소(즉, STI 폭의 증가)를 억제할 수 있다.
치밀화 처리 중에도, 소자 형성 영역은 Si3N4막(32)으로 덮어져 있기 때문에, 실리콘 기판(30)의 표면은 산화성 분위기에서도 산화되지 않는다. SiO2막(36)의 치밀화 처리에는 통상의 로에 의한 열처리 이외에 RTA(Rapid Thermal Anealing)나 RTO(Rapid Thermal Oxidation)를 이용해도 된다. RTA의 경우에는 보다 고온,예를 들면 950℃에서 20초 정도의 열처리를 행할 수 있다.
다음에, Si3N4막(32) 및 SiO2막(31)을 제거하여, 도 5의 (f)에 도시한 바와 같이 실리콘 기판(30)의 표면을 노출시킨다. SiO2막(37)은 완충화 불산(완충된 HF)에 의한 웨트 에칭 레이트가 열 산화막의 1.4배 정도이다. BOX 산화 직후의 SiO2막(36)의 웨트 에칭 레이트는 열 산화막의 2∼2.5배이었기 때문에, SiO2막(37)의 열 산화막에 대한 웨트 에칭 레이트는 저감되게 된다. 이 때문에, SiO2막(31)을 제거할 때에도, STI홈(33) 상부의 SiO2막(37)이 지나치게 에칭되지 않는다. 그 결과, 도시한 바와 같이, 실리콘 기판(30) 표면보다 상부에 약간 돌출된 SiO2막(38)이 매립된 STI 구조가 얻어진다.
이 후, 희생 산화막의 형성, 채널 이온 주입, 희생 산화막 제거, 게이트 절연막의 형성, 게이트 전극의 형성, 소스/드레인 확산층의 형성, 층간 절연막의 형성, 컨택트 형성, 배선층의 형성, 패시베이션막의 형성, 패드 형성 등을 거쳐서 MOS 트랜지스터가 완성된다.
제1 실시 형태에 따른 반도체 장치의 제조 방법에 따르면, PSZ막을 이용하여 오목부나 높이의 변동 등 형상 열화가 없는 STI 구조를 갖는 반도체 장치를 형성할 수 있다. 특히, 마스크 부재 상의 PSZ막을 제거하여 PSZ막을 STI홈 내에 선택적으로 잔치하고, STI홈 바닥부로부터의 PSZ막 표면까지의 거리를 저감한 후에, BOX 산화에 의해 PSZ막을 SiO2막으로 변환하고 있다. 이 때문에, 홈폭이 100㎚ 정도 이하의 좁은 STI홈에서도, STI홈 내의 PSZ막을 완전히 SiO2막으로 변환할 수 있다. 따라서, 열화가 저감된 형상의 소자 분리 구조를 STI홈 내에 형성할 수 있다.
또한, PSZ막을 박막화함으로써 STI홈 내에서의 PSZ막의 SiO2막으로의 변환 효율이 향상됨과 함께, SiO2막의 치밀화가 촉진된다. 그 결과, 열 산화막에 대한 에칭 레이트를 충분히 저감할 수 있다. 또, STI 형성 후의 프로세스에서 반복되는 실리콘 기판 표면의 산화 공정이나 산화막 제거 등의 공정에서도, 양호한 형상의 STI 구조를 유지하여 소자 분리를 실현할 수 있다. 또한, 누설 전류의 저감이나 STI홈 바닥에서의 고정 전하가 저감되어, 제품의 수율을 향상하는 것이 가능한다.
(제2 실시 형태)
도 6을 참조하여, 제2 실시 형태에 따른 반도체 장치의 제조 방법을 설명한다. 본 실시 형태는 SiO2막의 치밀화 공정만이 제1 실시 형태와 다르다. 도 3의 (a)의 STI홈(33) 형성으로부터, 도 4의 (d)에 도시된 PSZ막의 SiO2막(36)으로의 변환까지의 공정은 실시 형태 1과 마찬가지이다. 따라서, 제1 실시 형태와 다른 공정만을 이하에 설명한다.
본 실시 형태에서는, 도 6의 (a)에 도시한 바와 같이 SiO2막(36)을 치밀한 SiO2막(37)으로 변화시키기 전에, 마스크 부재로서의 Si3N4막(32)을 제거한다. 즉, SiO2막(36)의 측면도 노출시킨 후에, 산화성 분위기 또는 불활성 가스 분위기 속에서 치밀화 처리를 행하여, 치밀한 SiO2막(37b)을 형성한다. SiO2막(36)의 측면으로부터도 NH3나 H2O가 방출되기 때문에, SiO2막의 치밀화가 촉진된다.
그 결과, SiO2막(31)을 제거할 때에는 SiO2막(37b)은 지나치게 에칭되지 않고, 도 6의 (b)에 도시한 바와 같이 원하는 형상으로 매립된 STI 구조(38b)가 얻어진다.
제2 실시 형태에 따른 반도체 장치의 제조 방법에 의해서도, PSZ막을 이용하여 STI홈에 매립하여 양호한 형상의 STI 구조를 형성할 수 있다. 특히, PSZ막을 박막화하여 SiO2막으로 변환한 후, SiO2막의 측면을 노출시켜 치밀화 처리가 행해진다. 이에 의해, 100㎚ 정도 이하로 STI홈폭이 좁은 영역에서도, SiO2막의 측면의 영역으로부터도 SiO2막의 치밀화가 촉진된다. 그 결과, 열 산화막에 대한 에칭 레이트가 충분히 저감된다. 이렇게 해서, STI 구조의 형성 후의 프로세스에서도, 양호한 형상의 STI 구조를 유지할 수 있어, 제품의 수율을 향상시킬 수 있다.
이상, 도포형 절연막으로서 PSZ막을 이용하여 설명하였지만, 도포 후에 열처리를 실시하여 절연막으로 변화할 수 있는 다른 도포막을 이용할 수도 있다.
또한, 소자 분리용 홈 혹은 배선부와 같은 단차를 갖는 반도체 기판 상에, STP법에 의해 PSZ막과 같은 유전체막을 형성해도 된다. 여기서, 도 7을 참조하여 STP법에 대하여 설명한다.
우선, 도 7의 (a)에, 베이스 필름(40) 상에 유전체막(41)을 박리 가능하게도포 형성한다. 유전체막(41)으로서는, 예를 들면 상술한 바와 같은 PSZ막을 이용할 수 있다. 이 유전체막(41)을, 배선부로 이루어지는 단차(43)를 갖는 실리콘 기판(42)의 표면에, 도 7의 (b)에 도시한 바와 같이 열을 가하면서 압착한다. 배선부 상에는, 절연막(도시하지 않음)이 단차를 반영하여 형성되어 있어도 된다. 또한, 실리콘 기판(42)에서의 단차는 소자 분리용 홈 혹은 전극에 기인하는 것이어도 된다. 그 후, 도 7의 (c)에 도시한 바와 같이 베이스 필름(40)을 박리한다. 이에 의해, 도 7의 (d)에 도시한 바와 같이, 평탄한 표면을 갖고 단차(43) 상에 매립된 유전체막(41)을 형성할 수 있다. 단차(43) 상에서의 유전체막(41)의 두께는 베이스 필름(40) 상에 형성하는 유전체막의 두께에 의해 임의로 제어하는 것이 가능한다.
도 8 내지 도 9를 참조하여, 제3 실시 형태에 따른 반도체 장치의 제조 방법을 설명한다. 이들의 도면은 도 1의 점선부에 대응한 100㎚ 정도 이하의 좁은 STI 영역(33a)과, STI 폭이 100㎚보다 큰 영역(33b)과의 2개의 STI 영역을 나타내고 있다.
우선, 도 8의 (a)에 도시한 바와 같이, 실리콘 기판 등의 반도체 기판(30)의 표면에 SiO2막(31)을 개재하여 마스크 부재로서의 Si3N4막(32)을 형성하고, STI홈(33)을 실리콘 기판(30)에 형성한다. 여기서는, 실시 형태 1에서 이미 설명한 바와 같은 방법에 의해, 마찬가지의 막 두께로 각 막을 형성할 수 있다. 또, STI홈(33)도 실시 형태 1인 경우와 마찬가지의 폭이나 깊이로, 마찬가지의 방법에의해 형성할 수 있다.
또한, 실시 형태 1과 마찬가지의 방법에 의해 STI홈(33a, 33b)의 측면에 열 산화막(34)을 형성한 후, Si3N4막(32)을 선택적으로 10㎚ 정도 가로방향으로 후퇴시킨다.
다음에, STP법을 이용하여, 도 8의 (b)에 도시한 바와 같이 STI홈(33)에 유전체막(35)을 평탄하게 매립한다. 예를 들면, Si3N4막(32) 상에서 100㎚ 정도의 막 두께가 되도록 PSZ막(35)을 퇴적한다. 또, PSZ막은 베이스 필름으로 도포하는 도포 장치에서 150℃ 정도 3분 정도 베이킹을 행하여, 용매를 휘발시켜둔다.
Si3N4막(32)의 막 두께는, 퇴적 당초의 200㎚에서 190㎚ 정도로 감소하고 있기 때문에, PSZ막(35)의 표면에서부터 STI홈의 홈 바닥까지의 거리는, 590㎚ 정도가 된다. STP법에 의한 매립 특성은 양호하고, 100㎚ 정도의 미세한 STI홈폭으로의 보이드없이 매립할 수 있다. 또한, STI 폭이 넓은 영역에도 동시에 평탄하게 매립할 수 있다.
STP법에 의해 PSZ막을 퇴적함으로써, STI홈(33) 바닥에서 PSZ막(35) 표면까지의 거리 D는 590㎚ 정도로 매우 짧은 거리가 된다. 즉, STI홈(33) 바닥에서 PSZ막(35) 표면까지의 거리 D는 종래의 방법에서의 마스크 상의 영역의 막 두께에 상당하게 된다. 혹은 거리 D는 충분히 넓은 STI홈폭부에서의 PSZ막의 막 두께 정도에 상당한다고 할 수 있다.
다음에, 도 8의 (c)에 도시한 바와 같이, 수증기 분위기 속에서, 예를 들면800℃의 BOX 산화를 30분 정도 행함으로써, PSZ막(35)은 SiO2막(36)으로 변환한다. 여기서의 반응은 이미 설명한 화학식 1에 의해 나타낸다.
800℃에서 30분간 정도의 BOX 산화를 행함으로써 PSZ막(35)에서의 Si-N 결합은 Si-O 결합으로 변환된다. 그 결과, STI홈(33)에 매립된 PSZ막(35)을, 홈 바닥까지 완전히 SiO2막(36)으로 변환할 수 있다.
이미 설명한 바와 같이, 2 단계 BOX 산화법을 이용함으로써, Si-O 결합으로의 변환 효율을 더욱 향상시킬 수 있다. 이 경우에는 우선, 제1 스텝으로서 수증기를 포함하는 분위기 속에서, 200℃∼450℃에서 30분∼60분 정도 유지한다. 이 때의 온도는 바람직하게는 350℃∼450℃이다. 그 후, 제2 스텝으로서 수증기 분위기를 유지하면서 450℃∼1000℃, 바람직하게는 700℃∼800℃의 고온까지 승온하여, 30분 정도의 열처리를 더 행한다. 이에 의해서, PSZ막 중에 잔류하고 있는 카본 (C) 등의 불순물을 제거할 수도 있다.
2 단계의 BOX 산화법은 PSZ막의 SiO2막으로의 변환에 특히 유효하다. SiO2막으로의 변환이 시작되는 온도(예를 들면, 400℃ 정도의 온도)에서, 일정한 시간 유지하는 것이 중요하다. 고온측으로 한번에 승온시키면, Si-O 결합으로의 변환이 충분히 진행하기 전에 PSZ막의 수축이 발생하여, SiO2막으로의 변환이 진행하기 어려워진다. PSZ막을 SiO2막으로 효율적으로 변환하기 위해서, 수소 연소 산화에 의한 고농도의 수증기를 이용하여 수증기 분위기를 형성하는 것이 요구된다. 분위기에서의 수분 농도는, 80% 이상인 것이 바람직하다.
다음에, 도 9의 (d)에 도시한 바와 같이, 산화성 분위기, 또는 질소 등의 불활성 가스 분위기 속에서, 800∼1000℃, 예를 들면 900℃ 정도에서 30분 정도의 열처리를 행한다. 이 열처리에 의해, SiO2막(36) 중에 잔류하고 있는 NH3나 H2O가 방출되어, SiO2막(36)이 치밀화한다. 그 결과, SiO2막(36)보다 밀도가 높은 SiO2막(37)이 얻어져서, 막의 누설 전류를 저감하는 것이 가능하다. 산소 분위기 속이면, 막 중의 탄소(C) 등의 불순물 농도를 더욱 저감하는 것이 가능하다. 또한, 누설 전류나 막과 실리콘 기판과의 계면에서의 고정 전하가 저감된다. 한편, 질소 가스 등의 불활성 가스 분위기 속에서 행하면 , STI홈(33) 내의 실리콘 측면의 산화를 억제할 수 있다. 이 경우에는 소자 폭의 감소(즉 STI 폭의 증가)를 억제할 수 있다.
치밀화 처리 중에도, 소자 형성 영역은 Si3N4막(32)으로 덮어져 있기 때문에, 실리콘 기판(30)의 표면은 산화성 분위기 속에서 산화되지 않는다. 이미 설명한 바와 같이, RTA나 RTO에 의해 SiO2막(36)의 치밀화 처리를 행할 수도 있다.
또한, STI의 높이를 조정하기 위해, 도 9의 (e)에 도시한 바와 같이, SiO2막(37)을 에치백하여 STI홈부에 SiO2막(37)을 형성한다. 에치백은 드라이 에칭, 웨트 에칭, 또는 전면 CMP와 웨트 에칭과의 조합 등에 의해 행할 수 있다. STI의 높이는, 후의 공정에서의 웨트 에칭의 횟수에 의해 결정된다. 예를 들면,SiO2막(32)의 에칭, 채널 이온 주입 시의 희생 산화막 에칭 등, 에칭 공정의 횟수에 의해 STI 높이를 조정할 수 있다. 여기서는, SiO2막(37)의 표면이 실리콘 기판(30)의 표면으로부터 40㎚ 정도가 되도록 STI 높이를 조정하였다.
다음에, Si3N4막(32) 및 SiO2막(31)을 제거하여 도 9의 (f)에 도시한 바와 같이 실리콘 기판(30)의 표면을 노출시킨다. SiO2막(37)은 완충화 불산(완충된 HF)에 의한 웨트 에칭 레이트가 열 산화막의 1.4배 정도이다. BOX 산화 직후의 SiO2막(36)의 웨트 에칭 레이트는 열 산화막의 2∼2.5배이었기 때문에, SiO2막(37)의 열 산화막에 대한 웨트 에칭 레이트는 저감되게 된다. 이 때문에, SiO2막(31)을 제거할 때에도, STI홈(33) 상부의 SiO2막(37)이 지나치게 에칭되지 않는다. 그 결과, 도시한 바와 같이, 실리콘 기판(30) 표면보다 상부에 약간 돌출된 SiO2막(38)이 매립된 STI 구조가 얻어진다.
이 후, 희생 산화막의 형성, 채널 이온 주입, 희생 산화막 제거, 게이트 절연막의 형성, 게이트 전극의 형성, 소스/드레인 확산층의 형성, 층간 절연막의 형성, 컨택트 형성, 배선층의 형성, 패시베이션막의 형성, 패드 형성 등을 거쳐서 MOS 트랜지스터가 완성된다.
제3 실시 형태에 따른 반도체 장치의 제조 방법에 따르면, PSZ막을 이용하여 오목부나 높이의 변동 등 형상 열화가 없는 STI 구조를 갖는 반도체 장치를 형성할 수 있다. 특히, STI 폭이 1㎛ 이상의 넓은 홈폭뿐만 아니라, STI홈폭이 10O㎚ 정도 이하의 좁은 홈폭에서도, PSZ막을 웨이퍼 전면에 얇게 균일하게 성막할 수 있다. 이 때문에, STI홈 내의 PSZ막을 완전히 SiO2막으로 변환할 수 있다. 따라서, STI홈폭에 상관없이 STI홈 내에 형상 열화가 없는 소자 분리 구조를 실현할 수 있다.
또한, PSZ막을 박막화함으로써 STI홈 내에서의 PSZ막의 SiO2막으로의 변환 효율이 향상됨과 함께, SiO2막의 치밀화가 촉진된다. 그 결과, 열 산화막에 대한 에칭 레이트를 충분히 저감할 수 있다. 또, STI 형성 후의 프로세스에서 반복되는 실리콘 기판 표면의 산화 공정이나 산화막 제거 등의 공정에서도, 양호한 형상의 STI 구조를 유지하여 소자 분리를 실현할 수 있다. 또한, 누설 전류의 저감이나 STI홈 바닥에서의 고정 전하가 저감되어 제품의 수율을 향상할 수 있다.
(제4 실시 형태)
도 10을 참조하여, 제4 실시 형태에 따른 반도체 장치의 제조 방법을 설명한다. 본 실시 형태는 SiO2막의 치밀화 공정만이 제3 실시 형태와 다르다. 도 8의 (a)의 STI홈(33) 형성으로부터, 도 8의 (c)에 도시되는 PSZ막의 SiO2막(36)으로의 변환까지의 공정은 실시 형태 3과 마찬가지이다. 따라서, 제3 실시 형태와 다른 공정만을 이하에 설명한다.
본 실시 형태에서는 도 10의 (a)에 도시한 바와 같이, SiO2막(36)을 치밀한 SiO2막(37)으로 변환시키기 전에, 마스크 부재로서의 Si3N4막(32)을 제거한다. 즉,SiO2막(36)의 측면도 노출시킨 후, 산화성 분위기 또는 불활성 가스 분위기 속에서 치밀화 처리를 행하여, 치밀한 SiO2막(37b)을 형성한다. SiO2막(36)의 측면으로부터도 NH3나 H2O가 효율적으로 방출되기 때문에, SiO2막의 치밀화가 촉진된다.
이 때문에, SiO2막(31)을 제거할 때에는 SiO2막(37b)은 지나치게 에칭되지 않고, 도 10의 (b)에 도시한 바와 같이 원하는 형상으로 매립된 STI 구조(38b)가 얻어진다.
제4 실시 형태에 따른 반도체 장치의 제조 방법에 의해서도, PSZ막을 이용하여 STI홈에 매립하여 양호한 형상의 STI 구조를 형성할 수 있다. 특히, PSZ막을 박막화하여 SiO2막으로 변환한 후, SiO2막의 측면을 노출시켜서 치밀화 처리가 행하여진다. 이에 의해, 100㎛ 정도 이하로 STI홈폭이 좁은 영역에서도, SiO2막의 측면의 영역으로부터도 SiO2막의 치밀화가 촉진된다. 그 결과, 열 산화막에 대한 에칭 레이트가 충분히 저감된다. 이렇게 해서, STI 구조의 형성 후의 프로세스에서도, 양호한 형상의 STI 구조를 유지할 수 있어, 제품의 수율을 향상할 수 있다.
(제5 실시 형태)
도 11 내지 도 12를 참조하여, 제5 실시 형태에 따른 반도체 장치의 제조 방법을 설명한다. 본 실시 형태는 PMD(Pre-Metal Dielectric) 구조를 형성하는 방법이다.
우선, 도 11의 (a)에 도시한 바와 같이, 실리콘 기판(51) 상에 게이트전극(52)을 형성하고, 이것을 SiO2막이나 Si3N4막으로 이루어지는 층간 절연막(53)으로 덮는다. 층간 절연막(53)의 표면에는, 게이트 전극(52)에 기인한 단차가 생긴다.
이러한 단차를 갖는 층간 절연막(53) 상에는 도 11의 (b)에 도시한 바와 같이 STP법을 이용하여 유전체막(54)을 형성한다. 이것에 의해서, 게이트 전극(52)에 기인한 단차는, 평탄한 표면을 갖는 유전체막(54)으로 매립된다.
또, 도 11의 (c)에 도시한 바와 같이 유전체막(54P)의 표면에 다소의 단차가 남아도 문제가 없는 경우에는 도포법에 의해 유전체막(54P)을 형성해도 된다.
STP법에 의해 유전체막(54)을 형성하는 경우는, 예를 들면 게이트 전극(52) 상에 형성된 층간 절연막(53) 상에서 200㎚ 정도의 막 두께가 되도록, 유전체막(54)으로서의 PSZ막을 퇴적한다. PSZ막은, 베이스 필름으로 도포하는 도포 장치에서 150℃ 정도 3분 정도 베이킹을 행하여, 용매를 휘발시켜 둔다.
게이트 전극(52)에 기인하여 층간 절연막(53) 표면에 생기는 단차는, 층간 절연막(53)의 커버리지를 고려해도 300㎚ 정도이다. 따라서, PSZ막(54) 표면으로부터 층간 절연막(53) 표면까지의 거리는, 최대 500㎚ 정도가 된다. STP법에 의한 매립 특성은 양호하며, 폭 100㎚ 정도의 미세한 STI 홈으로 보이드없이 매립할 수 있다. STP법에 의해 평탄한 PSZ막을 형성함으로써, 층간 절연막(53) 표면에서부터 PSZ막(54) 표면까지의 최대 거리는 500㎚ 정도로 매우 짧아진다. 즉, PSZ막은 충분히 얇게 형성할 수 있다.
다음에, 도 11의 (d)에 도시한 바와 같이, 수증기 분위기 속에서, 예를 들면 600℃의 BOX 산화를 30분 정도 행함으로써, 500㎚ 정도의 막 두께의 PSZ막(54)은 SiO2막(55)으로 변환된다. 이 때의 반응은, 이미 설명한 화학식 1에 의해 나타낸다. 단, 층간 절연막(53)의 하층에 있는 게이트 전극 등이 산화되지 않도록, 이 열처리는 충분히 저온(600℃ 이하)에서 행하는 것이 요구된다.
600℃의 30분간 정도 BOX 산화를 행함으로써, PSZ막(54)에서의 Si-N 결합은 Si-O 결합으로 변환된다. 그 결과, 게이트 전극에 기인한 단차에 매립된 PSZ막(54)을 SiO2막(55)으로 완전히 변환할 수 있다.
이미 설명한 바와 같이, 2 단계 BOX 산화법을 이용함으로써, Si-O 결합으로의 변환 효율을 더욱 향상시킬 수 있다. 이 경우에는, 우선 수증기를 포함하는 분위기 속에서, 200∼450℃에서 30∼60분 정도 유지한다. 이 때의 온도는 바람직하게는 350∼450℃이다. 그 후, 수증기 분위기를 유지하면서 500∼600℃ 정도로 승온하고, 더욱 30분 정도의 열처리를 행한다. 이것에 의해서, PSZ막 내에 잔류하고 있는 불순물, 특히 카본(C)이나 질소(N) 등을 제거하는 것이 가능한다. 분위기에서의 수분 농도는 80% 이상인 것이 요구된다.
PSZ막(54)의 2 단계 BOX 산화에 의해, SiO2막(55)으로의 변환이 진행된다. 이렇게 해서 형성된 SiO2막(55)의 웨트 에칭 레이트는, 열 산화막의 약 2배 정도가 된다. 또, 저온에서 형성된 플라즈마 SiO2막 등의 웨트 에칭 레이트는, 열 산화막의 4배 정도이다. 따라서, 이러한 플라즈마 SiO2막에 비하여, SiO2막(55)은 열 산화막에 대한 웨트 에칭 레이트를 반 정도로 저감할 수 있었다.
다음에, 도 12의 (c)에 도시한 바와 같이, 내습성이 높은 플라즈마 Si3N4막(56)을 예를 들면 200㎚ 정도 퇴적한다. 지지 기반이 되는 SiO2막(55)이 STP법에 의해서 평탄하게 형성되어 있기 때문에, 균일한 얇은 플라즈마 Si3N4막(56)을 형성할 수 있다.
또한, 리소그래피법 및 RIE법에 의해, 도 12의 (f)에 도시한 바와 같이 컨택트홀(57)을 형성한다.
그 후, 도 12의 (g)에 도시한 바와 같이, 배선층(58), 및 층간 절연막(59)을 형성한다. 컨택트의 배선층 형성의 전 처리(웨트 에칭 처리)에서도 컨택트홀 측면의 이상 에칭이 억제되기 때문에, 양호한 형상의 컨택트를 형성할 수 있다.
제5 실시 형태에 따른 반도체 장치의 제조 방법에서는 PSZ막을 이용하여 CMP를 행하지 않고, PMD용의 평탄한 층간 절연막을 600℃ 이하의 저온 공정에서 형성할 수 있다. 또, 컨택트 형상도 열화하지 않은 층간 절연막을 형성하는 것이 가능하다.
(제6 실시 형태)
도 13을 참조하여, 제6 실시 형태에 따른 반도체 장치의 제조 방법을 설명한다. 본 실시 형태에서는 평탄성이 좋은 패시베이션막 구조를 형성하는 방법을 도시한다.
우선, 도 13의 (a)에 도시한 바와 같이, 층간 절연막(61) 상에 메탈 배선층(62)을 형성하고, 그 위에 플라즈마법에 의해 P-SiO2막(63)을 형성한다. 여기서는, Al으로 이루어지는 메탈 배선층(62)을 예로 들어 설명한다.
메탈 배선층(62)에 기인한 단차를 갖는 P-SiO2막(63) 상에는 STP법을 이용하여 도 13의 (b)에 도시한 바와 같이 유전체막(64)을 형성한다. 메탈 배선층(62)에 기인하는 단차에는 유전체막(64)이 매립되어 평탄한 표면이 얻어진다.
또, 유전체막(64)의 표면에 다소의 단차가 남아도 문제가 없는 경우에는 도포법에 의해 유전체막(64)을 형성해도 된다.
STP법에 의해 유전체막(64)을 형성하는 경우에는, 예를 들면 메탈 배선층(62) 상의 층간 절연막(6) 상에서 100∼200㎚ 정도의 막 두께가 되도록 유전체막(64)으로서의 PSZ막을 형성한다. PSZ막은 베이스 필름으로 도포하는 도포 장치에서 150℃ 정도 3분 정도 베이킹을 행하여 용매를 휘발시켜 둔다.
메탈 배선층(62)에 기인한 단차는 층간 절연막(63)의 커버리지를 고려해도 1㎛ 정도가 된다. PSZ막(64)의 표면에서부터 플라즈마 SiO2막(63)의 표면까지의 거리는, 최소로 200㎚ 정도가 되고, 최대로는 1200㎚ 정도가 된다. STP법에 의한 매립 특성은 양호하며, 폭 100㎚ 정도의 미세한 홈에도 보이드없이 매립할 수 있다. STP법에 의해서, PSZ막(64)의 성막과 평탄화를 동시에 달성할 수 있었다.
다음에, 도 13의 (c)에 도시한 바와 같이, 수증기 분위기 속에서, 예를 들면 400℃의 BOX 산화를 60분 정도 행함으로써, 두께 1㎛ 정도의 PSZ막(64)은SiO2막(65)으로 변환된다. PSZ막은 SiO2막으로 변환된다.
이러한 BOX 산화 시에, 지지 기반의 배선층(62)의 표면이 조금 산화되는 경우가 있다. 특히 배선층(62)이 Al으로 이루어지는 경우에는 수증기 분위기 속에서 350 ℃ 이상의 열처리를 행하면 , 플라즈마 SiO2막(63)을 통하여 산소가 배선층(62) 표면에 달한다. 그 결과, Al 배선층의 표면에 알루미나(Al2O3)막(66)이 5㎚ 정도의 막 두께로 형성된다. 이렇게 해서 생긴 알루미나층(66)은 균일성이 매우 우수하여, 배선층(62) 주위를 덮도록 형성된다. 그 때문에, 메탈 배선층(62)의 신뢰성을 현저히 향상시킬 수 있다.
본 실시 형태에 있어서는, 수증기를 포함하는 분위기 속에서, 200∼400℃에서 30∼60분 정도 유지함으로써 BOX 산화를 행할 수 있다. 이에 의해서, PSZ막(64)에서의 Si-N 결합은 Si-O 결합으로 변환된다. 수증기 분위기에서 산화함으로써, PSZ막 속에 잔류하고 있는 카본(C)이나 질소(N) 등의 불순물을 제거할 수 있다. 분위기 속에서의 수분 농도는 80% 이상인 것이 요구된다.
PSZ막(64)을 400℃ 정도에서 BOX 산화함으로써, SiO2막(65)으로의 변환이 진행된다. 이와 같이 하여 얻어진 SiO2막(65)의 웨트 에칭 레이트는 열 산화막의 약 2.5배 정도이다. 또, 종래의 패시베이션용 플라즈마 SiO2막의 웨트 에칭 레이트는 열 산화막의 5배 정도이다. 따라서, 이러한 플라즈마 SiO2막에 비교하여, SiO2막(65)은 열 산화막에 대한 웨트 에칭 레이트를 반 정도로 저감할 수 있었다.
그 후, 질소 분위기 속에서, 400℃에서 30분 정도의 어닐링 처리를 행하여 SiO2막(65) 중의 수분을 제거해도 된다.
다음에, 도 13의 (d)에 도시한 바와 같이, 투습성이 낮은 플라즈마 Si3N4막(67)을 예를 들면 200㎚ 정도 퇴적한다. 지지 기반이 되는 SiO2막(65)이 STP법에 의해 평탄하게 형성되어 있기 때문에, 균일하게 얇은 플라즈마 Si3N4막(67)을 형성할 수 있다. 기초가 평탄하기 때문에, SiN막의 형성에는 스퍼터링법을 채용하는 것도 가능하다. 이것에 의해서, 플라즈마의 손상을 저감할 수 있다.
또한, 리소그래피법 및 RIE법에 의해, 도 13의 (e)에 도시한 바와 같이 비아홀(68)을 형성한다. 비아홀(68) 내에는 통상적인 방법에 의해 도전체를 매립하여 비아 및 배선층 등을 형성하여 반도체 장치가 완성된다.
본 실시 형태의 방법에서는, 얻어지는 SiO2막(65) 표면의 평탄성이 우수하기 때문에, 균일한 얇은 플라즈마 Si3N4막(67)을 그 위에 형성할 수 있다. 이 때문에, Si3N4막에 의한 스트레스의 이상 분포에 의한 신뢰성의 저하는 방지된다. 또한, 수분의 침입을 방지하는 플라즈마 Si3N4막이 안정적으로 형성되기 때문에, 신뢰성이 향상된다. 특히, Al 배선층인 경우에는 알루미나막이 그 주위에 형성됨으로써, 배선의 신뢰성을 현저히 향상시킬 수 있다.
본 발명은 상술한 실시 형태에 한정되는 것은 아니고, 발명의 요지를 일탈하지 않은 범위에서 여러가지 변형하여 실시할 수 있는 것은 물론이다.
이상 상술한 바와 같이, 본 발명의 일 형태에 따르면, 홈폭의 크기에 상관없이, 소자 분리홈 내에 매립되는 절연막의 오목부, 높이의 변동 등에 의한 소자 분리 구조의 형상 열화를 저감할 수 있는 반도체 장치의 제조 방법이 제공된다. 또한 본 발명의 다른 형태에 따르면, 산화막과 동등한 웨트 에칭 레이트를 갖는 PMD막을 저온에서 평탄하게 성막 가능한 반도체 장치의 제조 방법이 제공된다. 본 발명의 다른 형태에 따르면, 커버리지가 우수하며 플라즈마 손상이 없는 패시베이션막을 형성 가능한 반도체 장치의 제조 방법이 제공된다.
본 발명에 의해, LSI 제품의 수율을 향상할 수 있어 그 공업적 가치는 절대적이다.

Claims (23)

  1. 반도체 기판에 마스크 부재를 이용하여 소자 분리용 홈을 형성하는 공정과,
    상기 반도체 기판 상에 제1 막을 도포법에 의해 형성하고, 상기 소자 분리용 홈 내에 제1 막을 매립하는 공정과,
    상기 제1 막에 포함되는 용매를 휘발시켜서, 상기 제1 막을 제2 막으로 변환하는 공정과,
    상기 마스크 부재 상의 제2 막을 CMP에 의해 제거하여 상기 마스크 부재의 표면을 노출하고, 상기 소자 분리용 홈 내에 제2 막을 선택적으로 잔치하는 공정과,
    상기 소자 분리용 홈 내에 매립된 제2 막을 수증기를 포함하는 분위기 속에서 연소 산화 처리하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 연소 산화 처리는 200℃ 이상의 온도에서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 연소 산화 처리는 200℃ 이상 450℃ 이하의 온도로 유지하는 저온 열처리와, 450℃ 이상 1000℃ 이하의 온도로 유지하는 고온 열처리를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 제2 막은 상기 소자 분리용 홈의 바닥부에서부터 상기 제2 막 표면까지의 거리가 600㎚ 이내가 되도록, 상기 소자 분리용 홈 내에 매립하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 제1 막은 과수소화 실라잔 중합체로 이루어지고, 상기 제2 막은 폴리실라잔으로 이루어지고, 상기 연소 산화 처리에 의해 상기 제2 막은 산화 실리콘막으로 변화하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 마스크 부재 상의 상기 제2 막을 CMP에 의해 제거하기 전에, 수증기를 포함하는 분위기 속에서, 200℃ 이상 450℃ 이하의 온도에서 열처리하여, 상기 제2 막의 내 CMP화 처리를 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 제2 막의 내 CMP화 처리는, 수증기를 포함하는 분위기 속에서, 350℃이상 450℃ 이하의 온도에서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 연소 산화 처리 후에, 800℃ 이상 1100℃ 이하의 온도에서 열처리하여 상기 제2 막의 치밀화 처리를 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 치밀화 처리를 행하기 전에, 상기 마스크 부재를 상기 반도체 기판으로부터 제거하여 상기 제2의 막의 측면을 노출하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 반도체 기판에 마스크 부재를 이용하여 소자 분리용 홈을 형성하는 공정과,
    과수소화 실라잔 중합체 용액을 도포법에 의해 상기 반도체 기판 상에 도포하여, 상기 소자 분리용 홈 내에 과수소화 실라잔 중합체를 포함하는 도포막을 매립하는 공정과,
    상기 도포막을 열처리하여 용매를 휘발시켜, 상기 도포막을 폴리실라잔막으로 변환하는 공정과,
    상기 마스크 부재 상의 상기 폴리실라잔막을 CMP에 의해 제거하여 상기 마스크 부재의 표면을 노출하고, 상기 폴리실라잔막을 상기 소자 분리용 홈 내에 선택적으로 잔치하는 공정과,
    상기 폴리실라잔막을 열처리하여, 산화 실리콘막을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 산화 실리콘막을 형성하는 공정 후에,
    상기 반도체 기판 상의 마스크 부재를 제거하는 공정, 및
    상기 산화 실리콘막을 열처리하여 치밀화하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제10항 또는 제11항에 있어서,
    상기 산화 실리콘막을 형성하는 공정은 수증기를 포함하는 분위기 속에서, 350℃ 이상의 온도에서 열처리하는 연소 산화 처리인 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 연소 산화 처리는 수증기를 포함하는 분위기 속에서, 350℃ 이상 450℃ 이하의 온도로 유지하는 저온 열처리와, 450℃ 이상 1000℃ 이하의 온도로 유지하는 고온 열처리를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제11항에 있어서,
    상기 산화 실리콘막을 치밀화하는 열처리는 800℃ 이상 1100℃ 이하의 온도에서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 베이스 필름 상에 평탄한 표면을 갖는 유전체막을 박리 가능하게 형성하는 공정과,
    반도체 기판 상에 단차를 형성하는 공정과,
    상기 유전체막을 상기 단차를 갖는 반도체 기판 상에 배치하여, 열 및 압력을 가하는 공정과,
    상기 베이스 필름을 상기 유전체막으로부터 박리함으로써, 상기 반도체 기판 상의 상기 단차를 매립하여, 평탄한 표면을 갖는 유전체막을 형성하는 공정과,
    상기 유전체막을, 수증기를 포함하는 분위기 속에서 연소 산화 처리하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 단차는 소자 분리용 홈, 게이트 전극 및 배선층 중 적어도 하나로서 상기 반도체 기판 상에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 단차는 Al 배선층으로 이루어지며, 상기 연소 산화 처리는, 수증기를 포함하는 분위기 속에서, 200℃ 이상 400℃ 이하의 온도로 유지하는 열처리인 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 수증기를 포함하는 분위기 속에서, 350℃ 이상의 온도에서 열처리함으로써, 상기 Al 배선층 주위에 Al2O3을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제15항 또는 제16항에 있어서,
    상기 연소 산화 처리는 200℃ 이상의 온도에서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 연소 산화 처리는 200℃ 이상 450℃ 이하의 온도로 유지하는 저온 열처리와, 450℃ 이상 1000℃ 이하의 온도로 유지하는 고온 열처리를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제15항 내지 제18항 중 어느 한 항에 있어서,
    상기 유전체막은 상기 소자 분리용 홈의 바닥부에서부터 상기 유전체막의 표면까지의 거리가 600㎚ 이내가 되도록, 상기 단차에 매립하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제15항 내지 제18항 중 어느 한 항에 있어서,
    상기 유전체막은 폴리실라잔으로 이루어지며, 상기 연료 산화 처리에 의해 산화 실리콘막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제22항에 있어서,
    상기 산화 실리콘막 상에 투습성이 낮은 막을 퇴적하는 공정을 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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