KR100965008B1 - 반도체 메모리 소자의 소자 분리막 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 소자의 소자 분리막 형성 방법에 관한 것으로, 반도체 기판 상에 터널 절연막, 전하 저장층을 형성하는 단계와, 상기 전하 저장층, 상기 터널 절연막, 및 상기 반도체 기판을 식각하여 소자 분리용 트렌치를 형성하는 단계와, 상기 소자 분리용 트렌치를 포함한 전체 구조 상에 절연막을 형성하는 단계와, 화학 산화 공정을 진행하여 상기 절연막 내의 불순물을 제거하고 막질을 개선하는 단계, 및 상기 절연막의 상단부를 식각하여 유효 필드 산화막의 높이를 조절하는 단계를 포함한다.
PSZ, 큐어링, 산화, 화학 산화
Description
본 발명은 반도체 메모리 소자의 소자 분리막 형성 방법에 관한 것으로, 안정적인 STI 공정 마진을 확보할 수 있는 반도체 메모리 소자의 소자 분리막 형성 방법에 관한 것이다.
반도체 회로에서는 반도체 기판 상부에 형성된 단위소자 예컨대, 트랜지스터, 다이오드 또는 저항 등을 전기적으로 분리하는 것이 필요하다. 따라서, 이러한 소자 분리 공정은 모든 반도체 제조 공정 단계에 있어서 초기 단계의 공정으로서, 액티브 영역의 사이즈 및 후속 단계의 공정 마진을 좌우하게 된다.
이러한 소자 분리를 형성하기 위한 방법으로 반도체 부분 산화법(LOCal Oxidation of Silicon; 이하 LOCOS라 함)이 많이 사용되어 왔다. 그러나, 이러한 LOCOS 소자 분리에 의하면 반도체 기판의 선택적 산화시 마스크로 사용되는 질화막 하부에서 패드 산화막의 측면으로 산소가 침투하면서 필드 산화막의 끝부분에 버즈 비크(Bird's beak)가 발생하게 된다. 이러한 버즈 비크에 의해 필드 산화막이 버즈 비크의 길이만큼 액티브 영역으로 확장되기 때문에, 채널 길이가 짧아지게 되어 문턱전압(Threshold voltage)이 증가하게 되므로 예컨대, 트랜지스터 등의 전기적 특성을 악화시키는 문제점이 발생하게 된다.
한편, 트렌치 소자 분리(Shallow Trench Isolation, 이하 STI라 함) 공정은 반도체 소자의 설계규칙(Design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인과, 버즈 비크에 따른 액티브 영역의 감소와 같은 문제점을 근본적으로 해결할 수 있는 소자 분리 공정으로 부각되고 있다.
도 1은 종래 기술에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
종래 기술의 STI형 소자 분리막은 반도체 기판(10) 상에 터널 절연막(11)과 플로팅 게이트용 도전막(12)을 순차적으로 형성하고, 터널 절연막(11)과 플로팅 게이트용 도전막(12)과 반도체 기판(10)을 선택적으로 식각하여 트렌치(10a)를 형성한 후, 전체 구조 상에 라이너 절연막(13)을 형성한다. 이 후, 갭필 특성이 우수한 PSZ막(14)을 이용하여 소자 분리막을 형성한다. 이 후, 소자 분리막의 EFH(effective Field Height)를 조절하기 위하여 식각 공정을 실시하여 PSZ막(14)과 라이너 절연막(13)으로 형성된 소자 분리막의 상단부를 식각한다.
상술한 PSZ막(14)은 일반적으로 갭필 공정 후 산소와 H2O 분위기에서 고온(900℃이상) 처리하여 Si-N과 Si-H결합을 Si-O 결합으로 치환시켜 실리콘 산화막 을 형성하고 있다. 하지만 플로팅 게이트용 도전막(12)을 STI 갭필 공정 이전에 형성함으로써, PSZ막(14) 형성 후 고온 처리하면 반도체 기판(10)과 플로팅 게이트용 도전막(12) 내의 도판트(dopant)들이 열 효과(thermal effect)로 인하여 많은 문제를 일으키기 때문에 비교적 낮은 온도 (400℃ 이하)에서 후속 열처리를 한다. 그러나 낮은 온도에서의 열처리 공정으로 인하여 PSZ막(14)이 완전하게 산화(oxidation)되지 않아 PSZ막(14) 내부에 Si-N과 Si-H 결합이 존재하고 후속의 식각 공정의 식각률을 불안정하게 만들어 STI를 제조함에 있어서 EFH (effective field oxide) 변화를 크게 만드는 원인을 제공한다.
본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 소자 분리막 형성을 위하여 소자 분리용 트렌치를 포함한 전체 구조 상에 PSZ막을 형성한 후, 화학적 산화 공정을 실시하여 상기 PSZ막을 산화시킴으로써, 후속 EFH 식각 공정시 균일한 식각률을 확보하여 반도체 메모리 소자의 신뢰성을 향상시킬 수 있는 반도체 메모리 소자의 소자 분리막 형성 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 반도체 메모리 소자의 소자 분리막 형성 방법은 반도체 기판 상에 터널 절연막, 전하 저장층을 형성하는 단계와, 상기 전하 저장층, 상기 터널 절연막, 및 상기 반도체 기판을 식각하여 소자 분리용 트렌치를 형성하는 단계와, 상기 소자 분리용 트렌치를 포함한 전체 구조 상에 절연막을 형성하는 단계와, 화학 산화 공정을 진행하여 상기 절연막 내의 불순물을 제거하고 막질을 개선하는 단계, 및 상기 절연막의 상단부를 식각하여 유효 필드 산화막의 높이를 조절하는 단계를 포함한다.
상기 절연막을 형성하기 전에 상기 소자 분리용 트렌치를 포함한 전체 구조 상에 월 산화막 및 라이너 절연막을 순차적으로 적층하는 단계를 더 포함한다.
상기 화학 산화 공정을 진행하기 전에 열처리 공정을 더 포함한다. 상기 열처리 공정은 습식 분위기(wet ambient)를 이용하여 300 내지 400℃의 온도 범위에 서 30분 내지 1시간 동안 실시한다.
상기 화학 산화 공정은 질산과 황산의 제1 혼합 용액(MNS; mixture of nitric acid and sulfuric acid)을 이용한 제1 화학 산화 공정 단계와, 인산과 과산화수소의 제2 혼합 용액(MPH; mixture of phosphoric acid and hydrogen peroxide)을 이용한 제2 화학 산화 공정 단계, 및 열처리 공정 단계를 포함한다.
상기 제1 혼합 용액은 질산 65wt%, 황산 98wt% 용액을 1:1 비율로 혼합한 후, 그것을 최종적으로 순수(DIW)와 혼합하고 10~30vol%의 농도로 희석된다. 상기 제1 화학 산화 공정의 반응식은 다음과 같다.
Si-H + MNS + H2O → Si-O- + MNS + Si-OH + 부산물
MNS: Mixture of HNO3 + H2SO4
상기 제2 혼합 용액은 인산 35wt%, 과산화수소 98wt% 용액을 1:1 비율로 혼합한 후, 그것을 최종적으로 순수(DIW)와 혼합하고 10~30vol%의 농도로 희석된다. 상기 제2 화학 산화 공정의 반응식은 다음과 같다.
Si-N + MPH + H2O → Si-O- + MPH + Si-OH + 부산물
MPH: Mixture of H3PO4 + H2O2
상기 제1 및 제2 혼합 용액 각각은 20 내지 120℃의 온도이다. 상기 제1 및 제2 화학 산화 공정 각각은 1분 내지 10분 동안 딥핑하여 진행한다.
상기 열처리 공정은 질소 분위기를 이용하여 300 내지 400℃의 온도 범위에 서 1시간 내지 5시간 동안 진행하며, 상기 열처리 공정시 반응식은 다음과 같다.
Si-O- + Si-OH → Si-O-Si + 부산물
본 발명의 일실시 예에 따르면, 반도체 소자의 소자 분리막 형성을 위하여 소자 분리용 트렌치를 포함한 전체 구조 상에 PSZ막을 형성한 후, 화학적 산화 공정을 실시하여 상기 PSZ막을 산화시킴으로써, 후속 EFH 식각 공정시 균일한 식각률을 확보하여 반도체 메모리 소자의 신뢰성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 2 내지 도 5는 본 발명의 일실시 예에 따른 반도체 메모리 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2를 참조하면, 반도체 기판(100) 상에 터널 절연막(101), 전하 저장층(102), 제1 하드 마스크막(103), 및 제2 하드 마스크막(104)을 순차적으로 형성한다. 터널 절연막(101)은 산화막으로 형성하는 것이 바람직하다. 터널 절연막(101)은 습식 산화 공정을 이용하여 70~80Å 으로 증착하고, 후속 공정으로 N2O 어닐링 공정을 실시하여 터널 절연막(101) 내부의 질화물(nitrogen)을 결합(incorporation)시켜서 트랩 차지 밀도(trap density)를 줄이고 신뢰성을 향상시키는 것이 바람직하다. 전하 저장층(102)은 폴리 실리콘막 또는 전하를 트랩할 수 있는 질화막으로 형성할 수 있다. 상기 폴리 실리콘막은 불순물이 함유되지 않은 비정질 폴리 실리콘막과 불순물이 함유된 폴리 실리콘막으로 구성된 이중막으로 형성하는 것이 바람직하다. 제1 하드 마스크막(103) 및 제2 하드 마스크막(104)은 각각 질화막 및 산화막으로 형성으로 형성할 수 있다.
도 3을 참조하면, 식각 공정을 진행하여 제1 및 제2 하드마스크막을 패터닝하여 하드 마스크 패턴(103, 104)을 형성한다. 이 후, 하드 마스크 패턴(103, 104)을 식각 마스크로 이용하는 식각 공정을 실시하여 전하 저장층(102), 터널 절연막(101), 및 반도체 기판(100)을 순차적으로 식각하여 소자 분리용 트렌치(105)를 형성한다.
도 4를 참조하면, 산화 공정을 진행하여 소자 분리용 트렌치(105)를 포함한 전체 구조 상에 월 산화막(106)을 형성한다. 월 산화막(106)은 트렌치 식각 공정시 발생하는 식각 데미지를 완화시키며 액티브 영역의 CD를 감소시키기 위하여 형성한다. 이 후, 산화 공정을 진행하여 트렌치(105)를 포함한 전체 구조 상에 라이너 절 연막(107)을 형성한다. 라이너 절연막(107)은 HDP 산화막, PETEOS, 또는 HTO 산화막으로 형성하는 것이 바람직하다. 라이너 절연막(107)은 500 내지 1500Å의 두께로 형성하는 것이 바람직하다.
이 후, 라이너 절연막(107)을 포함한 전체 구조 상에 PSZ막(polysilazane; 108)을 증착하여 트렌치(105)를 갭필한다. PSZ막(108)은은 2000 내지 3000Å의 두께로 형성하여 후속 화학 산화 공정시 표면 뿐만 아니라 전체 막이 산화되도록 하는 것이 바람직하다. PSZ막(108)은 스핀 코팅 방식(SOD)을 이용하여 4000~6000Å의 두께로 형성하는 것이 바람직하다. 이 후 PSZ막(108) 내부의 불순물을 제거하기 위하여 습식 분위기(wet ambient)를 이용하여 300 내지 400℃의 온도 범위에서 30분 내지 1시간동안 열처리 공정(큐어링)을 진행한다.
이 후, 화학 산화 공정을 실시하여 PSZ막(108)의 Si-H 결합을 Si-O 또는 Si-OH 결합으로 치환한다. 화학 산화 공정을 상세히 설명하면 다음과 같다.
먼저 전 공정까지 실시한 웨이퍼를 질산과 황산의 혼합 용액(MNS; mixture of nitric acid and sulfuric acid)이 담겨져 있는 용기에 담그는 딥핑(dipping) 공정을 실시한다. 이때 침수 시간은 1분 내지 10분으로 제한하는 것이 바람직하다. 질산과 황산의 혼합 용액은 20 내지 120℃의 온도를 유지하는 것이 바람직하다. 혼합 용액은 질산 65wt%, 황산 98wt% 용액을 1:1 비율로 혼합한 후, 그것을 최종적으로 순수(DIW)와 혼합하고 10~30vol%의 농도가 되도록 희석하는 것이 바람직하다.
딥핑 공정시의 반응식은 다음과 같다.
MNS: Mixture of HNO3 + H2SO4
이 후, 인산과 과산화수소의 혼합 용액(MPH; mixture of phosphoric acid and hydrogen peroxide)이 담겨져 있는 용기에 담그는 딥핑 공정을 실시한다. 이때 침수 시간은 1분 내지 10분으로 제한하는 것이 바람직하다. 인산과 과산화수소의 혼합 용액은 20 내지 120℃의 온도를 유지하는 것이 바람직하다. 혼합 용액은 인산 35wt%, 과산화수소 98wt% 용액을 1:1 비율로 혼합한 후, 그것을 최종적으로 순수(DIW)와 혼합하고 10~30vol%의 농도가 되도록 희석하는 것이 바람직하다.
딥핑 공정시의 반응식은 다음과 같다.
MPH: Mixture of H3PO4 + H2O2
이 후, 후속 열처리 공정을 진행하여 Si-O와 Si-OH를 다시 축합 반응시켜 최종적으로 Si-O-Si결합을 생성시킨다. 후속 열처리 공정은 질소 분위기(wet ambient)를 이용하여 300 내지 400℃의 온도 범위에서 1시간 내지 5시간 동안 진행하는 것이 바람직하다.
후속 열처리 공정시 반응식은 다음과 같다.
이로 인하여 PSZ막(108)은 Si-N결합과 Si-H결합을 Si-O결합으로 완전하게 치환시켜 이산화 규소(silicon dioxide)막을 확보함과 동시에 후속 식각 공정시 안정적인 식각 속도를 구현할 수 있다.
도 5를 참조하면, 하드 마스크 패턴이 노출되도록 평탄화 공정을 실시하여 소자 분리막(108, 107)을 형성한다. 이 후, 하드 마스크 패턴을 제거하고 소자 분리막(108, 107)의 상단부를 식각하여 소자의 유효 필드 산화막 높이(EFH;effective Field Height)를 제어한다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.
도 1은 종래 기술에 따른 반도체 메모리 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2 내지 도 5는 본 발명의 일실시 예에 따른 반도체 메모리 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 터널 절연막
102 : 전하 저장층 103 : 제1 하드 마스크막
104 : 제2 하드 마스크막 105 : 소자 분리용 트렌치
106 : 월 산화막 107 : 라이너 절연막
108 : PSZ막
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- 반도체 기판 상에 터널 절연막, 전하 저장층을 형성하는 단계;상기 전하 저장층, 상기 터널 절연막, 및 상기 반도체 기판을 식각하여 소자 분리용 트렌치를 형성하는 단계;상기 소자 분리용 트렌치를 포함한 전체 구조 상에 절연막을 형성하는 단계;질산과 황산의 제1 혼합 용액(MNS; mixture of nitric acid and sulfuric acid)을 이용한 제1 화학 산화 공정 단계;인산과 과산화수소의 제2 혼합 용액(MPH; mixture of phosphoric acid and hydrogen peroxide)을 이용한 제2 화학 산화 공정 단계; 및상기 절연막의 상단부를 식각하여 유효 필드 산화막의 높이를 조절하는 단계를 포함하는 반도체 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 절연막을 형성하기 전에 상기 소자 분리용 트렌치를 포함한 전체 구조 상에 월 산화막 및 라이너 절연막을 순차적으로 적층하는 단계를 더 포함하는 반도체 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 제1 화학 산화 공정을 진행하기 전에 열처리 공정을 더 포함하는 반도체 메모리 소자의 소자 분리막 형성 방법.
- 제 3 항에 있어서,상기 열처리 공정은 습식 분위기(wet ambient)를 이용하여 300 내지 400℃의 온도 범위에서 30분 내지 1시간 동안 실시하는 반도체 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 제2 화학 산화 공정 단계 이후에 열처리 공정 단계를 더포함하는 반도체 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 제1 혼합 용액은 질산 65wt%, 황산 98wt% 용액을 1:1 비율로 혼합한 후, 그것을 최종적으로 순수(DIW)와 혼합하고 10~30vol%의 농도로 희석된 반도체 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 제1 화학 산화 공정의 반응식은 다음과 같은 반도체 메모리 소자의 소자 분리막 형성 방법.Si-H + MNS + H2O → Si-O- + MNS + Si-OH + 부산물MNS: Mixture of HNO3 + H2SO4
- 제 1 항에 있어서,상기 제2 혼합 용액은 인산 35wt%, 과산화수소 98wt% 용액을 1:1 비율로 혼합한 후, 그것을 최종적으로 순수(DIW)와 혼합하고 10~30vol%의 농도로 희석된 반도체 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 제2 화학 산화 공정의 반응식은 다음과 같은 반도체 메모리 소자의 소자 분리막 형성 방법.Si-N + MPH + H2O → Si-O- + MPH + Si-OH + 부산물MPH: Mixture of H3PO4 + H2O2
- 제 1 항에 있어서,상기 제1 및 제2 혼합 용액 각각은 20 내지 120℃의 온도인 반도체 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 제1 및 제2 화학 산화 공정 각각은 1분 내지 10분 동안 딥핑하여 진행하는 반도체 메모리 소자의 소자 분리막 형성 방법.
- 제 5 항에 있어서,상기 열처리 공정은 질소 분위기를 이용하여 300 내지 400℃의 온도 범위에서 1시간 내지 5시간 동안 진행하는 반도체 메모리 소자의 소자 분리막 형성 방법.
- 제 5 항에 있어서,상기 열처리 공정시 반응식은 다음과 같은 반도체 메모리 소자의 소자 분리막 형성 방법.Si-O- + Si-OH → Si-O-Si + 부산물
- 제 1 항에 있어서,상기 절연막은 PSZ막으로 형성하는 반도체 메모리 소자의 소자 분리막 형성 방법.
- 삭제
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