KR20120098095A - 반도체장치 제조 방법 - Google Patents

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Abstract

본 발명은 후속 세정 공정시 층간절연막의 손실에 의한 브릿지를 방지할 수 있는 반도체장치 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 기판 상에 복수의 패턴을 형성하는 단계; 상기 패턴 사이를 갭필하며 불순물로서 인이 함유된 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀의 측벽을 포함한 상기 층간절연막의 표면에서 상기 불순물의 농도를 감소시키는 전처리 단계; 및 상기 콘택홀을 세정하는 단계를 포함하고, 상술한 본 발명은 반도체장치의 비아홀, 콘택홀 등을 형성하는 과정 중 절연막(BPSG, PSG)이 노출될 경우 전처리용액을 이용하여 전처리함에 따라 절연막 표면의 치밀화를 유도할 수 있고, 이에 따라 후속 세정(cleaning) 공정 시 발생하는 손실을 최소화시킴으로써 브릿지 및 결함 발생 빈도를 감소시킬 수 있는 효과가 있다.

Description

반도체장치 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 콘택홀 사이의 임계치수 마진(Critical Dimension Margin)을 확보할 수 있는 반도체장치 제조 방법에 관한 것이다.
반도체 장치가 30nm 이하 공정 기술로 점차 고집적화되면서 게이트(Gate), 비트라인(Bitline), 비아(Via), 콘택홀(Contact hole) 등과 같은 패턴의 선폭(Critical Dimension, CD) 간격도 좁아짐에 따라 패턴 형성이 쉽지 않다. 특히 이러한 패턴들의 종횡비(Aspect ratio)도 증가함에 따라 층간절연막(Inter Layer Dielectric; ILD)을 형성하는 과정도 더욱 더 어렵게 되었다.
일반적으로 TEOS(Tetraethyl Orthosilicate), HDP(High Density Plasma) 및 BPSG(Boron Phosphorus Silicate Glass) 등의 절연막이 층간절연막으로 사용되고 있다. 그러나, 갭필(Gap-fill) 성능의 한계로 인하여 TEOS 및 HDP을 적용하는데에는 한계에 이른 상황이다.
갭필 성능을 향상시키기 위해 상대적으로 갭필 성능이 우수한 스핀온절연막(Spin On Dielectric)을 사용하는 방법이 제안되었다. 스핀온절연막은 폴리실라잔계 물질, 예컨대, PSZ(Perhydropolysilazane)을 스핀도포법(Spin coating)으로 도포한 후 고온 열공정을 실시하여 형성한다. 폴리실라잔계 스핀온절연막은 공정이 단순하면서도 쓰루풋(Throughput)이 빠르다.
그러나, 폴리실라잔계 스핀온절연막은 850 ℃ 이상의 고온 열공정이 필요하고 열공정시 발생하는 퓸(fume)으로 인해 구조 변화(Compositional change) 및 부피 감소(Volume shrinkage)를 유발하고, 패턴에도 변형을 주는 문제가 있다. 또한 막 내부 및 하부로 갈수록 치밀화(densification)가 완벽하게 이루어지기 어렵기 때문에 후속 공정시 보이드(void)가 발생할 수 있다.
이러한 여러가지 한계점으로 인하여 현재까지도 BPSG(Boron-PhosPhorus-Silicate Glass)를 주된 층간절연막(ILD)으로 사용하고 있다.
BPSG의 경우 막 내 보론(boron) 및 인(phosphorus)의 농도를 높이고 후속 어닐(Anneal) 온도를 상향함에 따라 갭필 성능을 높일 수 있는 장점이 있다.
도 1은 종래기술에 따른 반도체장치 제조 방법을 도시한 도면이다.
도 1에 도시된 바와 같이, 기판(11)에 STI(Shallow Trench Isolation) 공정을 이용하여 트렌치에 매립되는 소자분리막(12)을 형성한다. 기판(11) 상에 콘택플러그(13)를 형성한다.
이어서, 콘택플러그(13)를 포함한 전면에 층간절연막(14)을 형성한다. 층간절연막(14)은 BPSG를 포함한다. 층간절연막(14)은 CMP(Chemical Mechanical Polishing) 등을 이용하여 평탄화되어 있다.
이어서, 층간절연막(14)을 식각하여 콘택홀(15)을 형성한 후 세정(Cleaning)을 진행한다.
그러나, 종래기술은 층간절연막(14)으로 사용된 BPSG 역시 보론 및 인의 농도를 너무 높이게 되면 BPO4(Boron phosphate) 결정체(crystallite)와 같은 불필요한 부산물(side product)이 발생하여 CMP(Chemical Mechancial Polshing) 공정이 불가능하게 된다. 또한, 건식식각 및 습식식각시 사용되는 에천트(etchant)에 대해 일반적인 실리콘산화막(silicon oxide, SiO2) 대비 빠른 식각률(etch rate)을 보이고 있어 세정을 강화시킬 경우 브릿지(16)가 발생할 수 있다.
따라서 BPSG 갭필 이후 식각(etching) 공정시 BPSG이 드러났을 경우 부분적으로 치밀화를 유도하여 층간절연막의 손실을 최소화시킬 수 있는 방법이 필요하다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 후속 세정 공정시 층간절연막의 손실에 의한 브릿지를 방지할 수 있는 반도체장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조 방법은 불순물이 함유된 절연막을 형성하는 단계; 상기 절연막을 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀의 측벽을 포함한 상기 절연막의 표면에서 상기 불순물의 농도를 감소시키는 전처리 단계; 및 상기 콘택홀을 세정하는 단계를 포함하는 것을 특징으로 한다. 상기 전처리 단계는 상기 불순물을 포획하는 촉매와 상기 불순물이 포획된 후 발생된 빈공간을 산화시키는 산화제가 혼합된 전처리용액을 이용하는 것을 특징으로 한다. 상기 촉매는 산해리정수(pKa)가 -10 내지 1의 범위를 갖는 강산을 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 기판 상에 복수의 패턴을 형성하는 단계; 상기 패턴 사이를 갭필하며 불순물로서 인이 함유된 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀의 측벽을 포함한 상기 층간절연막의 표면에서 상기 불순물의 농도를 감소시키는 전처리 단계; 및 상기 콘택홀을 세정하는 단계를 포함하는 것을 특징으로 한다. 상기 전처리 단계는 과산화수소와 황산이 4:1?50:1의 범위로 혼합된 SPM 용액을 이용하여 5분?60분동안 90℃?250℃ 온도에서 진행하는 것을 특징으로 한다.
상술한 본 발명은 반도체장치의 비아홀(via hole), 콘택홀(contact hole) 등을 형성하는 과정 중 절연막(BPSG, PSG, BSG)이 노출될 경우 전처리함에 따라 절연막 표면의 치밀화를 유도할 수 있고, 이에 따라 후속 세정(cleaning) 공정 시 발생하는 손실을 최소화시킴으로써 브릿지 및 결함 발생 빈도를 감소시킬 수 있는 효과가 있다.
도 1은 종래기술에 따른 반도체장치 제조 방법을 도시한 도면이다.
도 2는 본 발명의 실시예에 따른 절연막의 전처리 방법을 도시한 공정 단면도이다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 전처리 방법을 이용한 반도체장치 제조 방법을 도시한 도면이다.
도 4a 및 도 4b는 본 발명의 실시예에 따라 전처리를 실시함에 따른 BPSG막의 보론 및 인의 농도를 나타낸 도면이다.
도 5a는 BPSG막의 전처리에 따른 보론 및 인의 농도 변화를 도시한 도면이다.
도 5b는 BPSG막의 전처리에 따른 습식식각률을 도시한 도면이다.
도 6은 전처리에 따른 미니멈바 임계치수 감소 효과를 도시한 사진이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 절연막의 전처리 방법을 도시한 공정 단면도이다.
도 2에 도시된 바와 같이, 기판(100) 상에 층간절연막(ILD)으로서 보론(B), 인(P) 등이 함유된 절연막(101)을 형성한다. 여기서, 절연막(101)은 보론 및 인 중 적어도 어느 하나의 불순물이 함유된 절연막이다. 예컨대, 절연막(101)은 보론(B)과 인(Ph)이 함유된 BPSG, 인(Ph)이 함유된 PSG(Phosphorus Silicate Glass), 보론이 함유된 BSG(Boron Silicate Glass)를 포함한다. 또한, 절연막(101)은 기판 상부에 형성된 패턴 사이의 갭(Gap)을 갭필하면서 형성될 수 있다. 또한, 절연막(101)의 표면은 CMP 등을 이용하여 평탄화될 수 있다.
이어서, 전처리(102) 공정을 진행한다. 전처리(102) 공정은 전처리 용액을 이용하여 진행한다. 전처리 용액은 절연막(101) 내 불순물(B, P)을 포획하는 촉매와 불순물이 빠져나간 사이트를 산화시키는 산화제가 혼합된 용액이다. 촉매는 산해리정수(pKa)가 작은 산(Acid)을 포함한다. 촉매는 과염소산(perchloric acid), 요오드화수소산(hydroiodic acid), 브롬화수소산(hydrobromic acid), 염화수소산(hydrochloric acid), 퍼옥소이황산(peroxymonosulfuric aicd), 황산(sulfuric acid)을 포함한다. 이들 산의 산해리정수(pKa)는 -10 내지 1 사이로서, 이와 같이 작은 산해리정수를 갖는 산은 강산이다. 산은 무기산 및 유기산을 포함하고, 전처리용액 내에서 10 ~ 40wt%가 함유되어 있다. 산화제는 수용액을 포함한다. 예컨대, 산화제는 과산화수소(Hydrogen peroxide, H2O2), 오존(O3)을 포함한다. 산화제는 전처리용액 내에서 1 내지 10wt%가 함유된다. 산화제와 촉매의 혼합비율은 4:1?50:1의 범위를 갖는다. 4:1 전처리용액은 50:1 전처리 용액 대비 산화제의 함량이 더 큰 용액이다.
전처리(102) 공정은 기판(100)을 5 내지 60분동안 상온?250 ℃ 온도에서 전처리 용액에 침지시켜 진행한다. 바람직하게, 전처리(102) 공정은 90?250℃의 온도에서 진행한다. 고온에서 진행할수록 농도 감소 효과 및 치밀화 효과가 증대된다.
전처리(102) 공정에 의한 치밀화 및 불순물농도 감소 효과는 전처리 시간, 혼합비율 및 온도에 의존한다. 예컨대, 전처리 시간이 길고, 산화제의 혼합비율이 크며, 온도가 높을수록 치밀화 및 불순물농도 감소 효과가 증대된다.
전처리(102) 공정 이후에는 린스(Rinse) 및 건조(Dry)를 진행한다. 린스는 알코올 및 물을 이용한다. 건조는 이소프로필알콜(isopropyl alcohol; IPA)과 질소(N2) 가스 하에서 진행한다.
위와 같이, 전처리(102) 공정을 진행하면, 절연막(101)의 표면이 치밀화된다.
절연막의 표면이 치밀화되는 원리를 살펴보면 다음과 같다.
상술한 바와 같이, 산해리 정수(pKa)가 작은 물질을 이용하여 보론 및 인 중 적어도 어느 하나의 불순물이 함유된 절연막에 대해 전처리(Pretreatment)를 실시한다. 보론 및 인이 함유된 절연막은 BPSG, PSG, BSG를 포함한다.
산해리 정수(pKa)는 산(Acid)의 강도를 정량적으로 나타내기 위한 지표이다. 산으로부터 수소 이온이 방출되는 해리 반응을 생각하고, 그 평형 정수 Ka 또는 그 부(負)의 상용대수(-log) pKa에 의해 표시되는데, 본 발명에 있어서는 부의 상용대수 pKa로 통일하여 표기한다. 한편, pKa가 작을수록 강한 산이다. 예컨대, 산해리 정수(pKa)가 작은 물질은 산이 용해된 수용액(Acid aqueous solution)을 포함한다. 여기서, 산해리 정수가 작은 경우 강한 산성 물질이다. 본 발명의 실시예에서 사용되는 강산은 pKa가 -10?1의 범위를 갖는다. 강산은 pKa가 -10?1의 범위를 갖는 무기산 및 유기산을 모두 포함한다. 강산을 사용하므로써 전처리 시간을 단축하면서 절연막의 치밀화 효과를 극대화할 수 있다. 약산을 사용하면 전처리 시간이 오래걸리고, 이에 따라 절연막 주변의 물질에 어택을 줄 수 있다.
수용액은 산화시키는 산화제가 되고, 강산은 불순물을 포획하는 촉매가 된다. 따라서, BPSG, PSG, BSG에 대해 강산이 용해된 수용액을 이용하여 전처리하면 표면이 탈수(Dehydration) 및 산화(Oxidation)되면서 치밀화가 이루어진다. 예를 들어, 강산에 의해 B, P이 녹게 되고, 이들이 녹아서 발생되는 빈공간을 산화제가 산화시키므로써 치밀화되어 치밀화막(103)이 형성된다. 부연 설명하면, 절연막 내에 존재하는 B2O3(s), P2O3(s) 및 P2O5(s)는 산도(acidity)가 높은 전처리 용액으로부터 산양자(acidic proton)를 공급받게 되고, 이에 따라 붕산(boric acid), B(OH)3, 테트라하이드록시보레이트 이온(Tetrahydroxyborate ion), 인산염이온(pohsphate ion), 인산수소이온(Hydrogen phosphate ion), 디하이드로포스페이트이온(dihydrogen phosphate ion) 등의 이온을 형성하게 된다. 형성된 이온은 수용액(aqueous solution)에 용해(solvation)되게 되며 린스 과정 중 제거되게 된다. 이 때 표면의 보론 및 인의 손실이 발생하게 되며 표면의 보론 및 인의 농도가 하향됨에 따라 이후 세정을 강화하더라도 BPSG의 손실을 줄일 수 있고 CD 마진을 확보할 수 있다.
이와 같이, 강산에 의해 B, P가 녹게 되면 절연막(101) 내의 B와 P의 농도를 감소시키는 효과도 얻을 수 있다. 막내 B와 P의 농도가 감소하면 주변물질로의 외확산을 방지하여 장치의 신뢰성을 향상시킨다. B와 P의 농도는 갭필이 이루어진 이후이므로, 농도가 감소하여도 절연특성에는 영향이 없다. 즉, B와 P의 높은 농도는 갭필성능을 향상시키기 위해 사용된 이후이므로, 그 농도가 감소하여도 무방하다.
상술한 바에 따르면, BPSG, PSG 등과 같이 보론, 인이 함유된 절연막(101)에 대해 치밀화를 유도하는 촉매(강산)와 산화작용을 하는 산화제(수용액)가 혼합된 전처리 용액을 이용하여 전처리(102)하므로써 절연막(101)의 막질을 치밀화시킨다. 이에 따라 후속 세정 공정이 진행되더라도 손실이 발생하지 않는다.
전처리 공정시 발생되는 부산물은 후속 린스 및 건조 공정에 의해 모두 제거할 수 있다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 전처리 방법을 이용한 반도체장치 제조 방법을 도시한 도면이다.
도 3a에 도시된 바와 같이, 기판(201)에 STI(Shallow Trench Isolation) 공정을 이용하여 트렌치에 매립되는 소자분리막(202)을 형성한다. 소자분리막(202)은 스핀온절연막(Spin On Dielectric; SOD), 고밀도플라즈마산화막(HDP Oxide) 등을 포함한다.
기판(201) 상에 제1콘택플러그(203)를 형성한다. 제1콘택플러그(203)는 랜딩플러그(Landing plug) 등을 포함하며, 폴리실리콘을 이용하여 형성할 수 있다. 도시하지 않았지만, 매립게이트(Buried gate)가 기판 내에 형성될 수 있다.
제1콘택플러그(203)를 포함한 전면에 층간절연막(204)을 형성한다. 층간절연막(204)은 보론, 인 등이 함유된 절연막을 포함한다. 층간절연막(204)은 보론 및 인 중 적어도 어느 하나의 불순물이 함유된 절연막이다. 예컨대, 층간절연막(204)은 불순물이 함유된 실리콘산화막을 포함한다. 바람직하게, 층간절연막(204)은 보론(B)과 인(Ph)이 함유된 BPSG를 포함하거나 또는 인(Ph)이 함유된 PSG를 포함한다. 또한, 보론이 함유된 BSG를 포함한다.
도 3b에 도시된 바와 같이, 층간절연막(204)을 식각하여 콘택홀(205)을 형성한다. 여기서, 콘택홀(205)은 비트라인콘택홀 또는 스토리지노드콘택홀을 포함한다. 이하, 실시예에서는 스토리지노드콘택홀이라 가정한다.
콘택홀(205)에 의해 제1콘택플러그(203)의 표면이 노출된다. 또한, 콘택홀(205)의 측벽에서는 층간절연막(204)이 노출된다.
도 3c에 도시된 바와 같이, 전처리(206) 공정을 진행한다. 전처리(206) 공정은 전처리 용액을 이용하여 진행한다. 전처리 용액은 층간절연막(204) 내 불순물(B, P)을 포획하는 촉매와 불순물이 빠져나간 사이트를 산화시키는 산화제가 혼합된 용액이다. 촉매는 산해리정수(pKa)가 작은 산(Acid)을 포함한다. 촉매는 과염소산(perchloric acid), 요오드화수소산(hydroiodic acid), 브롬화수소산(hydrobromic acid), 염화수소산(hydrochloric acid), 퍼옥소이황산(peroxymonosulfuric aicd), 황산(sulfuric acid)을 포함한다. 이들 산의 산해리정수(pKa)는 -10 내지 1 사이로서, 이와 같이 작은 산해리정수를 갖는 산은 강산이다. 산은 무기산 및 유기산을 포함하고, 전처리용액 내에서 10 ~ 40wt%가 함유되어 있다. 산화제는 수용액을 포함한다. 예컨대, 산화제는 과산화수소(Hydrogen peroxide, H2O2), 오존(O3)을 포함한다. 산화제는 전처리용액 내에서 1 내지 10wt%가 함유된다. 산화제와 촉매의 혼합비율은 4:1?50:1의 범위를 갖는다. 4:1 전처리용액은 50:1 전처리 용액 대비 산화제의 함량이 더 큰 용액이다.
전처리(206) 공정은 5 내지 60분동안 상온?250 ℃ 온도에서 전처리 용액에 침지시켜 진행한다. 바람직하게, 전처리(206) 공정은 90?250℃의 온도에서 진행한다. 고온에서 진행할수록 농도 감소 효과 및 치밀화 효과가 증대된다.
전처리(206) 공정에 의한 치밀화 및 불순물농도 감소 효과는 전처리 시간, 혼합비율 및 온도에 의존한다. 예컨대, 전처리 시간이 길고, 산화제의 혼합비율이 크며, 온도가 높을수록 치밀화 및 불순물농도 감소 효과가 증대된다.
전처리(206) 공정 이후에는 린스(Rinse) 및 건조(Dry)를 진행한다. 린스는 알코올 및 물을 이용한다. 건조는 이소프로필알콜(isopropyl alcohol; IPA)과 질소(N2) 가스 하에서 진행한다.
위와 같이, 전처리(206) 공정을 진행하면, 콘택홀(205) 측벽의 층간절연막(204)의 표면이 치밀화된다. 이에 따라, 치밀화막(207)이 형성된다. 치밀화막(207)은 B, P의 농도가 감소된 실리콘산화막으로서, BPSG, PSG, BSG보다 막질이 치밀하다. 본 발명의 실시예에서 사용되는 강산은 pKa가 -10?1의 범위를 갖는다. 강산은 pKa가 -10?1의 범위를 갖는 무기산 및 유기산을 모두 포함한다. 강산을 사용하므로써 전처리 시간을 단축하면서 층간절연막(204)의 치밀화 효과를 극대화할 수 있다. pKa가 1보다 큰 범위를 갖는 약산을 사용하면 전처리 시간이 오래걸리고, 이에 따라 층간절연막(204) 주변의 물질에 어택을 줄 수 있다.
이와 같이, 강산에 의해 B, P가 녹게 되면 층간절연막(204) 내의 B와 P의 농도를 감소시키는 효과를 얻을 수 있다. 막내 B와 P의 농도가 감소하면 주변물질로의 외확산을 방지하여 장치의 신뢰성을 향상시킨다. B와 P의 농도는 갭필이 이루어진 이후이므로, 농도가 감소하여도 절연특성에는 영향이 없다. 즉, B와 P의 높은 농도는 갭필성능을 향상시키기 위해 사용된 이후이므로, 그 농도가 감소하여도 무방하다.
상술한 바에 따르면, BPSG, PSG 등과 같이 보론, 인이 함유된 층간절연막(204)에 대해 촉매(강산)와 산화작용을 하는 산화제(수용액)가 혼합된 전처리 용액을 이용하여 전처리(206)하므로써 층간절연막(204)의 표면 막질을 치밀화시킨다. 이에 따라 치밀화막(207)이 형성되고, 치밀화막(207)에 의해 후속 세정 공정이 진행되더라도 층간절연막(204)의 손실이 발생하지 않는다.
전처리 공정시 발생되는 부산물은 후속 린스 및 건조 공정에 의해 모두 제거할 수 있다.
도 3d에 도시된 바와 같이, 세정(208)을 진행한다. 세정(208)은 후속 제2콘택플러그를 용이하게 형성하기 위한 세정 공정이다. 세정(208)은 가스를 이용한 건식세정 또는 용액을 이용한 습식세정을 포함한다. 일예로, 세정(208)은 BOE 용액을 이용한다.
세정(208)의 세정효과를 증가시키기 위해 세정(208)을 강화하더라도 콘택홀(205) 측벽의 보론 및 인의 농도가 하향됨에 따라 층간절연막(204)의 손실을 줄일 수 있다. 이에 따라 콘택홀(205) 사이의 임계치수 마진(CD margin)을 확보할 수 있다.
도 3e에 도시된 바와 같이, 콘택홀(205)을 채우는 제2콘택플러그(209)를 형성한다. 제2콘택플러그(209)는 스토리지노드콘택플러그 등을 포함한다. 제2콘택플러그(209)는 폴리실리콘 또는 금속을 이용하여 형성한다. 예컨대, 콘택홀을 채울때까지 폴리실리콘 또는 금속을 증착한 후 CMP를 통해 분리시킨다.
도 4a 및 도 4b는 본 발명의 실시예에 따라 전처리를 실시함에 따른 BPSG막의 보론 및 인의 농도를 나타낸 도면이다.
도 4a 및 도 4b를 참조하면, BPSG막을 식각하여 콘택홀을 형성한 후 SPM을 수행하면, 콘택홀 측벽의 보론 농도(300) 및 인 농도(320)가 표면에서 일정깊이까지 현저하게 감소하는 것을 알 수 있다. 그래프 '310'은 감소된 보론 농도이고, 그래프 '330'은 감소된 인 농도이다.
(실험예1)
평판웨이퍼를 이용한 보론 및 인의 농도 변화 확인
평판 실리콘웨이퍼에 BPSG을 1.8KÅ 증착하고 750 ℃에서 어닐 공정을 진행한 후 터치(touch) CMP 공정을 통해 300 Å 정도의 BPSG를 제거한다. 이 후 막내 보론 및 인의 중량%(wt%) 농도를 측정하고 다양한 종류의 산수용액(acid acqueous solution)을 이용하여 전처리한 후 보론 및 인의 중량%(wt %) 농도를 측정해 본 결과, 기존 대비 소폭 감소하는 효과를 확인할 수 있으며 완충산화막용액(buffered oxide etchant; BOE)을 통하여 습식식각을 진행시켜 본 결과 식각률이 감소하는 것을 확인할 수 있다.
도 5a는 BPSG막의 전처리에 따른 보론 및 인의 농도 변화를 도시한 도면으로서, 전처리 전후 농도변화량(Delta)이 매우 큼을 알 수 있다. 농도변화량의 차이가 발생하고 있으나, 이는 전처리 공정시의 조건(시간, 온도 등)이 다르기 때문이다. 참고로, 전처리가 수행되지 않은 경우에는 보론 및 인의 농도 변화가 거의 없다.
도 5b는 BPSG막의 전처리에 따른 습식식각률을 도시한 도면으로서, 후속 세정(BOE 용액)을 실시할 때 식각률이 현저하게 감소하는 것을 알 수 있다. 습식식각률의 차이가 발생하고 있으나, 이는 전처리 공정시의 조건(시간, 온도 등)이 다르기 때문이다. 참고로, 전처리가 수행되지 않은 경우에는 후속 세정에 의해 180Å 이상의 손실이 발생한다.
도 5a 및 도 5b에서 시편 Acid A, Acid B, Acid B', Acid B", Acid C는 각각 다음과 같은 전처리 조건을 갖는다.
Acid A는 H2SO4: H2O2=10:1, 180℃, 600초
Acid B는 H2SO4: H2O2=4:1, 120℃, 450초
Acid B'는 H2SO4: H2O2=4:1, 120℃, 1800초
Acid B"는 H2SO4: H2O2=4:1, 120℃, 3600초
Acid C는 H2SO4: H2O2=50:1, 80℃, 450초
(실험예2)
패턴 웨이퍼를 이용한 BPSG 임계치수 마진 확보
평판실리콘웨이퍼에 BPSG을 1.8KÅ 증착하고 750 ℃에서 어닐 공정을 진행한 후 터치(touch) CMP 공정을 통해 300 Å 정도의 BPSG를 제거한다. 이 후 마스크 공정 및 식각 공정을 통해 장축 115nm, 단축 66nm을 갖는 홀을 갖는 패턴을 제작하였다. 산수용액(acid acqueous solution)을 이용한 전처리 유무에 따른 스플릿(split)을 진행하고 세정인 완충산화막용액(buffered oxide etchant)을 처리하였다. 여기서, 산수용액은 SPM 용액을 포함한다.
도 6은 전처리에 따른 미니멈바 임계치수 감소 효과를 도시한 사진이다.
도 6을 참조하면, 홀 사이의 BPSG 미니멈바 임계치수(minimum bar CD)를 비교할 때 산수용액 처리(SPM 용액)를 진행할 경우 7?10 nm 정도 손실이 적은 것을 확인할 수 있다. 즉, 전처리를 실시하지 않은 경우에는 미니멈바 임계치수가 15nm이나, 전처리를 실시한 경우에는 미니멈바 임계치수가 23nm 정도가 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
201 : 기판 202 : 소자분리막
203 : 제1콘택플러그 204 : 층간절연막
205 : 콘택홀 206 : 전처리
207 : 치밀화막 208 : 세정
209 : 제2콘택플러그

Claims (18)

  1. 불순물이 함유된 절연막을 형성하는 단계;
    상기 절연막을 식각하여 콘택홀을 형성하는 단계;
    상기 콘택홀의 측벽을 포함한 상기 절연막 표면에서 상기 불순물의 농도를 감소시키는 전처리 단계; 및
    상기 콘택홀을 세정하는 단계
    를 포함하는 반도체장치 제조 방법.
  2. 제1항에 있어서,
    상기 전처리 단계는,
    상기 불순물을 포획하는 촉매와 상기 불순물이 포획된 후 발생된 빈공간을 산화시키는 산화제가 혼합된 전처리용액을 이용하는 반도체장치 제조 방법.
  3. 제2항에 있어서,
    상기 촉매는 산해리정수(pKa)가 -10 내지 1의 범위를 갖는 강산을 포함하는 반도체장치 제조 방법.
  4. 제2항에 있어서,
    상기 촉매는, 과염소산(perchloric acid), 요오드화수소산(hydroiodic acid), 브롬화수소산(hydrobromic acid), 염화수소산(hydrochloric acid), 퍼옥소이황산(peroxymonosulfuric aicd) 또는 황산(sulfuric acid) 중에서 선택된 하나를 포함하는 반도체장치 제조 방법.
  5. 제2항에 있어서,
    상기 촉매는 상기 전처리용액 내에서 10?40w%를 갖는 반도체장치 제조 방법.
  6. 제2항에 있어서,
    상기 산화제는 과산화수소 또는 오존을 포함하는 반도체장치 제조 방법.
  7. 제2항에 있어서,
    상기 전처리 용액에서,
    상기 산화제와 촉매의 혼합 비율은 4:1?50:1의 범위를 갖는 반도체장치 제조 방법.
  8. 제2항에 있어서,
    상기 전처리하는 단계는,
    5분?60분동안 90?250℃ 온도에서 진행하는 반도체장치 제조 방법.
  9. 제2항에 있어서,
    상기 전처리 단계 이후에,
    린스 및 건조를 진행하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  10. 제1항에 있어서,
    상기 절연막은,
    BPSG, PSG 또는 BSG 중에서 선택된 적어도 어느 하나를 포함하는 반도체장치 제조 방법.

  11. 기판 상에 복수의 패턴을 형성하는 단계;
    상기 패턴 사이를 갭필하며 불순물로서 인이 함유된 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 콘택홀을 형성하는 단계;
    상기 콘택홀의 측벽을 포함한 상기 층간절연막의 표면에서 상기 불순물의 농도를 감소시키는 전처리 단계; 및
    상기 콘택홀을 세정하는 단계
    를 포함하는 반도체장치 제조 방법.
  12. 제11항에 있어서,
    상기 전처리 단계는,
    황산과 과산화수소가 혼합된 SPM 용액을 이용하여 진행하는 반도체장치 제조 방법.
  13. 제11항에 있어서,
    상기 전처리 단계는,
    과산화수소와 황산이 4:1?50:1의 범위로 혼합된 SPM 용액을 이용하여 진행하는 반도체장치 제조 방법.
  14. 제11항에 있어서,
    상기 전처리 단계는,
    황산과 과산화수소가 혼합된 SPM 용액을 이용하여 5분?60분동안 90?250 ℃ 온도에서 진행하는 반도체장치 제조 방법.
  15. 제11항에 있어서,
    상기 전처리 단계는,
    과산화수소와 황산이 4:1?50:1의 범위로 혼합된 SPM 용액을 이용하여 5분?60분동안 90?250℃ 온도에서 진행하는 반도체장치 제조 방법.
  16. 제11항에 있어서,
    상기 전처리 단계 이후에,
    린스 및 건조를 진행하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  17. 제11항 내지 제16항 중 어느 한 항에 있어서,
    상기 층간절연막은,
    BPSG 또는 PSG를 포함하는 반도체장치 제조 방법.
  18. 기판 상에 제1콘택플러그를 형성하는 단계;
    상기 제1콘택플러그 상에 BPSG막을 형성하는 단계;
    상기 BPSG막을 식각하여 상기 제1콘택플러그를 노출시키는 콘택홀을 형성하는 단계;
    황산과 과수가 혼합된 용액을 이용하여 상기 콘택홀의 측벽을 전처리하는 단계;
    상기 콘택홀을 세정하는 단계; 및
    상기 콘택홀 내에 제2콘택플러그를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106158593A (zh) * 2016-09-26 2016-11-23 上海先进半导体制造股份有限公司 制造半导体的工艺方法
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Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3297220B2 (ja) * 1993-10-29 2002-07-02 株式会社東芝 半導体装置の製造方法および半導体装置
KR100262400B1 (ko) * 1995-11-20 2000-09-01 김영환 반도체 소자의 평탄화방법
KR100214073B1 (ko) * 1995-12-16 1999-08-02 김영환 비피에스지막 형성방법
US6008117A (en) * 1996-03-29 1999-12-28 Texas Instruments Incorporated Method of forming diffusion barriers encapsulating copper
JP3246476B2 (ja) * 1999-06-01 2002-01-15 日本電気株式会社 容量素子の製造方法、及び、容量素子
KR100316603B1 (ko) * 1999-12-23 2001-12-12 황인길 반도체 소자의 층간 절연막 제조 방법
KR20050024010A (ko) 2003-09-04 2005-03-10 주식회사 하이닉스반도체 반도체소자 제조방법
KR20060099608A (ko) 2005-03-14 2006-09-20 주식회사 하이닉스반도체 반도체소자의 패턴 형성 방법
US7619310B2 (en) * 2006-11-03 2009-11-17 Infineon Technologies Ag Semiconductor interconnect and method of making same
KR20080092538A (ko) 2007-04-12 2008-10-16 주식회사 하이닉스반도체 반도체 소자의 콘택 형성 방법
KR100965008B1 (ko) 2007-12-28 2010-06-21 주식회사 하이닉스반도체 반도체 메모리 소자의 소자 분리막 형성 방법

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