KR20080092538A - 반도체 소자의 콘택 형성 방법 - Google Patents

반도체 소자의 콘택 형성 방법 Download PDF

Info

Publication number
KR20080092538A
KR20080092538A KR1020070035950A KR20070035950A KR20080092538A KR 20080092538 A KR20080092538 A KR 20080092538A KR 1020070035950 A KR1020070035950 A KR 1020070035950A KR 20070035950 A KR20070035950 A KR 20070035950A KR 20080092538 A KR20080092538 A KR 20080092538A
Authority
KR
South Korea
Prior art keywords
contact
cleaning
interlayer insulating
insulating film
forming
Prior art date
Application number
KR1020070035950A
Other languages
English (en)
Inventor
최영현
권민애
안용완
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070035950A priority Critical patent/KR20080092538A/ko
Publication of KR20080092538A publication Critical patent/KR20080092538A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 콘택 형성 방법에 관한 것으로, 특히 층간 절연막 형성후, 세정 공정을 실시하여 층간 절연막 상에 형성되는 이상 산화막을 제거하고, 열처리 공정을 실시하여 층간 절연막의 표면을 균일하게 한 후, 콘택홀 식각 공정을 실시함으로써, 이상 산화막에 의한 공극 발생을 억제하여 콘택간의 브릿지 현상을 방지할 수 있는 반도체 소자의 콘택 형성 방법을 개시한다.
이상 산화막, 공극, 콘택, 열처리

Description

반도체 소자의 콘택 형성 방법{Contact manufacturing method of semiconductor device}
도 1은 종래 기술에 따른 반도체 소자의 콘택 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2는 종래 기술에 따른 문제점을 설명하기 위한 소자의 SEM 사진이다.
도 3 내지 도 5는 본 발명의 일실시 예에 따른 반도체 소자의 콘택 형성 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 제1 층간 절연막
A : 이상 산화막 102 : 제2 층간 절연막
103 : 콘택홀 104 : 콘택 플러그
본 발명은 반도체 소자의 콘택 형성 방법에 관한 것으로, 특히 이상 산화막 에 의한 공극 발생을 억제하는 반도체 소자의 콘택 형성 방법에 관한 것이다.
일반적으로, 디램(dynamic random access memory)은 필드 산화막 등의 분리구조를 기판에 형성하여 소자형성영역을 정의하고 그 소자형성영역에 모스 트랜지스터를 제조한 후, 모스 트랜지스터의 드레인에 저속되는 캐패시터를 형성함과 아울러 모스 트랜지스터의 소스에 비트라인을 접속하여 제조되는 다수의 셀 트랜지스터 및 페리 트랜지스터를 포함하여 구성된다.
특히, 트랜지스터 및 캐패시터 제조시에 스토리지 노드 콘택, 비트라인 콘택, 랜딩플러그 콘택 등 콘택 형성 공정이 매우 다양해 졌으며, 콘택 형성 공정은 하부 구조물과 상부 구조물을 연결하기 위한 수단으로서 반도체 장치의 속도, 수율 및 신뢰성을 결정하는 요인이 되기 때문에 반도체 제조 공정에서 가장 중요한 위치를 점유하고 있다.
도 1은 종래 기술에 따른 반도체 소자의 콘택 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상에 제1 층간 절연막(11) 및 제2 층간 절연막(12)을 순차적으로 형성한 후, 제2 층간 절연막(12), 및 제1 층간 절연막(11)을 순차적으로 식각하여 콘택홀(13)을 형성한다. 이 후, 콘택홀(13)을 도전 물질로 매립하여 콘택(14)을 형성한다.
도 2는 종래 기술에 따른 문제점을 설명하기 위한 소자의 SEM 사진이다.
도 2를 참조하면, 제1 층간 절연막(11)을 형성한 후 세정 공정을 실시하여 제1 층간 절연막(11)의 표면에 잔류하는 불순물을 제거한다. 이때 세정 공정시 제1 층간 절연막(11)의 표면은 소수성이 되어야 하나 대기중에 노출되는 시간이 증가하게 되면 친수성으로 변질되어 이상 산화막이 발생한다. 이상 산화막은 콘택홀(13) 형성을 위한 식각 공정 후, 콘택홀(13) 내의 불순물을 제거하기 위한 세정 공정시 식각되어 공극(빈공간)이 발생한다. 이러한 공극은 도전 물질 매립시 인접한 콘택과 전기적으로 연결시켜 콘택 브릿지 현상을 유발할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 층간 절연막 형성후, 세정 공정을 실시하여 층간 절연막 상에 형성되는 이상 산화막을 제거하고, 열처리 공정을 실시하여 층간 절연막의 표면을 균일하게 한 후, 콘택홀 식각 공정을 실시함으로써, 이상 산화막에 의한 공극 발생을 억제하여 콘택간의 브릿지 현상을 방지할 수 있는 반도체 소자의 콘택 형성 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 반도체 소자의 콘택 형성 방법은 반도체 기판 상에 제1 층간 절연막을 형성하는 단계와, 상기 제1 층간 절연막 상에 형성되는 이상 산화막을 제거하기 위한 세정 공정을 실시하는 단계와, 플라즈마 열처리 공정을 실시하는 단계와, 상기 제1 층간 절연막을 포함한 전체 구조 상에 제2 층간 절연막을 형성하는 단계와, 상기 제2 층간 절연막 및 상기 제1 층간 절연막을 순차적으로 식각하여 상기 반도체 기판의 콘택 영역이 노출되는 콘택홀을 형성하는 단계, 및 상기 콘택홀을 도전 물질로 매립하여 콘택 플러그를 형성하는 단계를 포함한다.
상기 세정 공정은 소수성 RON 세정 공정으로 실시하며, 상기 세정 공정은 SC-1 세정과, SPM 및 BOE(Buffered oxide etchant) 세정 공정을 실시한다. 상기 SC-1 세정은 NH4OH : H2O2: H2O의 비율을 1:4:20 ~1:5:50로 조절하여 실시하며, 상기 SC-1 세정은 70 내지 90℃의 온도범위에서 실시한다. 상기 SPM 세정은 H2SO4 : H2O2의 비율을 4:1 ~ 50:1로 조절하여 실시하며, 상기 SPM 세정은 100 내지 150℃의 온도범위에서 실시한다. 상기 세정 공정은 세정 공정시 O2에 노출되는 시간을 감소시키기 위하여 비활성 기체인 Ar 가스와 N2 가스를 유입하여 실시한다.
상기 플라즈마 열처리 공정 대신 터치 CMP 공정을 실시할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3 내지 도 5는 본 발명의 일실시 예에 따른 반도체 소자의 콘택 형성 방법을 설명하기 위한 소자의 단면도이다.
도 3을 참조하면, 반도체 기판(100) 상에 제1 층간 절연막(101)을 형성한다. 제1 층간 절연막(101)은 산화막으로 형성하는 것이 바람직하다.
제1 층간 절연막(101)을 형성한 후, 세정 공정을 실시하여 제1 층간 절연막(101) 상에 형성되는 이상 산화막(A)의 생성을 억제하는 것이 바람직하다. 세정 공정은 제1 층간 절연막(101)의 표면이 대기중에 노출되는 시간이 길어짐에 따라 소수성에서 친수성으로 변화하는 것을 방지하기 위하여 소수성 RON 세정 공정으로 실시하는 것이 바람직하다. 또한 세정 공정시 O2에 노출되는 시간을 감소시키기 위하여 비활성 기체인 Ar 가스와 N2 가스를 유입하여 실시하는 것이 바람직하다.
세정 공정을 좀더 상세하게 설명하면, 세정 공정은 웨이퍼 표면에 잔류하는 오염물을 제거하기 위해 암모니아(NH4OH) 등의 염기성 화합물을 주로 사용하는 SC-1 세정과, 황산(H2SO4) 등의 산성 화합물을 주로 이용하는 SPM 및 BOE(Buffered oxide etchant) 세정 공정을 실시하는 것이 바람직하다. 여기서 SC-1 세정은 암모니아(NH4OH), 과산화수소(H2O2) 및 물을 일정 비율로 혼합한 세정용액을 이용하며, 강한 산화작용으로 웨이퍼 표면의 유기 물질을 물에 잘 용해되는 복합물질로 형성하여 제거한다. 또한, SPM 세정은 황산용액(H2SO4)과 과산화수소(H2O2), 및 물을 혼합한 세정용액을 이용하며, 유기성 오염물질을 효과적으로 제거하여 세정 후 반도체 기판 위에 화학적 산화물을 형성시키고, 반도체 기판의 표면을 친수성으로 만들어 다른 세정용액이 잘 스며들도록 한다.
SC-1 세정 공정은 NH4OH : H2O2: H2O의 비율을 1:4:20 ~1:5:50로 조절하여 실시하는 것이 바람직하다. SC-1 세정 공정은 70 내지 90℃의 온도범위에서 실시하는 것이 바람직하다.
SPM 세정 공정은 H2SO4 : H2O2의 비율을 4:1 ~ 50:1로 조절하여 실시하는 것 이 바람직하다. SPM 세정 공정은 100 내지 150℃의 온도범위에서 실시하는 것이 바람직하다.
도 4를 참조하면, 플라즈마 열처리 공정을 실시하여 제1 층간 절연막(101)의 표면의 거칠기를 완화하여 이상 산화막(A) 형성을 억제한다. 플라즈마 열처리 공정 대신 터치(Touch) CMP(;chemical Mechanical Polishing) 공정을 실시하여 이상 산화막(A) 형성을 억제할 수 있다. 터치 CMP 공정은 제1 층간 절연막(101)의 연마되는 두께를 300 내지 500Å 으로 제어하여 실시하는 것이 바람직하다.
도 5를 참조하면, 제1 층간 절연막(101)을 포함한 전체 구조 상에 제2 층간 절연막(102)을 형성한다. 이 후, 식각 공정을 실시하여 반도체 기판(100)의 콘택 연결 부분이 노출되도록 콘택홀(103)을 형성한다.
이 후, 세정 공정을 실시하여 콘택홀(103) 내에 잔류하는 불순물을 제거한다. 이 후, 콘택홀(103)을 포함한 전체 구조 상에 도전물질을 형성하여 콘택홀(103)을 매립한다. 이 후, 제2 층간 절연막(102)이 노출되도록 기계적 화학적 연마 공정(CMP;chemical Mechanical Polishing)을 실시하여 콘택 플러그(104)를 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지 하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
본 발명의 일실시 예에 따르면, 층간 절연막 형성후, 세정 공정을 실시하여 층간 절연막 상에 형성되는 이상 산화막을 제거하고, 열처리 공정을 실시하여 층간 절연막의 표면을 균일하게 한 후, 콘택홀 식각 공정을 실시함으로써, 이상 산화막에 의한 공극 발생을 억제하여 콘택간의 브릿지 현상을 방지할 수 있는 반도체 소자의 콘택 형성 방법을 제공하는 데 있다.

Claims (9)

  1. 반도체 기판 상에 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막 상에 형성되는 이상 산화막을 제거하기 위한 세정 공정을 실시하는 단계;
    플라즈마 열처리 공정을 실시하는 단계;
    상기 제1 층간 절연막을 포함한 전체 구조 상에 제2 층간 절연막을 형성하는 단계;
    상기 제2 층간 절연막 및 상기 제1 층간 절연막을 순차적으로 식각하여 상기 반도체 기판의 콘택 영역이 노출되는 콘택홀을 형성하는 단계; 및
    상기 콘택홀을 도전 물질로 매립하여 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 콘택 형성 방법.
  2. 제 1 항에 있어서,
    상기 세정 공정은 소수성 RON 세정 공정으로 실시하는 반도체 소자의 콘택 형성 방법.
  3. 제 1 항에 있어서,
    상기 세정 공정은 SC-1 세정과, SPM 및 BOE(Buffered oxide etchant) 세정 공정을 실시하는 반도체 소자의 콘택 형성 방법.
  4. 제 3 항에 있어서,
    상기 SC-1 세정은 NH4OH : H2O2: H2O의 비율을 1:4:20 ~1:5:50로 조절하여 실시하는 반도체 소자의 콘택 형성 방법.
  5. 제 3 항에 있어서,
    상기 SC-1 세정은 70 내지 90℃의 온도범위에서 실시하는 반도체 소자의 콘택 형성 방법.
  6. 제 3 항에 있어서,
    상기 SPM 세정은 H2SO4 : H2O2의 비율을 4:1 ~ 50:1로 조절하여 실시하는 반도체 소자의 콘택 형성 방법.
  7. 제 3 항에 있어서,
    상기 SPM 세정은 100 내지 150℃의 온도범위에서 실시하는 반도체 소자의 콘택 형성 방법.
  8. 제 1 항에 있어서,
    상기 세정 공정은 세정 공정시 O2에 노출되는 시간을 감소시키기 위하여 비활성 기체인 Ar 가스와 N2 가스를 유입하여 실시하는 반도체 소자의 콘택 형성 방법.
  9. 제 1 항에 있어서,
    상기 플라즈마 열처리 공정 대신 터치 CMP 공정을 실시하는 반도체 소자의 콘택 형성 방법.
KR1020070035950A 2007-04-12 2007-04-12 반도체 소자의 콘택 형성 방법 KR20080092538A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070035950A KR20080092538A (ko) 2007-04-12 2007-04-12 반도체 소자의 콘택 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070035950A KR20080092538A (ko) 2007-04-12 2007-04-12 반도체 소자의 콘택 형성 방법

Publications (1)

Publication Number Publication Date
KR20080092538A true KR20080092538A (ko) 2008-10-16

Family

ID=40153494

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070035950A KR20080092538A (ko) 2007-04-12 2007-04-12 반도체 소자의 콘택 형성 방법

Country Status (1)

Country Link
KR (1) KR20080092538A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8450211B2 (en) 2011-02-28 2013-05-28 Hynix Semiconductor Inc. Method for fabricating semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8450211B2 (en) 2011-02-28 2013-05-28 Hynix Semiconductor Inc. Method for fabricating semiconductor device

Similar Documents

Publication Publication Date Title
US8728898B2 (en) Method for fabricating semiconductor device
KR100470722B1 (ko) 반도체 장치의 콘택홀 형성방법
KR20040054050A (ko) 세정액 및 이를 이용한 반도체 장치의 세정방법
KR20020042274A (ko) 반도체 장치의 상하층 접속 형성 방법 및 그 방법에 의해형성된 반도체 장치
JP2008541449A (ja) 酸化物のエッチング、荒れの削減、およびコンデンサ構造の作製の方法
JP4963815B2 (ja) 洗浄方法および半導体装置の製造方法
KR20080092538A (ko) 반도체 소자의 콘택 형성 방법
KR100331910B1 (ko) 반도체 장치의 제조 방법
KR100818089B1 (ko) 반도체 소자의 제조방법
JP2011228578A (ja) 半導体装置およびその製造方法
KR100973266B1 (ko) 반도체 소자의 제조방법
JP2009170729A (ja) 半導体装置の製造方法
KR100639205B1 (ko) 반도체 소자의 제조방법
US8455360B2 (en) Method for fabricating storage node of semiconductor device
CN115996569A (zh) 半导体结构的制造方法
US20120142189A1 (en) Method for fabricating semiconductor device
CN115020409A (zh) 一种半导体器件的制造方法
KR20000025228A (ko) 반도체 소자의 게이트 절연막 형성 방법
KR20070088923A (ko) 반도체 소자의 캐패시터 제조 방법
KR100859222B1 (ko) 반도체 소자의 제조방법
KR100709564B1 (ko) 반도체 소자 제조 방법
KR20010004415A (ko) 반도체소자의 콘택 형성방법
KR20070066799A (ko) 반도체소자의 금속컨택 형성방법
KR20070084833A (ko) 반도체 소자의 콘택 형성 방법
KR20060008556A (ko) 반도체 장치의 콘택홀 형성방법 및 이를 이용한 반도체장치의 커패시터 형성방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination