KR20070066799A - 반도체소자의 금속컨택 형성방법 - Google Patents

반도체소자의 금속컨택 형성방법 Download PDF

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Abstract

본 발명의 반도체소자의 금속컨택 형성방법은, 반도체기판 위의 금속전극막을 덮는 층간절연막의 일부를 제거하여 금속전극막의 측면을 노출시키는 컨택홀을 형성하는 단계와, 컨택홀에 대해 SPM 세정액을 이용한 세정을 수행하여 금속전극막 노출표면상의 금속산화막을 제거하는 단계와, 그리고 컨택홀 내부를 금속막으로 채워 금속컨택을 형성하는 단계를 포함한다.
금속컨택, 플레이트전극, 티타늄나이트라이드(TiN), 금속산화막, 컨택저항

Description

반도체소자의 금속컨택 형성방법{Method of fabricating the metal contact in semiconductor device}
도 1은 종래의 반도체소자의 금속컨택 형성방법을 설명하기 위하여 나타내 보인 단면도이다.
도 2는 도 1의 "A" 부분을 확대하여 나타내 보인 샘(SEM) 사진이다.
도 3은 본 발명에 따른 반도체소자의 금속컨택 형성방법을 설명하기 위하여 나타내 보인 단면도이다.
도 4는 도 3의 "B" 부분을 확대하여 나타내 보인 샘 사진이다.
도 5는 본 발명에 따른 반도체소자의 금속컨택 형성방법을 적용한 경우의 저항을 종래의 경우와 비교하여 나타내 보인 그래프이다.
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 반도체소자의 금속컨택 형성방법에 관한 것이다.
도 1은 종래의 반도체소자의 금속컨택 형성방법을 설명하기 위하여 나타내 보인 단면도이다. 그리고 도 2는 도 1의 "A" 부분을 확대하여 나타내 보인 샘(SEM) 사진이다.
도 1을 참조하면, 셀영역 및 주변회로영역을 갖는 반도체기판(100)에 소자분리막(102)을 형성하여 활성영역을 한정한다. 다음에 반도체기판(100) 위에 통상의 방법을 사용하여 트랜지스터를 형성하고, 이에 따라 반도체기판(100) 상부에는 워드라인이 배치된다. 워드라인을 포함하는 트랜지스터를 형성한 후에는, 워드라인 상부에 비트라인을 형성한다. 비트라인 사이에는 절연막이 배치된다. 다음에 비트라인 및 절연막 위에 커패시터(110)를 형성하는데, 이 커패시터(110)는 셀영역에만 형성한다. 커패시터(110)는 노드 분리된 스토리지노드(111), 유전체막(112) 및 플레이트노드(113)를 포함한다.
다음에 층간절연막(120)을 형성하는데, 이 층간절연막(120)은, 주변회로영역에 배치되는 제1 층간절연막(121)과, 셀영역 및 주변회로영역에 배치되는 제2 층간절연막(122)이 순차적으로 적층되는 구조로 형성한다. 다음에 소정의 마스크막패턴(미도시)을 이용해 층간절연막(120)의 일부를 식각하여 금속컨택을 위한 컨택홀(130)을 형성한다. 그러면 셀영역에서는 커패시터(110)의 플레이트노드(113)가 노출되며, 주변회로영역에서는 비트라인 도전막이 노출된다. 다음에 컨택홀(130)을 금속막으로 채우면 금속컨택이 만들어진다.
그런데 도 2에 나타낸 바와 같이, 플레이트노드(113)는 티타늄나이트라이드(TiN)막으로 형성하는데, 컨택홀(130) 형성을 위한 식각시 식각가스에 의해 티타늄나이트라이드(TiN)막의 노출측벽에 금속산화막(140)이 형성된다. 구체적으로 금속컨택을 위한 컨택홀(130) 형성을 위한 식각은, 통상적으로 높은 어스펙트비(aspect ratio)를 요구하므로 저온에서 2단계 식각공정으로 이루어진다. 첫 번째 단계에서는 하부에 있는 식각정지막까지의 층간절연막(120)에 대한 식각율 및 균일도가 우선되므로 높은 파워 조건을 사용한다. 두 번째 단계에서는 하부의 깊은 컨택홀에서의 식각정지막에 대한 식각율 및 균일도 특성이 우선되는데, 하이드로 컴파운드(hydro compound)를 첨가하면 마스크막패턴인 포토레지스트막패턴 선택비와 더불어 양호한 식각정지막의 식각특성을 얻을 수 있다.
그런데 이와 같은 깊은 컨택홀 형성을 위한 식각에서 식각가스는 플레이트노드(113)인 티타늄나이트라이드(TiN)막과 반응하여 티타늄나이트라이드(TiN)막 표면에 금속산화막(140)을 형성한다. 이와 같은 금속산화막(140)은 후속의 텅스텐(W)막 증착 및 알루미늄(Al) 배선막 형성시 티타늄나이트라이드(TiN)와 텅스텐(W) 사이의 전자 이동을 방해하므로 컨택저항이 증가된다.
본 발명이 이루고자 하는 기술적 과제는, 금속산화막으로 인한 컨택저항증가가 억제되도록 하는 반도체소자의 금속컨택 형성방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체소자의 금속컨택 형성방법은, 반도체기판 위의 금속전극막을 덮는 층간절연막의 일부를 제거하여 상기 금속전극막의 측면을 노출시키는 컨택홀을 형성하는 단계; 상기 컨택홀에 대해 SPM 세정액을 이용한 세정을 수행하여 상기 금속전극막 노출표면상의 금속산화막을 제거하는 단계; 및 상기 컨택홀 내부를 금속막으로 채워 금속컨택을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 금속전극막은 티타늄나이트라이드를 포함하는 플레이트전극일 수 있다.
상기 세정은 H2SO4와 H2O2의 농도비가 10:1-500:1이고, 온도는 30-120℃이며, 그리고 시간은 30분 이하의 조건으로 수행하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 3은 본 발명에 따른 반도체소자의 금속컨택 형성방법을 설명하기 위하여 나타내 보인 단면도이다. 그리고 도 4는 도 3의 "B" 부분을 확대하여 나타내 보인 샘 사진이다.
도 3을 참조하면, 셀영역 및 주변회로영역을 갖는 반도체기판(300)에 소자분리막(302)을 형성하여 활성영역을 한정한다. 다음에 반도체기판(300) 위에 통상의 방법을 사용하여 트랜지스터를 형성하고, 이에 따라 반도체기판(300) 상부에는 워드라인이 배치된다. 워드라인을 포함하는 트랜지스터를 형성한 후에는, 워드라인 상부에 비트라인을 형성한다. 비트라인 사이에는 절연막이 배치된다. 다음에 비트라인 및 절연막 위에 커패시터(310)를 형성하는데, 이 커패시터(310)는 셀영역에만 형성한다. 커패시터(310)는 노드 분리된 스토리지노드(311), 유전체막(312) 및 플레이트노드(313)를 포함한다. 플레이트노드(313)는 티타늄나이트라이드(TiN)막으로 형성한다.
다음에 층간절연막(320)을 형성하는데, 이 층간절연막(320)은, 주변회로영역에 배치되는 제1 층간절연막(321)과, 셀영역 및 주변회로영역에 배치되는 제2 층간절연막(322)이 순차적으로 적층되는 구조로 형성한다. 다음에 포토레지스트막패턴과 같은 소정의 마스크막패턴(미도시)을 이용해 층간절연막(320)의 일부를 식각하여 금속컨택을 위한 컨택홀(330)을 형성한다. 그러면 셀영역에서는 커패시터(310)의 플레이트노드(313)가 노출되며, 주변회로영역에서는 비트라인 도전막이 노출된다. 또한 컨택홀(330)에 의해 노출되는 플레이트노드(313)의 노출표면 위에는 금속산화막(미도시)이 형성된다.
다음에 H2SO4, H2O2 및 H2O가 혼합된 SPM(Sulfuric acid Peroxide Mixture) 세정액을 이용한 세정을 수행하여 플레이트노드(313)의 노출표면 우에 있는 금속산화막을 제거한다. 이 세정은, H2SO4와 H2O2의 농도비가 대략 10:1-500:1이고, 온도는 대략 30-120℃이며, 그리고 시간은 대략 30분 이하의 조건으로 수행한다. 이와 같은 조건에 의해 수행되는 SPM 세정에 의해 플레이트노드(313)의 손상 없이 금속산화막만 효과적으로 제거할 수 있다. 다음에 통상의 방법을 사용하여 컨택홀(330)을 금속막, 예컨대 텅스텐(W)막으로 채우면 금속컨택이 만들어진다.
도 5는 본 발명에 따른 반도체소자의 금속컨택 형성방법을 적용한 경우의 저항을 종래의 경우와 비교하여 나타내 보인 그래프이다.
도 5에 도시된 바와 같이, 본 발명에 따라 컨택홀(330)을 형성한 후 SPM 세 정을 수행하여 금속산화막을 제거한 경우(참조부호 510 참조), 플레이트노드(313)와 금속컨택 사이의 저항은, SPM 세정을 수행하지 않은 경우(참조부호 520 참조)에 비하여 현격하게 감소된다는 것을 알 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체소자의 금속컨택 형성방법에 따르면, 컨택홀을 형성한 후 SPM 세정을 수행하여 컨택홀 내에서 금속전극막 노출표면상의 금속산화막을 제거함으로써 컨택저항을 감소시킬 수 있다는 이점이 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (3)

  1. 반도체기판 위의 금속전극막을 덮는 층간절연막의 일부를 제거하여 상기 금속전극막의 측면을 노출시키는 컨택홀을 형성하는 단계;
    상기 컨택홀에 대해 SPM 세정액을 이용한 세정을 수행하여 상기 금속전극막 노출표면상의 금속산화막을 제거하는 단계; 및
    상기 컨택홀 내부를 금속막으로 채워 금속컨택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 금속컨택 형성방법.
  2. 제1항에 있어서,
    상기 금속전극막은 티타늄나이트라이드를 포함하는 플레이트전극인 것을 특징으로 하는 반도체소자의 금속컨택 형성방법.
  3. 제1항에 있어서,
    상기 세정은 H2SO4와 H2O2의 농도비가 10:1-500:1이고, 온도는 30-120℃이며, 그리고 시간은 30분 이하의 조건으로 수행하는 것을 특징으로 하는 반도체소자의 금속컨택 형성방법.
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