JP2003332465A - 半導体メモリデバイスの製造方法 - Google Patents
半導体メモリデバイスの製造方法Info
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Abstract
(57)【要約】
【課題】 半導体メモリデバイスのキャパシタ容量を増
大させるために、キャパシタ電極膜としての窒化チタン
膜とキャパシタ絶縁膜としての酸化タンタル膜とを積層
したキャパシタ膜が使用され、このキャパシタ膜に対し
て異物の付着、汚染、ダメージの少ないエッチング工程
を含む半導体メモリデバイスの製造方法を提案する。 【解決手段】 電子サイクロトロン（ＥＣＲ）プラズマ
エッチング装置を使用して、窒化チタン膜と酸化タンタ
ル膜とを積層したキャパシタ膜のエッチングが行われ
る。エッチング工程後、プラズマを使用してフォトレジ
スト膜の除去を行うアッシング工程が行われ、またアッ
シング工程後、分極性の強い有機溶液を使用した洗浄工
程が行われ、エッチング残渣、アッシング残渣が除去さ
れる。
大させるために、キャパシタ電極膜としての窒化チタン
膜とキャパシタ絶縁膜としての酸化タンタル膜とを積層
したキャパシタ膜が使用され、このキャパシタ膜に対し
て異物の付着、汚染、ダメージの少ないエッチング工程
を含む半導体メモリデバイスの製造方法を提案する。 【解決手段】 電子サイクロトロン（ＥＣＲ）プラズマ
エッチング装置を使用して、窒化チタン膜と酸化タンタ
ル膜とを積層したキャパシタ膜のエッチングが行われ
る。エッチング工程後、プラズマを使用してフォトレジ
スト膜の除去を行うアッシング工程が行われ、またアッ
シング工程後、分極性の強い有機溶液を使用した洗浄工
程が行われ、エッチング残渣、アッシング残渣が除去さ
れる。
Description
【０００１】
【発明の属する技術分野】この発明は、ダイナミックラ
ンダムアクセスメモリなどの半導体メモリデバイスの製
造方法に関するもので、特にキャパシタがキャパシタ電
極膜としての窒化チタン膜と、キャパシタ絶縁膜として
の酸化タンタル膜とを積層したキャパシタ膜を有する半
導体メモリデバイスの製造方法に関するものである。
ンダムアクセスメモリなどの半導体メモリデバイスの製
造方法に関するもので、特にキャパシタがキャパシタ電
極膜としての窒化チタン膜と、キャパシタ絶縁膜として
の酸化タンタル膜とを積層したキャパシタ膜を有する半
導体メモリデバイスの製造方法に関するものである。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリな
どの半導体メモリデバイスとして、従来、キャパシタの
上部キャパシタ電極膜としてポリシリコン膜とシリコン
膜の積層膜を用い、キャパシタ絶縁膜としてシリコン酸
化膜、シリコン窒化膜、シリコン酸化膜の積層膜を用い
るものが多く実用されており、これらの積層膜はマグネ
トロンを使用したプラズマエッチング装置により、塩素
ガスプラズマでパターンニングされ、また水酸化アンモ
ニウム、過酸化水素水、水からなる洗浄液でウエット洗
浄され、エッチング残渣が除去される。しかし集積度の
向上に伴い、キャパシタ占有面積が減少しており、上述
の膜では必要なキャパシタンスを確保しにくくなってい
る。
どの半導体メモリデバイスとして、従来、キャパシタの
上部キャパシタ電極膜としてポリシリコン膜とシリコン
膜の積層膜を用い、キャパシタ絶縁膜としてシリコン酸
化膜、シリコン窒化膜、シリコン酸化膜の積層膜を用い
るものが多く実用されており、これらの積層膜はマグネ
トロンを使用したプラズマエッチング装置により、塩素
ガスプラズマでパターンニングされ、また水酸化アンモ
ニウム、過酸化水素水、水からなる洗浄液でウエット洗
浄され、エッチング残渣が除去される。しかし集積度の
向上に伴い、キャパシタ占有面積が減少しており、上述
の膜では必要なキャパシタンスを確保しにくくなってい
る。
【０００３】このような状況において、キャパシタ電極
膜としての窒化チタンと、キャパシタ絶縁膜としての誘
電率のより高い酸化タンタル膜とを積層したキャパシタ
膜を用いて、集積度が向上する中で、より大きなキャパ
シタンスを得るものが提案されている。しかし、この窒
化チタンと酸化タンタルとを積層したキャパシタ膜をパ
ターンニングするのに、従来使用されたと同じマグネト
ロンによるプラズマエッチング装置を使用し、塩素ガス
と酸素ガスによるプラズマエッチングを行うことは、キ
ャパシタ膜に対する異物の付着の問題およびキャパシタ
膜の汚染の問題があるので好ましくない。またキャパシ
タ膜に対するダメージ（電気的な損傷）の問題もある。
加えて、エッチングガス中の酸素ガスは、エッチング残
渣を発生させやすい。
膜としての窒化チタンと、キャパシタ絶縁膜としての誘
電率のより高い酸化タンタル膜とを積層したキャパシタ
膜を用いて、集積度が向上する中で、より大きなキャパ
シタンスを得るものが提案されている。しかし、この窒
化チタンと酸化タンタルとを積層したキャパシタ膜をパ
ターンニングするのに、従来使用されたと同じマグネト
ロンによるプラズマエッチング装置を使用し、塩素ガス
と酸素ガスによるプラズマエッチングを行うことは、キ
ャパシタ膜に対する異物の付着の問題およびキャパシタ
膜の汚染の問題があるので好ましくない。またキャパシ
タ膜に対するダメージ（電気的な損傷）の問題もある。
加えて、エッチングガス中の酸素ガスは、エッチング残
渣を発生させやすい。
【０００４】また、エッチング残渣を除去するのに従来
使用されたと同じ洗浄液、たとえば、水酸化アンモニウ
ム（ＮＨ４ＯＨ）と過酸過水素（Ｈ２Ｏ２）と水（Ｈ２
Ｏ）からなる洗浄液を使用すると、エッチング残渣を充
分に除去できないという問題もある。
使用されたと同じ洗浄液、たとえば、水酸化アンモニウ
ム（ＮＨ４ＯＨ）と過酸過水素（Ｈ２Ｏ２）と水（Ｈ２
Ｏ）からなる洗浄液を使用すると、エッチング残渣を充
分に除去できないという問題もある。
【０００５】
【発明が解決しようとする課題】この発明は、キャパシ
タ電極膜としての窒化チタンと、キャパシタ絶縁層とし
ての酸化タンタル膜とを積層したキャパシタ膜を有する
キャパシタを備えた半導体メモリデバイスの製造方法で
あって、窒化チタン膜と酸化タンタル膜とを積層したキ
ャパシタ膜に対する有効なエッチング工程を含む改良さ
れた製造方法を提案するものである。
タ電極膜としての窒化チタンと、キャパシタ絶縁層とし
ての酸化タンタル膜とを積層したキャパシタ膜を有する
キャパシタを備えた半導体メモリデバイスの製造方法で
あって、窒化チタン膜と酸化タンタル膜とを積層したキ
ャパシタ膜に対する有効なエッチング工程を含む改良さ
れた製造方法を提案するものである。
【０００６】また、この発明は、キャパシタ電極膜とし
ての窒化チタンと、キャパシタ絶縁層としての酸化タン
タル膜とを積層したキャパシタ膜を有するキャパシタを
備えた半導体メモリデバイスの製造方法であって、窒化
チタン膜と酸化タンタル膜とを積層したキャパシタ膜に
対する有効なエッチング工程を含み、またこのエッチン
グ工程の後にフォトレジスト膜を除去するアッシング工
程を含む改良された製造方法を提案するものである。
ての窒化チタンと、キャパシタ絶縁層としての酸化タン
タル膜とを積層したキャパシタ膜を有するキャパシタを
備えた半導体メモリデバイスの製造方法であって、窒化
チタン膜と酸化タンタル膜とを積層したキャパシタ膜に
対する有効なエッチング工程を含み、またこのエッチン
グ工程の後にフォトレジスト膜を除去するアッシング工
程を含む改良された製造方法を提案するものである。
【０００７】さらに、この発明は、キャパシタ電極膜と
しての窒化チタンと、キャパシタ絶縁層としての酸化タ
ンタル膜とを積層したキャパシタ膜を有するキャパシタ
を備えた半導体メモリデバイスの製造方法であって、窒
化チタン膜と酸化タンタル膜とを積層したキャパシタ膜
に対する有効なエッチング工程を含み、またこのエッチ
ング工程の後にフォトレジスト膜を除去するアッシング
工程を含み、さらにこのアッシング工程の後で、エッチ
ング残渣またはアッチング残渣を除去すること洗浄工程
を含む改良された製造方法を提案するものである。
しての窒化チタンと、キャパシタ絶縁層としての酸化タ
ンタル膜とを積層したキャパシタ膜を有するキャパシタ
を備えた半導体メモリデバイスの製造方法であって、窒
化チタン膜と酸化タンタル膜とを積層したキャパシタ膜
に対する有効なエッチング工程を含み、またこのエッチ
ング工程の後にフォトレジスト膜を除去するアッシング
工程を含み、さらにこのアッシング工程の後で、エッチ
ング残渣またはアッチング残渣を除去すること洗浄工程
を含む改良された製造方法を提案するものである。
【０００８】
【課題を解決するための手段】この発明による半導体メ
モリデバイスの製造方法は、キャパシタを備え、このキ
ャパシタがキャパシタ電極膜としての窒化チタン膜と、
キャパシタ絶縁膜としての酸化タンタル膜とを積層した
キャパシタ膜を有する半導体メモリデバイスの製造方法
であって、前記キャパシタ膜の一部をフォトレジスト膜
で覆った状態で、マイクロ波を利用した電子サイクロト
ロン共鳴プラズマエッチング装置により、前記キャパシ
タ膜をエッチングするエッチング工程を含むことを特徴
とする。このマイクロ波を利用した電子サイクロトロン
共鳴プラズマエッチング装置は低いガス圧力で安定した
プラズマを発生できるため、キャパシタ膜へ異物が付着
する心配が少なく、またプラズマに曝される場所に電極
がないため、電極材料による汚染の心配もなくなり、さ
らにプラズマ密度が高く、イオンエネルギーを低く制御
できるので、ダメージ（電気的な損傷）も小さくしなが
ら、キャパシタ膜をエッチングすることができる。
モリデバイスの製造方法は、キャパシタを備え、このキ
ャパシタがキャパシタ電極膜としての窒化チタン膜と、
キャパシタ絶縁膜としての酸化タンタル膜とを積層した
キャパシタ膜を有する半導体メモリデバイスの製造方法
であって、前記キャパシタ膜の一部をフォトレジスト膜
で覆った状態で、マイクロ波を利用した電子サイクロト
ロン共鳴プラズマエッチング装置により、前記キャパシ
タ膜をエッチングするエッチング工程を含むことを特徴
とする。このマイクロ波を利用した電子サイクロトロン
共鳴プラズマエッチング装置は低いガス圧力で安定した
プラズマを発生できるため、キャパシタ膜へ異物が付着
する心配が少なく、またプラズマに曝される場所に電極
がないため、電極材料による汚染の心配もなくなり、さ
らにプラズマ密度が高く、イオンエネルギーを低く制御
できるので、ダメージ（電気的な損傷）も小さくしなが
ら、キャパシタ膜をエッチングすることができる。
【０００９】また、この発明による半導体メモリデバイ
スの製造方法は、前記エッチング工程において、エッチ
ングガスとして、塩素ガスを単体で使用する。このエッ
チングガスとして、塩素ガスを単体で使用し、窒化チタ
ン表面を酸化させる酸素ガスなどの酸化性ガスを添加し
ないので、よりエッチング残渣を少なくできる。
スの製造方法は、前記エッチング工程において、エッチ
ングガスとして、塩素ガスを単体で使用する。このエッ
チングガスとして、塩素ガスを単体で使用し、窒化チタ
ン表面を酸化させる酸素ガスなどの酸化性ガスを添加し
ないので、よりエッチング残渣を少なくできる。
【００１０】また、この発明による半導体メモリデバイ
スの製造方法は、前記エッチング工程において、エッチ
ングガスとして、塩素ガスに不活性ガスを混合した混合
ガスを使用する。この不活性ガスの混合により、スパッ
タ効果を高め、窒化チタン表面のチタン酸化物および酸
化タンタル膜がエッチングしやすくなり、よりエッチン
グレートを高くできる。前記不活性ガスとしては、アル
ゴンまたはヘリウムを使用する。
スの製造方法は、前記エッチング工程において、エッチ
ングガスとして、塩素ガスに不活性ガスを混合した混合
ガスを使用する。この不活性ガスの混合により、スパッ
タ効果を高め、窒化チタン表面のチタン酸化物および酸
化タンタル膜がエッチングしやすくなり、よりエッチン
グレートを高くできる。前記不活性ガスとしては、アル
ゴンまたはヘリウムを使用する。
【００１１】また、この発明による半導体メモリデバイ
スの製造方法は、前記エッチング工程において、エッチ
ングガスとして、塩素ガスに還元性ガスを混合した混合
ガスを使用する。この還元性ガスの混合により、エッチ
ング中におけるチタン酸化物の生成を抑えることができ
る。前記還元性ガスとしては、水素ガス、塩化ボロンガ
ス、メタンガスまたは窒素ガスを使用する。
スの製造方法は、前記エッチング工程において、エッチ
ングガスとして、塩素ガスに還元性ガスを混合した混合
ガスを使用する。この還元性ガスの混合により、エッチ
ング中におけるチタン酸化物の生成を抑えることができ
る。前記還元性ガスとしては、水素ガス、塩化ボロンガ
ス、メタンガスまたは窒素ガスを使用する。
【００１２】また、この発明による半導体メモリデバイ
スの製造方法は、前記エッチング工程の後に、ガスプラ
ズマを使用して前記フォトレジスト膜の除去を行うアッ
シング工程を含むことを特徴とする。このガスプラズマ
を使用してフォトレジスト膜を除去することにより、効
果的にフォトレジストを除去できる。
スの製造方法は、前記エッチング工程の後に、ガスプラ
ズマを使用して前記フォトレジスト膜の除去を行うアッ
シング工程を含むことを特徴とする。このガスプラズマ
を使用してフォトレジスト膜を除去することにより、効
果的にフォトレジストを除去できる。
【００１３】また、この発明による半導体メモリデバイ
スの製造方法は、前記アッシング工程が、前記電子サイ
クロトロン共鳴エッチング装置に付属したアッシングチ
ャンバ内で行われることを特徴とする。この電子サイク
ロトロン共鳴エッチング装置に付属したアッシングチャ
ンバ内でアッシングを行うことにより、エッチングの後
で、塩素が付着したフォトレジストおよび窒化チタン膜
を大気中の水分に曝すことなく、アッシングできるの
で、残留塩素と水分の反応を防止し、窒化チタンの腐食
を防止でき、併せてポリマー残渣の除去を行うことがで
きる。また、前記アッシング工程は、前記電子サイクロ
トロン共鳴エッチング装置と独立したアッシング装置内
でも行うことができる。
スの製造方法は、前記アッシング工程が、前記電子サイ
クロトロン共鳴エッチング装置に付属したアッシングチ
ャンバ内で行われることを特徴とする。この電子サイク
ロトロン共鳴エッチング装置に付属したアッシングチャ
ンバ内でアッシングを行うことにより、エッチングの後
で、塩素が付着したフォトレジストおよび窒化チタン膜
を大気中の水分に曝すことなく、アッシングできるの
で、残留塩素と水分の反応を防止し、窒化チタンの腐食
を防止でき、併せてポリマー残渣の除去を行うことがで
きる。また、前記アッシング工程は、前記電子サイクロ
トロン共鳴エッチング装置と独立したアッシング装置内
でも行うことができる。
【００１４】また、この発明による半導体メモリデバイ
スの製造方法は、前記アッシング工程において、酸素ガ
スとトリフロロメタンガスとの混合ガスを使用すること
を特徴とする。このトリフロロメタンガスを混合するこ
とにより、アッシングレートを高くすることができる。
また、この発明による半導体メモリデバイスの製造方法
は、前記アッシング工程において、酸素ガスと窒素ガス
との混合ガスを使用することを特徴とする。この窒素ガ
スを混合することによっても、アッシングレートを高く
することができる。
スの製造方法は、前記アッシング工程において、酸素ガ
スとトリフロロメタンガスとの混合ガスを使用すること
を特徴とする。このトリフロロメタンガスを混合するこ
とにより、アッシングレートを高くすることができる。
また、この発明による半導体メモリデバイスの製造方法
は、前記アッシング工程において、酸素ガスと窒素ガス
との混合ガスを使用することを特徴とする。この窒素ガ
スを混合することによっても、アッシングレートを高く
することができる。
【００１５】また、この発明による半導体メモリデバイ
スの製造方法は、前記アッシング工程の後に、分極性の
強い有機溶液を使用した洗浄工程を含み、この洗浄工程
により前記エッチング工程または前記アッシング工程に
て生じた残渣を除去することを特徴とする。この分極性
の強い有機溶液を使用することにより、エッチング残渣
またはアッシング残渣を効果的に除去できる。前記洗浄
工程においては、前記分極性の強い有機溶液と弗化アン
モニウムと水からなる混合液が使用される。また、前記
分極性の強い有機溶液としては、ジメチルスルフォキシ
ドまたはジメチルフォルムアルデヒドが使用されること
を特徴とする。
スの製造方法は、前記アッシング工程の後に、分極性の
強い有機溶液を使用した洗浄工程を含み、この洗浄工程
により前記エッチング工程または前記アッシング工程に
て生じた残渣を除去することを特徴とする。この分極性
の強い有機溶液を使用することにより、エッチング残渣
またはアッシング残渣を効果的に除去できる。前記洗浄
工程においては、前記分極性の強い有機溶液と弗化アン
モニウムと水からなる混合液が使用される。また、前記
分極性の強い有機溶液としては、ジメチルスルフォキシ
ドまたはジメチルフォルムアルデヒドが使用されること
を特徴とする。
【００１６】
【発明の実施の形態】＜半導体メモリデバイスの説明＞
図１は、この発明によって製造される半導体メモリデバ
イスを示す部分断面図である。この半導体メモリデバイ
スは、ダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）であり、一枚の半導体ウエハ内に多数のＤＲＡＭが
作り込まれる。図１のＤＲＡＭは、共通のシリコンなど
の半導体基板１０の上に形成されたメモリセル部分２０
と周辺回路部分５０を備えている。
図１は、この発明によって製造される半導体メモリデバ
イスを示す部分断面図である。この半導体メモリデバイ
スは、ダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）であり、一枚の半導体ウエハ内に多数のＤＲＡＭが
作り込まれる。図１のＤＲＡＭは、共通のシリコンなど
の半導体基板１０の上に形成されたメモリセル部分２０
と周辺回路部分５０を備えている。
【００１７】半導体基板１０の表面部分には、メモリセ
ル部分２０の複数のアクセストランジスタ２１が形成さ
れており、また周辺回路部分５０の複数のスイッチング
トランジスタ５１が形成されている。これらのトランジ
スタ２１、５１の間には、分離層１１が配置されてい
る。
ル部分２０の複数のアクセストランジスタ２１が形成さ
れており、また周辺回路部分５０の複数のスイッチング
トランジスタ５１が形成されている。これらのトランジ
スタ２１、５１の間には、分離層１１が配置されてい
る。
【００１８】メモリセル部分２０のアクセストランジス
タ２１はそれぞれ薄いゲート絶縁膜の上にゲート電極２
２を有し、またこのゲート電極２２の両脇にソース領域
２３、ドレイン領域２４を持っている。周辺回路部分５
０のスイッチングトランジスタ５１は、同様に薄いゲー
ト絶縁膜の上にゲート電極５２を有し、このゲート電極
５２の両脇にソース領域５３、ドレイン領域５４を持っ
ている。これらのトランジスタ２１、５１は、シリコン
酸化膜（ＳｉＯ２）などの第１層間膜１２で覆われてお
り、この第１層間膜１２上には、同じくシリコン酸化膜
（ＳｉＯ２）などの第２、第３、第４層間膜１３、１
４、１５が形成されている。
タ２１はそれぞれ薄いゲート絶縁膜の上にゲート電極２
２を有し、またこのゲート電極２２の両脇にソース領域
２３、ドレイン領域２４を持っている。周辺回路部分５
０のスイッチングトランジスタ５１は、同様に薄いゲー
ト絶縁膜の上にゲート電極５２を有し、このゲート電極
５２の両脇にソース領域５３、ドレイン領域５４を持っ
ている。これらのトランジスタ２１、５１は、シリコン
酸化膜（ＳｉＯ２）などの第１層間膜１２で覆われてお
り、この第１層間膜１２上には、同じくシリコン酸化膜
（ＳｉＯ２）などの第２、第３、第４層間膜１３、１
４、１５が形成されている。
【００１９】メモリセル部分２０の第１層間膜１２には
複数の導電プラグ２５が配置されている。アクセストラ
ンジスタ２１のドレイン領域２４にコンタクトする導電
プラグ２５の上には、第２層間膜１３を貫通する導電プ
ラグ２６が配置され、この導電プラグ２５、２６を介し
てキャパシタ３０に接続されている。
複数の導電プラグ２５が配置されている。アクセストラ
ンジスタ２１のドレイン領域２４にコンタクトする導電
プラグ２５の上には、第２層間膜１３を貫通する導電プ
ラグ２６が配置され、この導電プラグ２５、２６を介し
てキャパシタ３０に接続されている。
【００２０】キャパシタ３０は、第３、第４層間膜１
４、１５に跨るように形成された筒型凹部３１を利用し
て形成されている。筒型凹部３１の内周面には、キャパ
シタ下部電極３２が形成されており、このキャパシタ下
部電極３２の上にキャパシタ膜３３が形成されている。
キャパシタ膜３３は、キャパシタ上部電極としての窒化
チタン（ＴｉＮ）膜３４と、キャパシタ絶縁膜としての
酸化タンタル（Ｔａ２Ｏ ５）膜３５とを積層した積層膜
である。キャパシタ膜３３は、キャパシタ下部電極３２
と窒化チタン膜３４との間に、酸化タンタル膜３５が挟
まれるようにして、キャパシタ下部電極３２上に形成さ
れている。
４、１５に跨るように形成された筒型凹部３１を利用し
て形成されている。筒型凹部３１の内周面には、キャパ
シタ下部電極３２が形成されており、このキャパシタ下
部電極３２の上にキャパシタ膜３３が形成されている。
キャパシタ膜３３は、キャパシタ上部電極としての窒化
チタン（ＴｉＮ）膜３４と、キャパシタ絶縁膜としての
酸化タンタル（Ｔａ２Ｏ ５）膜３５とを積層した積層膜
である。キャパシタ膜３３は、キャパシタ下部電極３２
と窒化チタン膜３４との間に、酸化タンタル膜３５が挟
まれるようにして、キャパシタ下部電極３２上に形成さ
れている。
【００２１】周辺回路部分５０上の第１層間膜１２に
は、導電プラグ５５が配置され、また第２、第３、第４
層間膜１３、１４、１５には導電プラグ５６が配置さ
れ、スイッチングトランジスタ５１のソース領域５３、
ドレイン領域５４はこれらの導電プラグ５５、５６を介
して、第４層間膜１５上の配線層５７に接続されてい
る。第４層間膜１５上には、絶縁膜１６が配置され、こ
の絶縁膜１６上の配線層５８が導電プラグ５９を介して
配線層５７に接続されている。
は、導電プラグ５５が配置され、また第２、第３、第４
層間膜１３、１４、１５には導電プラグ５６が配置さ
れ、スイッチングトランジスタ５１のソース領域５３、
ドレイン領域５４はこれらの導電プラグ５５、５６を介
して、第４層間膜１５上の配線層５７に接続されてい
る。第４層間膜１５上には、絶縁膜１６が配置され、こ
の絶縁膜１６上の配線層５８が導電プラグ５９を介して
配線層５７に接続されている。
【００２２】＜キャパシタ膜のエッチング工程の説明＞
実施の形態１．図１に示すダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）の製造プロセスには、キャパシタ
膜３３をパターニングするエッチング工程が含まれる。
図２は、このエッチング工程におけるダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）の状態を示す部分断面
図である。
スメモリ（ＤＲＡＭ）の製造プロセスには、キャパシタ
膜３３をパターニングするエッチング工程が含まれる。
図２は、このエッチング工程におけるダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）の状態を示す部分断面
図である。
【００２３】図２は、第３、第４層間膜１４、１５に筒
型凹部３１を形成した後、この筒型凹部３１の内周面の
キャパシタ下部電極３２を形成し、その上に、キャパシ
タ膜３３を形成し、このキャパシタ膜３３のキャパシタ
部分を覆うように、フォトレジスト膜６０を形成した状
態を示す。キャパシタ膜３３はキャパシタ下部電極３２
の上だけでなく、第４層間膜１５の上面をも覆うよう
に、全面に被着されており、フォトレジスト膜６０は、
このキャパシタ膜３３をキャパシタ部分だけに残すた
め、キャパシタ部分だけを覆うように、パターニングさ
れている。
型凹部３１を形成した後、この筒型凹部３１の内周面の
キャパシタ下部電極３２を形成し、その上に、キャパシ
タ膜３３を形成し、このキャパシタ膜３３のキャパシタ
部分を覆うように、フォトレジスト膜６０を形成した状
態を示す。キャパシタ膜３３はキャパシタ下部電極３２
の上だけでなく、第４層間膜１５の上面をも覆うよう
に、全面に被着されており、フォトレジスト膜６０は、
このキャパシタ膜３３をキャパシタ部分だけに残すた
め、キャパシタ部分だけを覆うように、パターニングさ
れている。
【００２４】図２の状態で、ウエハはマイクロ波を利用
した電子サイクロトロン共鳴（ＥＣＲ）プラズマエッチ
ング装置のエッチングチャンバに入れられ、エッチング
工程が実施される。このエッチング工程では、塩素（Ｃ
ｌ２）ガスが単体で使用され、窒化チタン（ＴｉＮ）膜
３４の表面を酸化させる酸素（Ｏ２）ガスは添加されな
い。
した電子サイクロトロン共鳴（ＥＣＲ）プラズマエッチ
ング装置のエッチングチャンバに入れられ、エッチング
工程が実施される。このエッチング工程では、塩素（Ｃ
ｌ２）ガスが単体で使用され、窒化チタン（ＴｉＮ）膜
３４の表面を酸化させる酸素（Ｏ２）ガスは添加されな
い。
【００２５】このエッチング工程の条件は次の通りであ
る。 塩素（Ｃｌ２）ガス流量：５０〜１７０ｓｃｃｍ（スタ
ンダードｃｃ／ｍｉｎ） マイクロ波パワー：３００〜１２００Ｗ バイアスパワー：８０〜２００Ｗ エッチングチャンバ内のガス圧力：０．２〜０．６Ｐａ エッチングステージの温度：−１０℃ この条件で、窒化チタン（ＴｉＮ）膜３４に対するエッ
チングレートは３００〜１０００ｎｍ／ｍｉｎとなり、
また酸化タンタル（Ｔａ２Ｏ５）膜３５に対するエッチ
ングレートは５０〜１５０ｎｍ／ｍｉｎとなり、とも
に、高いエッチングレートで、精度よくエッチングを行
うことができた。
る。 塩素（Ｃｌ２）ガス流量：５０〜１７０ｓｃｃｍ（スタ
ンダードｃｃ／ｍｉｎ） マイクロ波パワー：３００〜１２００Ｗ バイアスパワー：８０〜２００Ｗ エッチングチャンバ内のガス圧力：０．２〜０．６Ｐａ エッチングステージの温度：−１０℃ この条件で、窒化チタン（ＴｉＮ）膜３４に対するエッ
チングレートは３００〜１０００ｎｍ／ｍｉｎとなり、
また酸化タンタル（Ｔａ２Ｏ５）膜３５に対するエッチ
ングレートは５０〜１５０ｎｍ／ｍｉｎとなり、とも
に、高いエッチングレートで、精度よくエッチングを行
うことができた。
【００２６】実施の形態１におけるエッチング工程の中
心条件は次の通りである。 塩素（Ｃｌ２）ガス流量：１２０ｓｃｃｍ（スタンダー
ドｃｃ／ｍｉｎ） マイクロ波パワー：７５０Ｗ バイアスパワー：１４０Ｗ エッチングチャンバ内のガス圧力：０．４Ｐａ エッチングステージの温度：−１０℃ この中心条件で、窒化チタン（ＴｉＮ）膜３４に対する
エッチングレートは７５０ｎｍ／ｍｉｎとなり、また酸
化タンタル（Ｔａ２Ｏ５）膜３５に対するエッチングレ
ートは１００ｎｍ／ｍｉｎとなり、ともに、高いエッチ
ングレートで、精度よくエッチングを行うことができ
た。
心条件は次の通りである。 塩素（Ｃｌ２）ガス流量：１２０ｓｃｃｍ（スタンダー
ドｃｃ／ｍｉｎ） マイクロ波パワー：７５０Ｗ バイアスパワー：１４０Ｗ エッチングチャンバ内のガス圧力：０．４Ｐａ エッチングステージの温度：−１０℃ この中心条件で、窒化チタン（ＴｉＮ）膜３４に対する
エッチングレートは７５０ｎｍ／ｍｉｎとなり、また酸
化タンタル（Ｔａ２Ｏ５）膜３５に対するエッチングレ
ートは１００ｎｍ／ｍｉｎとなり、ともに、高いエッチ
ングレートで、精度よくエッチングを行うことができ
た。
【００２７】電子サイクロトロン（ＥＣＲ）プラズマエ
ッチング装置では、マグネトロンを用いたプラズマエッ
チング装置に比べて、低いガス圧力で安定したプラズマ
を発生できるので、キャパシタ膜３３に対して異物の付
着する心配が少なく、またプラズマに曝される場所にプ
ラズマ生成用電極がないため、その電極材料によってキ
ャパシタ膜３３が汚染される心配もない。また、プラズ
マ密度が高く、イオンエネルギーを低く制御できるた
め、ウエハに対するダメージ（電気的な損傷）も小さく
できる。これらの異物の付着、汚染、ダメージは特にキ
ャパシタを増加するためにキャパシタ絶縁膜としての酸
化タンタル膜３５を薄くする必要のあるキャパシタ膜３
３に対して、最適のエッチングを行うことができる。
ッチング装置では、マグネトロンを用いたプラズマエッ
チング装置に比べて、低いガス圧力で安定したプラズマ
を発生できるので、キャパシタ膜３３に対して異物の付
着する心配が少なく、またプラズマに曝される場所にプ
ラズマ生成用電極がないため、その電極材料によってキ
ャパシタ膜３３が汚染される心配もない。また、プラズ
マ密度が高く、イオンエネルギーを低く制御できるた
め、ウエハに対するダメージ（電気的な損傷）も小さく
できる。これらの異物の付着、汚染、ダメージは特にキ
ャパシタを増加するためにキャパシタ絶縁膜としての酸
化タンタル膜３５を薄くする必要のあるキャパシタ膜３
３に対して、最適のエッチングを行うことができる。
【００２８】図３はエッチング工程終了後のＤＲＡＭの
状態を示す部分断面図である。キャパシタ膜３３は、メ
モリセル部分２０の上にのみ残され、第４層間膜１５上
では、不必要なキャパシタ膜３３が除去されている。
状態を示す部分断面図である。キャパシタ膜３３は、メ
モリセル部分２０の上にのみ残され、第４層間膜１５上
では、不必要なキャパシタ膜３３が除去されている。
【００２９】実施の形態２．実施の形態１では、塩素
（Ｃｌ２）ガスを単体で使用したが、実施の形態２で
は、塩素（Ｃｌ２）ガスにアルゴン（Ａｒ）ガス、ヘリ
ウム（Ｈｅ）などの不活性ガスが混合された。この不活
性ガスの混合割合は、塩素（Ｃｌ２）ガスの流量に対
し、その２０〜５００％とされる。その他の条件は実施
の形態１と同じである。この不活性ガスを混合すること
により、プラズマの安定性が向上し、またスパッタ効果
を強めて、窒化チタン（ＴｉＮ）膜表面上のチタン酸化
物および酸化タンタル（Ｔａ２Ｏ５）膜のエッチングが
促進される。
（Ｃｌ２）ガスを単体で使用したが、実施の形態２で
は、塩素（Ｃｌ２）ガスにアルゴン（Ａｒ）ガス、ヘリ
ウム（Ｈｅ）などの不活性ガスが混合された。この不活
性ガスの混合割合は、塩素（Ｃｌ２）ガスの流量に対
し、その２０〜５００％とされる。その他の条件は実施
の形態１と同じである。この不活性ガスを混合すること
により、プラズマの安定性が向上し、またスパッタ効果
を強めて、窒化チタン（ＴｉＮ）膜表面上のチタン酸化
物および酸化タンタル（Ｔａ２Ｏ５）膜のエッチングが
促進される。
【００３０】実施の形態３．実施の形態１では、塩素
（Ｃｌ２）ガスを単体で使用したが、実施の形態３で
は、塩素（Ｃｌ２）ガスに水素（Ｈ２）ガス、塩化ボロ
ン（ＢＣｌ３）ガス、メタン（ＣＨ４）ガス、窒素（Ｎ
２）ガスなどの還元性ガスが混合された。混合割合は、
塩素（Ｃｌ２）ガスの流量に対し、５〜１００％とされ
る。その他の条件は実施の形態１と同じである。この還
元性ガスを混合することにより、エッチング中における
チタン酸化物の生成を抑制することができる。
（Ｃｌ２）ガスを単体で使用したが、実施の形態３で
は、塩素（Ｃｌ２）ガスに水素（Ｈ２）ガス、塩化ボロ
ン（ＢＣｌ３）ガス、メタン（ＣＨ４）ガス、窒素（Ｎ
２）ガスなどの還元性ガスが混合された。混合割合は、
塩素（Ｃｌ２）ガスの流量に対し、５〜１００％とされ
る。その他の条件は実施の形態１と同じである。この還
元性ガスを混合することにより、エッチング中における
チタン酸化物の生成を抑制することができる。
【００３１】＜エッチング工程に続くアッシング工程の
説明＞ 実施の形態４．エッチング工程に続き、フォトレジスト
膜６０を除去するアッシング工程が実施される。実施の
形態４では、電子サイクロトロン共鳴（ＥＣＲ）プラズ
マエッチング装置と独立した専用のアッシング装置内で
アッシング工程が実行される。このアッシング装置は、
マグネトロンを利用したガスプラズマを発生させる装置
であり、低ダメージを目的としたダウンフロータイプで
ある。このアッシング工程は、酸素（Ｏ２）ガスに、ト
リフロロメタン（ＣＨＦ３）ガスまたは窒素（Ｎ ２）ガ
スを混合した混合ガスが使用され、この混合ガスのプラ
ズマによってフォトレジスト膜６０が除去される。
説明＞ 実施の形態４．エッチング工程に続き、フォトレジスト
膜６０を除去するアッシング工程が実施される。実施の
形態４では、電子サイクロトロン共鳴（ＥＣＲ）プラズ
マエッチング装置と独立した専用のアッシング装置内で
アッシング工程が実行される。このアッシング装置は、
マグネトロンを利用したガスプラズマを発生させる装置
であり、低ダメージを目的としたダウンフロータイプで
ある。このアッシング工程は、酸素（Ｏ２）ガスに、ト
リフロロメタン（ＣＨＦ３）ガスまたは窒素（Ｎ ２）ガ
スを混合した混合ガスが使用され、この混合ガスのプラ
ズマによってフォトレジスト膜６０が除去される。
【００３２】実施の形態４のアッシング条件は次の通り
である。 酸素（Ｏ２）ガス流量：５００〜１５００ｓｃｃｍ（ス
タンダードｃｃ／ｍｉｎ） 混合ガスの割合：酸素ガス流量に対し、１〜５０％ マイクロ波パワー：５００〜２０００Ｗ アッシング装置内のガス圧力：５０〜２００Ｐａ アッシング装置内のアッシングステージの温度：２０〜
８０℃ この条件により、フォトレジスト膜６０に対するアッシ
ングレートは７００〜４０００ｎｍ／ｍｉｎが得られ
た。
である。 酸素（Ｏ２）ガス流量：５００〜１５００ｓｃｃｍ（ス
タンダードｃｃ／ｍｉｎ） 混合ガスの割合：酸素ガス流量に対し、１〜５０％ マイクロ波パワー：５００〜２０００Ｗ アッシング装置内のガス圧力：５０〜２００Ｐａ アッシング装置内のアッシングステージの温度：２０〜
８０℃ この条件により、フォトレジスト膜６０に対するアッシ
ングレートは７００〜４０００ｎｍ／ｍｉｎが得られ
た。
【００３３】実施の形態４のアッシング条件について、
その中心条件は、次の通りである。 酸素（Ｏ２）ガス流量：８００ｓｃｃｍ トリフロロメタン（ＣＨＦ３）ガス流量：２０ｓｃｃｍ マイクロ波パワー：１０００Ｗ アッシングチャンバ内ガス圧力：１００Ｐａ アッシングチャンバ内のアッシングステージの温度：２
０〜４０℃ この中心条件において、フォトレジストアッシングレー
トは１５００ｎｍ／ｍｉｎが得られた。
その中心条件は、次の通りである。 酸素（Ｏ２）ガス流量：８００ｓｃｃｍ トリフロロメタン（ＣＨＦ３）ガス流量：２０ｓｃｃｍ マイクロ波パワー：１０００Ｗ アッシングチャンバ内ガス圧力：１００Ｐａ アッシングチャンバ内のアッシングステージの温度：２
０〜４０℃ この中心条件において、フォトレジストアッシングレー
トは１５００ｎｍ／ｍｉｎが得られた。
【００３４】実施の形態４のアッシング工程は、特に酸
素ガスにトリフロロメタンガスまたは窒素ガスを混合し
たものであり、この混合ガスによってアッシングレート
を高くしながら効率的にフォトレジスト膜６０の除去を
行うことができ、併せてポリマー残渣を除去できる。
素ガスにトリフロロメタンガスまたは窒素ガスを混合し
たものであり、この混合ガスによってアッシングレート
を高くしながら効率的にフォトレジスト膜６０の除去を
行うことができ、併せてポリマー残渣を除去できる。
【００３５】実施の形態５．この実施の形態５はフォト
レジスト６０を除去するアッシング工程を、実施の形態
１、２、３で使用した電子サイクロトロン共鳴（ＥＣ
Ｒ）プラズマエッチング装置内に付属したアッシングチ
ャンバ内で実行する方法である。このアッシングチャン
バは、電子サイクロトロン共鳴（ＥＣＲ）プラズマエッ
チング装置内に組み込まれて構成され、エッチング工程
が完了したウエハを大気に曝すことなく、アッシングチ
ャンバに移すことができるようになっている。アッシン
グチャンバのその他の構成は、実施の形態４で使用した
専用のアッシング装置と同じである。
レジスト６０を除去するアッシング工程を、実施の形態
１、２、３で使用した電子サイクロトロン共鳴（ＥＣ
Ｒ）プラズマエッチング装置内に付属したアッシングチ
ャンバ内で実行する方法である。このアッシングチャン
バは、電子サイクロトロン共鳴（ＥＣＲ）プラズマエッ
チング装置内に組み込まれて構成され、エッチング工程
が完了したウエハを大気に曝すことなく、アッシングチ
ャンバに移すことができるようになっている。アッシン
グチャンバのその他の構成は、実施の形態４で使用した
専用のアッシング装置と同じである。
【００３６】この実施の形態５においても、アッシング
工程の条件およびその中心条件は実施の形態４で説明し
たのと同じ条件に設定され、特に酸素ガスにトリフロロ
メタンガスまたは窒素ガスを混合した混合ガスのプラズ
マによってフォトレジスト膜６０を高いレートで除去す
ることができる。加えてこの実施の形態５では、エッチ
ング工程が完了したウエハを大気に曝すことなく、アッ
シングチャンバに移し、アッシング工程をその場におい
て（Ｉｎｓｉｔｕ）実行することができるので、ウエハ
に大気中の水分が付着して反応することによる窒化チタ
ン（ＴｉＮ）の腐食を防止でき、併せてポリマー残渣を
除去できる。
工程の条件およびその中心条件は実施の形態４で説明し
たのと同じ条件に設定され、特に酸素ガスにトリフロロ
メタンガスまたは窒素ガスを混合した混合ガスのプラズ
マによってフォトレジスト膜６０を高いレートで除去す
ることができる。加えてこの実施の形態５では、エッチ
ング工程が完了したウエハを大気に曝すことなく、アッ
シングチャンバに移し、アッシング工程をその場におい
て（Ｉｎｓｉｔｕ）実行することができるので、ウエハ
に大気中の水分が付着して反応することによる窒化チタ
ン（ＴｉＮ）の腐食を防止でき、併せてポリマー残渣を
除去できる。
【００３７】＜アッシング工程に続く洗浄工程の説明＞
実施の形態６．アッシング工程の完了後には、図４に示
すように、フォトレジスト６０の側面などに堆積したエ
ッチング残渣またはアッシング残渣であるポリマーが倒
れ、キャパシタ上部電極（窒化チタン膜）３４または第
４層間膜１５の上に残渣６２が残る。この実施の形態６
はこの残渣６２を洗浄して残渣のない清浄な状態にする
工程である。
すように、フォトレジスト６０の側面などに堆積したエ
ッチング残渣またはアッシング残渣であるポリマーが倒
れ、キャパシタ上部電極（窒化チタン膜）３４または第
４層間膜１５の上に残渣６２が残る。この実施の形態６
はこの残渣６２を洗浄して残渣のない清浄な状態にする
工程である。
【００３８】この実施の形態６では、分極性の強い有機
溶液と、弗化アンモニウム（ＮＨ４Ｆ）と、水（Ｈ
２Ｏ）からなる洗浄液（ウエット洗浄液）が使用され
る。分極性の強い有機溶液としては、ジメチルスルフォ
キシド：（ＣＨ３）２Ｓ＝Ｏまたはジメチルフォルムア
ミド：（ＣＨ３）２ＮＣＯＨが使用され、エッチング残
渣、アッシング残渣が効果的に除去される。なお、ウエ
ット洗浄の方法として、複数のウエハを一度に洗浄液に
浸漬させるディップ式洗浄もあるが、ウエハ毎に洗浄液
をスプレーで吹きかける枚葉式スプレー洗浄も使用でき
る。
溶液と、弗化アンモニウム（ＮＨ４Ｆ）と、水（Ｈ
２Ｏ）からなる洗浄液（ウエット洗浄液）が使用され
る。分極性の強い有機溶液としては、ジメチルスルフォ
キシド：（ＣＨ３）２Ｓ＝Ｏまたはジメチルフォルムア
ミド：（ＣＨ３）２ＮＣＯＨが使用され、エッチング残
渣、アッシング残渣が効果的に除去される。なお、ウエ
ット洗浄の方法として、複数のウエハを一度に洗浄液に
浸漬させるディップ式洗浄もあるが、ウエハ毎に洗浄液
をスプレーで吹きかける枚葉式スプレー洗浄も使用でき
る。
【００３９】
【発明の効果】以上のようにこの発明は、電子サイクロ
トロン（ＥＣＲ）プラズマエッチング装置を使用して、
キャパシタ電極膜として窒化チタン膜とキャパシタ絶縁
膜としての酸化タンタル膜とを積層したキャパシタ膜を
エッチングするものであり、キャパシタ膜に対する異物
の付着、汚染およびダメージを少なくしながら、キャパ
シタ膜をエッチングできる効果がある。
トロン（ＥＣＲ）プラズマエッチング装置を使用して、
キャパシタ電極膜として窒化チタン膜とキャパシタ絶縁
膜としての酸化タンタル膜とを積層したキャパシタ膜を
エッチングするものであり、キャパシタ膜に対する異物
の付着、汚染およびダメージを少なくしながら、キャパ
シタ膜をエッチングできる効果がある。
【００４０】またエッチング工程後のプラズマを使用し
てフォトレジスト膜の除去を行うアッシング工程を行う
ものでは、フォトレジスト膜を効果的に除去でき、また
このアッシング工程後に、分極性の強い有機溶剤を使用
した洗浄工程を行うものでは、エッチング残渣、アッシ
ング残渣を効果的除去できる。
てフォトレジスト膜の除去を行うアッシング工程を行う
ものでは、フォトレジスト膜を効果的に除去でき、また
このアッシング工程後に、分極性の強い有機溶剤を使用
した洗浄工程を行うものでは、エッチング残渣、アッシ
ング残渣を効果的除去できる。
【図１】 この発明により製造される半導体メモリデバ
イスの一例を示す部分断面図。
イスの一例を示す部分断面図。
【図２】 この発明による半導体メモリデバイスのキャ
パシタ膜に対するエッチング工程の状態を示す部分断面
図。
パシタ膜に対するエッチング工程の状態を示す部分断面
図。
【図３】 この発明による半導体メモリデバイスのキャ
パシタ膜に対するエッチング工程完了状態を示す部分断
面図。
パシタ膜に対するエッチング工程完了状態を示す部分断
面図。
【図４】 この発明による半導体メモリデバイスのキャ
パシタ膜に対するエッチング工程後のアッシング工程完
了状態を示す部分断面図。
パシタ膜に対するエッチング工程後のアッシング工程完
了状態を示す部分断面図。
【図５】 この発明による半導体メモリデバイスのキャ
パシタ膜に対するエッチング工程、アッシング工程後の
洗浄工程完了状態を示す部分断面図。
パシタ膜に対するエッチング工程、アッシング工程後の
洗浄工程完了状態を示す部分断面図。
１０ 半導体基板 ２０ メモリセル
部分 ２１ アクセストランジスタ ３０ キャパシタ ３３ キャパシタ膜 ３４ 窒化チタン
膜 ３５ 酸化タンタル膜 ６０ フォトレジスト膜 ６２ 残渣
部分 ２１ アクセストランジスタ ３０ キャパシタ ３３ キャパシタ膜 ３４ 窒化チタン
膜 ３５ 酸化タンタル膜 ６０ フォトレジスト膜 ６２ 残渣
Claims (14)
- 【請求項１】 キャパシタを備え、このキャパシタがキ
ャパシタ電極膜としての窒化チタン膜と、キャパシタ絶
縁膜としての酸化タンタル膜とを積層したキャパシタ膜
を有する半導体メモリデバイスの製造方法であって、前
記キャパシタ膜の一部をホトレジスト膜で覆った状態
で、マイクロ波を利用した電子サイクロトロン共鳴プラ
ズマエッチング装置により、前記キャパシタ膜をエッチ
ングするエッチング工程を含むことを特徴とする半導体
メモリデバイスの製造方法。 - 【請求項２】 前記エッチング工程において、エッチン
グガスとして、塩素ガスを単体で使用する請求項１記載
の半導体メモリデバイスの製造方法。 - 【請求項３】 前記エッチング工程において、エッチン
グガスとして、塩素ガスに不活性ガスを混合した混合ガ
スを使用する請求項１記載の半導体メモリデバイスの製
造方法。 - 【請求項４】 前記不活性ガスとして、アルゴンまたは
ヘリウムを使用する請求項３記載の半導体メモリデバイ
スの製造方法。 - 【請求項５】 前記エッチング工程において、エッチン
グガスとして、塩素ガスに還元性ガスを混合した混合ガ
スを使用する請求項１記載の半導体メモリデバイスの製
造方法。 - 【請求項６】 前記還元性ガスとして、水素ガス、塩化
ボロンガス、メタンガスまたは窒素ガスを使用する請求
項５記載の半導体メモリデバイスの製造方法。 - 【請求項７】 前記エッチング工程の後に、プラズマを
使用して前記ホトレジスト膜の除去を行うアッシング工
程を含むことを特徴とする請求項１記載の半導体メモリ
デバイスの製造方法。 - 【請求項８】 前記アッシング工程が前記電子サイクロ
トロン共鳴エッチング装置に付属したアッシングチャン
バ内で行われることを特徴とする請求項７記載の半導体
メモリデバイスの製造方法。 - 【請求項９】 前記アッシング工程が前記電子サイクロ
トロン共鳴エッチング装置と独立したアッシング装置内
で行われることを特徴とする請求項７記載の半導体メモ
リデバイスの製造方法。 - 【請求項１０】 前記アッシング工程において、酸素ガ
スとトリフロロメタンガスとの混合ガスを使用すること
を特徴とする請求項７ないし９のいずれか１項記載の半
導体メモリデバイスの製造方法。 - 【請求項１１】 前記アッシング工程において、酸素ガ
スと窒素ガスとの混合ガスを使用することを特徴とする
請求項７ないし９のいずれか１項記載の半導体メモリデ
バイスの製造方法。 - 【請求項１２】 前記アッシング工程の後に、分極性の
強い有機溶液を使用した洗浄工程を含み、この洗浄工程
により前記エッチング工程または前記アッシング工程に
て生じた残渣を除去することを特徴とする請求項７記載
の半導体メモリデバイスの製造方法。 - 【請求項１３】 前記洗浄工程において、前記分極性の
強い有機溶液と弗化アンモニウムと水からなる混合液が
使用されることを特徴とする請求項１２記載の半導体メ
モリデバイスの製造方法。 - 【請求項１４】 前記分極性の強い有機溶液として、ジ
メチルスルフォキシドまたはジメチルフォルムアミドが
使用されることを特徴とする請求項１２または１３記載
の半導体メモリデバイスの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002138899A JP2003332465A (ja) | 2002-05-14 | 2002-05-14 | 半導体メモリデバイスの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002138899A JP2003332465A (ja) | 2002-05-14 | 2002-05-14 | 半導体メモリデバイスの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003332465A true JP2003332465A (ja) | 2003-11-21 |
Family
ID=29700225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002138899A Pending JP2003332465A (ja) | 2002-05-14 | 2002-05-14 | 半導体メモリデバイスの製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP2003332465A (ja) |
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| WO2009084194A1 (en) * | 2007-12-28 | 2009-07-09 | Tokyo Electron Limited | Etching method for metal film and metal oxide film, and manufacturing method for semiconductor device |
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-
2002
- 2002-05-14 JP JP2002138899A patent/JP2003332465A/ja active Pending
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| A977 | Report on retrieval |
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