KR20000002486A - 반도체 메모리 장치의 커패시터 제조 방법 - Google Patents
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Abstract
본 발명은 스토리지 전극 간의 브리지를 방지하고, 공정 단계를 줄일 수 있는 반도체 메모리 장치의 커패시터 형성 방법은, 포토레지스트 패턴을 마스크로 사용하여 절연층의 표면이 노출될 때까지 상기 도전막을 식각함으로써 스토리지 전극이 형성된다. 스토리지 전극 양측의 절연층의 일부를 적어도 카본을 포함하는 식각 가스로 플라즈마 식각하여 식각시 발생된 폴리머(polymer)와 카본으로 절연층을 오염시킨다. 이와 같은 반도체 메모리 장치의 커패시터 제조 방법에 의해서, 스토리지 전극 하부의 절연층을 플라즈마 식각하여 절연층을 카본이나 폴리머로 오염시킴으로써, 절연층 상에 HSG막의 성장을 억제하여 스토리지 전극간의 브리지를 방지할 수 있고, 절연층 상의 HSG막 입자들에 의한 반도체 기판의 오염을 막을 수 있으며, 절연층 상에 형성된 HSG막 입자들을 제거하기 위한 세정 공정들을 스킵(skip)할 수 있으며 따라서, 공정 단계를 줄일 수 있다.
Description
본 발명은 반도체 메모리 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 반도체 메모리 장치의 커패시터 제조 방법에 관한 것이다.
반도체의 제조 공정에 있어서 고집적화에 따라 커패시터의 용량 증가를 위해서 고유전 물질을 사용하거나 커패시터의 표면적을 넓히려는 노력들이 많이 이루어지고 있다.
특히, 커패시터의 표면적을 넓히는 문제는 반구형의 그레인(이하 HSG: hemi-spherical grain)을 형성함으로써 스토리지 전극의 정전 용량을 향상시켜 왔다.
도 1a 및 도 1b는 종래의 반도체 메모리 장치의 커패시터 제조 방법의 공정들을 순차적으로 보여주는 흐름도이다.
도 1a를 참조하면, 반도체 기판(10) 상에 절연층(14)이 형성된다. 상기 절연층(14)은 BPSG막(12)과 HTO(high temperature oxidation)막(13)의 적층 구조를 갖는다. 상기 HTO막(13)은 1500Å의 두께로 형성된다.
콘택홀 형성용 마스크를 사용하여 상기 반도체 기판(10)의 표면이 노출될 때까지 상기 절연층(14)이 식각되어 콘택홀(15)이 형성된다. 상기 콘택홀(15)을 포함하여 상기 절연층(14) 상에 도전막(16)이 형성된다. 상기 도전막(16)은 폴리실리콘이다.
스토리지 전극 형성용 포토레지스트 패턴(18)을 마스크로 사용하여 상기 절연층(14)의 표면이 노출될 때까지 상기 도전막(16)이 식각되어 스토리지 전극(16)이 형성된다. 상기 스토리지 전극(16) 형성을 위한 식각 과정에서 폴리실리콘이 양측의 상기 절연층(14)에 선택적 손실(selective loss)이 발생된다.
상기 포토레지스트 패턴(18)이 제거된 후, 상기 스토리지 전극(16) 상에 도 1b에 도시된 바와 같이, HSG막(20)이 형성된다. 상기 HSG막(20)은 스토리지 전극의 표면적의 극대화시켜 정전 용량을 향상시키기 위한 막이다.
그러나, 상기 HSG막(20) 형성시 스토리지 전극(16)이 아닌 하부 다른 막질 즉, 절연층(14)에 국부적으로 HSG막(22)이 성장함으로써 스토리지 전극(16)과 스토리지 전극(16) 간에 브리지(bridge)가 발생된다.
그리고나서, 상기 하부 막질에 국부적으로 성장된 HSG막(22)을 제거하기 위해 여러 세정 공정들을 진행하게 된다. 상기 후속 세정 공정시 상기 하부 막질이 소모되어 그 위에 성장된 상기 HSG막(22)도 떨어지게 된다. 세정 공정에서 이렇게 떨어진 HSG막(22)의 그레인(grain) 입자는 막질이 형성되지 않은 실리콘 기판에 안착되어 더 많은 칩에 손상을 주게 되는 문제점이 발생된다.
따라서, 이러한 문제점들은 반도체 생산에 치명적인 손상을 주며 수율의 저하를 가져오게 된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 스토리지 전극 양측의 절연층 상에 HSG막이 성장하는 것을 방지하여 스토리지 전극간의 브리지를 막을 수 있고, 절연층 상의 HSG막 입자를 제거하기 위한 세정 공정시 떨어진 그레인 입자로부터의 반도체 기판이 오염되는 것을 피할 수 있는 반도체 메모리 장치의 커패시터 제조 방법을 제공함에 그 목적이 있다.
도 1a 및 도 1b는 종래의 반도체 메모리 장치의 커패시터 제조 방법의 공정들을 순차적으로 보여주는 흐름도;
도 2a 및 도 2b는 본 발명의 실시예에 따른 반도체 메모리 장치의 커패시터 제조 방법의 공정들을 순차적으로 보여주는 흐름도.
* 도면의 주요 부분에 대한 부호의 설명
10, 100 : 반도체 기판 14, 104 : 절연층
15, 105 : 콘택홀 16, 106 : 스토리지 전극
18, 108 : 포토레지스트 패턴 20, 22, 112 : HSG막
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 메모리 장치의 커패시터 제조 방법은, 반도체 기판 상에 절연층을 형성하는 단계와; 콘택홀 형성용 마스크를 사용하여 상기 반도체 기판의 표면이 노출될 때까지 상기 절연층을 식각하여 콘택홀을 형성하는 단계와; 상기 콘택홀을 포함하여 상기 절연층 상에 도전막을 형성하는 단계와; 상기 도전막 상에 스토리지 전극 형성용 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 마스크로 사용하여 상기 절연층의 표면이 노출될 때까지 상기 도전막을 식각하여 스토리지 전극을 형성하는 단계와; 상기 스토리지 전극 양측의 상기 절연층의 일부를 적어도 카본(C)을 포함하는 식각 가스로 플라즈마 식각하는 단계와; 상기 포토레지스트 패턴을 제거하는 단계와; 상기 스토리지 전극 상에 HSG막을 형성하는 단계를 포함한다.
(작용)
도 2a를 참조하면, 본 발명의 실시예에 따른 신규한 반도체 메모리 장치의 커패시터 제조 방법은, 포토레지스트 패턴을 마스크로 사용하여 절연층의 표면이 노출될 때까지 상기 도전막을 식각함으로써 스토리지 전극이 형성된다. 스토리지 전극 양측의 절연층의 일부를 적어도 카본을 포함하는 식각 가스로 플라즈마 식각하여 식각시 발생된 폴리머(polymer)와 카본으로 절연층을 오염시킨다. 이와 같은 반도체 메모리 장치의 커패시터 제조 방법에 의해서, 스토리지 전극 하부의 절연층을 플라즈마 식각하여 절연층을 카본이나 폴리머로 오염시킴으로써, 절연층 상에 HSG막의 성장을 억제하여 스토리지 전극간의 브리지를 방지할 수 있고, 절연층 상의 HSG막 입자들에 의한 반도체 기판의 오염을 막을 수 있으며, 절연층 상에 형성된 HSG막 입자들을 제거하기 위한 세정 공정들을 스킵(skip)할 수 있으며 따라서, 공정 단계를 줄일 수 있다.
(실시예)
이하, 도 2a 및 도 2b를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2a 및 도 2b를 본 발명의 실시예에 따른 반도체 메모리 장치의 커패시터 제조 방법의 공정들을 순차적으로 보여주는 흐름도이다.
도 2a에 있어서, 본 발명의 커패시터 제조 방법은, 먼저 반도체 기판(100)에 활성 영역과 비활성 영역을 정의하기 위한 소자 격리막이 형성된다.(도면에 미도시)
상기 반도체 기판(100) 상에 게이트 산화막을 사이에 두고 게이트 전극층이 형성된다.(도면에 미도시) 상기 게이트 전극층은 폴리실리콘과 실리사이드 그리고, 실리콘 질화막이 적층된 게이트 전극의 양측벽이 실리콘 질화막 스페이서와 같은 절연막에 의해 둘러싸이도록 형성된다.
상기 게이트 전극층을 포함하여 상기 반도체 기판(100) 상에 절연층(104)이 형성된다. 상기 절연층(104)은 층간 절연을 위한 BPSG막(102)과 HTO막(high temperature oxidation layer)(103)의 적층 구조를 갖는다. 상기 절연막(104) 내에 비트 라인이 형성되어 있다.(도면에 미도시)
좀 더 구체적으로, 상기 게이트 전극층을 포함하여 상기 반도체 기판(100) 상에 평탄한 상부 표면을 갖는 제 1 BPSG막이 형성된다. 상기 제 1 BPSG막 상에 비트 라인이 형성된 후, 상기 비트 라인을 포함하여 상기 제 1 BPSG막 상에 평탄한 상부 표면을 갖는 제 2 BPSG막이 형성된다.
그리고, 상기 제 2 BPSG막 상에 HTO막(103)이 형성된다. 상기 HTO막(103)은 1500Å의 두께로 형성된다.
콘택홀 형성용 마스크를 사용하여 상기 반도체 기판(100)의 표면이 노출될 때까지 상기 절연층(104)을 식각함으로써 콘택홀(105)이 형성된다. 상기 콘택홀(105)을 포함하여 상기 절연층(104) 상에 도전막(106)이 형성된다.(도면에 미도시) 상기 도전막(106)은 폴리실리콘막(polysilicon layer)이다.
상기 도전막(106) 상에 스토리지 전극 형성용 포토레지스트 패턴(108)이 형성된다. 상기 포토레지스트 패턴(108)을 마스크로 사용하여 상기 절연층(104)의 표면이 노출될 때까지 상기 도전막(106) 식각함으로써 스토리지 전극(106)이 형성된다. 상기 스토리지 전극(106) 형성을 위한 식각 공정시 스토리지 전극(106) 양측의 상기 절연층(104)의 일부가 과식각되어 선택적으로 식각된다.
따라서, 상기 포토레지스트 패턴(108)을 제거하지 않은 상태에서 상기 스토리지 전극(106) 양측의 상기 절연층(104)이 식각 가스(110)로 플라즈마 식각된다. 상기 식각 가스(110)는 CF4, Ar과 CHF3가스 중 어느 하나로 수행된다. 상기 플라즈마 식각으로 인해 상기 절연층(104)은 상기 CF4와 Ar 혼합 가스와 CHF3가스(110) 내의 카본(C)이나 식각 중에 발생된 폴리머(polymer) 등으로 오염된다.
도 2b를 참조하면, 상기 포토레지스트 패턴(108)이 제거된다. 상기 스토리지 전극(106) 상에 HSG(hemi-spherical grain)막이 형성된다.
결과적으로, 상기 스토리지 전극(106) 양측의 절연층(104)을 상술한 바와 같이, 오염시킴으로써 HSG막 형성시 HSG막의 그레인 입자가 절연층(104) 상에 형성되지 않는다.
따라서, 상기 절연층(104) 상에 형성된 HSG막의 입자를 제거하기 위한 세정 공정들을 스킵(skip)할 수 있다.
본 발명은, 스토리지 전극 하부의 절연층을 플라즈마 식각하여 절연층을 카본이나 폴리머로 오염시킴으로써, 절연층 상에 HSG막의 성장을 억제하여 스토리지 전극간의 브리지를 방지할 수 있고, 절연층 상의 HSG막 입자들에 의한 반도체 기판의 오염을 막을 수 있으며, 절연층 상에 형성된 HSG막 입자들을 제거하기 위한 세정 공정들을 스킵(skip)할 수 있으며 따라서, 공정 단계를 줄일 수 있는 효과가 있다.
Claims (5)
- 반도체 기판(100) 상에 절연층(104)을 형성하는 단계와;콘택홀 형성용 마스크를 사용하여 상기 반도체 기판(100)의 표면이 노출될 때까지 상기 절연층(104)을 식각하여 콘택홀(105)을 형성하는 단계와;상기 콘택홀(105)을 포함하여 상기 절연층(104) 상에 도전막(106)을 형성하는 단계와;상기 도전막(106) 상에 스토리지 전극 형성용 포토레지스트 패턴(108)을 형성하는 단계와;상기 포토레지스트 패턴(108)을 마스크로 사용하여 상기 절연층(104)의 표면이 노출될 때까지 상기 도전막(106)을 식각하여 스토리지 전극(106)을 형성하는 단계와;상기 스토리지 전극(106) 양측의 상기 절연층(104)의 일부를 적어도 카본(C)을 포함하는 식각 가스로 플라즈마 식각하는 단계와;상기 포토레지스트 패턴(108)을 제거하는 단계와;상기 스토리지 전극(106) 상에 HSG막(112)을 형성하는 단계를 포함하는 반도체 메모리 장치의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 절연층(104)은 BPSG막(102)과 HTO(high temperature oxidation)막(103)의 적층 구조를 갖는 반도체 메모리 장치의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 HTO막(103)은 1500Å의 두께로 형성되는 반도체 메모리 장치의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 카본을 포함하는 식각 가스는 CF4와 Ar의 혼합 가스와 CHF3가스 중 어느 하나인 반도체 메모리 장치의 커패시터 제조 방법.
- 제 1 항에 있어서,상기 카본을 포함하는 식각 가스로 식각시 발생된 폴리머(polymer)와 카본(C)은 상기 절연층(104)을 오염시키는 반도체 메모리 장치의 커패시터 제조 방법.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100333644B1 (ko) * | 1999-06-30 | 2002-04-24 | 박종섭 | 선택적 반구형 실리콘 그레인을 사용한 반도체 소자의 전하저장 전극 형성방법 |
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1998
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| Publication number | Priority date | Publication date | Assignee | Title |
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