KR101031443B1 - 반도체소자의 캐패시터 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 반도체소자의 고집적화에 따라 높아진 캐패시터의 에스펙트비 ( aspect ratio ) 로 인하여 유발되는 저장전극간의 붙음 ( leaning ) 현상을 방지하고 소자의 제조 공정 마진을 향상시키기 위하여, 반도체기판 상에 저장전극 영역에만 형성된 저장전극용 도전층 간의 저장전극용 산화막을 습식방법으로 제거하고 순수 및 유기용매를 이용하여 린스 ( rinse ) 함으로써 붙음 현상을 억제하고 그에 따른 반도체소자의 수율을 향상시킬 수 있도록 하는 기술이다.

Description

반도체소자의 캐패시터 형성방법{A method for forming a capacitor of a semiconductor device}
도 1 은 종래기술에 따라 형성된 반도체소자의 저장전극을 도시한 평면 셈사진.
도 2a 내지 도 2d 는 본 발명의 실시예에 반도체소자의 캐패시터 형성방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
11 : 반도체기판 13 : 하부절연층
15 : 저장전극 콘택플러그 17 : 식각장벽층
19 : 저장전극용 산화막 21 : 저장전극 영역
23 : 저장전극용 도전층 25 : 저장전극
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 삼차원적 구조를 갖는 캐패시터를 형성하여 반도체소자의 고집적화에 충분한 정전용량을 확보하는데 있어서, 높은 에스펙트비 ( aspect ratio ) 에 따른 저장전극간의 붙음 ( leaning ) 현상을 방지하며 공정 마진을 확보할 수 있도록 하는 기술에 관한 것이다.
반도체소자가 고집적화되어 셀 크기가 감소됨에 따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.
특히, 단위 셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.
그래서, ( Eo × Er × A ) / T ( 단, 상기 Eo 는 진공유전율, 상기 Er 은 유전막의 유전율, 상기 A 는 캐패시터의 면적 그리고 상기 T 는 유전막의 두께 ) 로 표시되는 캐패시터의 정전용량을 증가시키기 위하여, 하부전극인 저장전극의 표면적을 증가시켜 캐패시터를 형성하거나, 유전체막의 두께를 감소시켜 캐패시터를 형성하였다.
도시되지 않았으나, 종래기술에 따른 반도체소자의 캐패시터 형성방법을 설명하면 다음과 같다.
먼저, 소자분리막, 게이트전극 및 비트라인과 같은 하부구조물이 구비되는 반도체기판 상에 하부절연층을 형성한다.
저장전극 콘택마스크를 이용한 사진식각공정으로 상기 하부절연층을 통하여 상기 반도체기판의 활성영역을 노출시키는 저장전극 콘택홀을 형성한다.
상기 저장전극 콘택홀을 통하여 상기 반도체기판에 접속되는 저장전극 콘택플러그를 형성한다.
전체표면상부에 식각장벽층, 저장전극용 산화막 및 하드마스크층을 적층하고 저장전극 마스크를 이용한 사진식각공정으로 상기 하드마스크층 및 저장전극용 산화막을 식각하여 저장전극 영역을 형성한다.
저장전극 영역을 포함한 전체표면상부에 저장전극용 도전층을 일정두께 형성하고 평탄화식각공정으로 상기 저장전극 영역 내에만 저장전극용 도전층을 형성한다.
그 다음, 상기 저장전극용 도전층 사이의 저장전극용 산화막을 습식방법으로 제거하고, 순수를 이용한 린스 공정을 실시한다.
그 다음, 상기 반도체기판을 건조시켜 저장전극을 완성한다.
그러나, 종래기술에 따른 반도체소자의 캐패시터 형성방법은, 상기 린스 공정에 사용되는 순수는 극성 물질로서 저장전극과 저장전극을 잡아당기는 힘이 있기 때문에 건조 과정에서 상기 저장전극이 이웃하는 저장전극과 붙음 현상이 유발되어 반도체소자의 수율을 저하시키는 문제점이 있다.
도 1 은 종래기술에 따라 형성된 저장전극을 도시한 평면 셈사진으로서, 이웃하는 저장전극 간에 붙음 현상이 유발된 것을 도시한다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위하여, 저장전극간의 붙음 ( leaning ) 현상을 방지할 수 있도록 린스 공정에 사용되는 순수의 양을 감소시킬 수 있는 상기 린스 공정에 순수와 함께 유기용매를 혼합하여 사용함으로써 건조 공정시 물에 의한 붙음 현상을 억제할 수 있도록 함으로써 반도체소자의 수율 을 향상시킬 수 있는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은,
반도체기판 상에 저장전극 영역이 정의된 저장전극용 산화막을 형성하는 공정과,
상기 저장전극 영역의 표면에 저장전극용 도전층을 형성하는 공정과,
상기 저장전극용 산화막을 습식방법으로 제거하는 공정과,
상기 저장전극용 도전층이 형성된 상부구조를 순수 및 유기용매로 린스하고 건조하여 저장전극을 형성하는 공정을 포함하는 것과,
상기 유기용매는 IPA ( iso-prophyl alcohol ), 아세톤 ( acetone ), 에탄올 ( ethanol ), 계면활성제 ( surfactant ) 및 이들의 조합으로 이루어지는 군에서 선택된 임의의 한가지가 사용되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2d 은 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.
도 2a 를 참조하면, 반도체기판(11) 상부에 저장전극 콘택플러그(15)를 포함한 소정의 하부구조물(도시안됨)이 구비되는 하부절연층(13)을 형성한다.
전체표면상부에 식각장벽층(17)을 형성한다. 이때, 상기 식각장벽층(17)은 질화막으로 형성한다.
상기 식각장벽층(17) 상부에 저장전극용 산화막(19)을 형성한다.
저장전극 마스크(도시안됨)를 이용한 사진식각공정으로 상기 저장전극용 산화막(19) 및 식각장벽층(17)을 식각하여 상기 저장전극 콘택플러그(15)를 노출시키는 저장전극 영역(21)을 형성한다.
도 2b를 참조하면, 상기 저장전극 영역(21)을 포함한 전체표면상부에 저장전극용 도전층(23)을 일정두께 형성한다.
이때, 상기 저장전극용 도전층(23)은 불순물이 도핑된 폴리실리콘으로 형성한 것이다.
도 2c를 참조하면, 상기 저장전극 영역(21)을 포함한 전체표면상부에 감광막(도시안됨)을 도포하고 이를 평탄화식각하여 상기 저장전극 영역(21) 내에만 상기 저장전극용 도전층(23)을 남긴다.
이때, 상기 평탄화식각공정은 에치백이나 CMP 공정으로 실시한다.
그 다음, 상기 저장전극 영역(21) 내의 감광막을 제거한다.
도 2d를 참조하면, 습식방법으로 상기 저장전극용 산화막(19)을 제거하고, 상기 습식방법에 사용된 화학물질을 린스한다.
이때, 상기 린스 공정은 순수 및 유기용매가 혼합된 용액을 이용하여 실시한다.
여기서, 상기 유기용매는 상기 순수의 극성 성분을 제거하여 저장전극 간의 붙음 현상을 억제하기 위한 것으로, 유전상수가 낮은 유기용매의 극성 특성을 이용 하기 위한 것이다.
상기 유기용매는 IPA ( isoprophyl alcohol ), 아세톤 ( acetone ), 에탄올 ( ethanol ), 계면활성제 ( surfactant ) 및 이들의 조합으로 이루어지는 군에서 선택된 임의의 한가지가 사용된다.
그 다음, 건조 공정을 실시하여 저장전극(25)을 완성한다.
후속 공정으로, 상기 저장전극(25) 표면에 유전체막(도시안됨) 및 플레이트전극(도시안됨)을 형성하여 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 캐패시터를 형성한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 저장전극용 산화막을 제거하고 순수 및 유기용매를 이용하여 린스하여 저장전극을 형성함으로써 저장전극 간의 붙음 현상을 억제할 수 있도록 하여 반도체소자의 수율을 향상시킬 수 있도록 하는 효과를 제공한다.

Claims (3)

  1. 반도체기판 상에 저장전극 영역이 정의된 저장전극용 산화막을 형성하는 공정과,
    상기 저장전극 영역의 표면에 저장전극용 도전층을 형성하는 공정과,
    상기 저장전극용 산화막을 습식방법으로 제거하는 공정과,
    상기 저장전극용 도전층이 형성된 상부구조에 남아있는 상기 습식방법에 사용된 화학물질을 순수 및 유기용매로 린스하고 건조하여 저장전극을 형성하는 공정을 포함하되,
    상기 유기용매는 IPA ( isoprophyl alcohol ), 아세톤 ( acetone ), 에탄올 ( ethanol ), 계면활성제 ( surfactant ) 및 이들의 조합으로 이루어지는 군에서 선택된 임의의 한가지가 사용되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 저장전극용 산화막을 형성하는 공정 이전,
    상기 저장전극용 산화막 하부에 식각장벽층을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체소자의 캐패시터 형성 방법.
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Citations (2)

* Cited by examiner, † Cited by third party
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KR20000044884A (ko) * 1998-12-30 2000-07-15 김영환 반도체 소자의 캐패시터 형성 방법
KR100428658B1 (ko) 2002-04-26 2004-04-28 주식회사 하이닉스반도체 습식식각법과 전기화학증착법을 이용한 캐패시터제조방법

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000044884A (ko) * 1998-12-30 2000-07-15 김영환 반도체 소자의 캐패시터 형성 방법
KR100428658B1 (ko) 2002-04-26 2004-04-28 주식회사 하이닉스반도체 습식식각법과 전기화학증착법을 이용한 캐패시터제조방법

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