KR20000003613A - 반도체소자의 캐패시터 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 고유전물질인 Ta2O5막를 유전막으로 사용하는 경우 금속성 물질인 TiN과 비금속성 물질인 다결정실리콘층의 이중구조를 갖는 상부전극을 형성하는데 상기 상부전극을 형성하기 위한 식각공정에서 발생된 금속성 폴리머와 비금속성 폴리머를 각각 하이드록실아민을 포함하는 용액과 불산을 포함하는 용액을 사용하여 제거함으로써 캐패시터의 정전용량을 증대시키고, 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 캐패시터 제조방법
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 고유전율의 특성을 갖는 Ta2O5막을 유전막으로 사용하는 반도체소자에서 다결정실리콘층/TiN의 이중구조의 상부전극 패터닝시 발생하는 금속성 및 비금속성 폴리머를 제거하여 캐패시터의 전기적 특성을 향상시켜 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술에 관한 것이다.
반도체소자가 고집적화됨에 따라 소자의 동작에 필요한 최소한의 저장전극의 용량은 줄어드는데 한계가 있다. 이에 작은 면적에 최소한의 저장전극 용량(C)을 확보하기 위하여 많은 노력을 기울이고 있다. 저장전극 용량은 유전율(ε)과 저장전극 표면적(A)에 비례하고 유전막 두께(d)에 반비례하므로 저장전극의 용량을 증가시키는 방법으로는 여러가지가 있을 수 있지만 그 중에서 유전율이 큰 물질을 이용하여 저장전극 용량을 증가시키는 방법이 현재 많이 연구되고 있다. 또한 탄탈륨산화막(Ta2O5)의 경우 현재 사용되는 유전물질인 실리콘 질화막보다 3배 이상의 유전율을 갖고 있기 때문에 이를 반도체소자에 적용하기 위해 연구되고 있다.
그러나, 상기와 같이 종래기술에 따른 반도체소자의 캐패시터 제조방법은, 유전막으로 탄탈륨산화막을 사용하기 위해 TiN/다결정실리콘층의 구조를 갖는 접지전극과 함께 사용되고, 후속 패터닝공정후 금속성물질인 Ta, Ti와 비금속물질인 Si와 혼합된 복잡한 형태의 폴리머(polymer)가 형성되고, 상기 폴리머는 감광막 제거 공정후 습식 세정공정에서도 제거되지 않기 때문에 전하저장전극으로서의 전기적 특성이 열화되는 문제점이 있다.
본 발명은 상기한 문제점을 해결하기 위하여, Ta2O5막을 유전체막으로 사용하는 반도체소자에서 다결정실리콘막/TiN의 이중구조의 상부전극 식각후 발생한 금속성 폴리머는 하이드록실아민(hydroxylamine)을 포함하는 용액으로 제거하고, 비금속성 폴리머는 불산이 함유된 BOE(bufferde oxide etchant)용액으로 제거함으로써 캐패시터의 전기적 특성을 향상시키는 반도체소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
도 1 내지 도 4 는 본 발명에 따른 반도체소자의 캐패시터 제조방법에 의해 형성된 캐패시터의 단면도.
◈ 도면의 주요부분에 대한 부호의 설명◈
10 : 반도체기판 20 : 층간절연막
30 : 하부전극 40 : 유전막
50 : 확산방지막 60 : 상부전극용 다결정실리콘층
70 : 감광막 패턴 80 : 금속성 폴리머
90 : 비금속성 폴리머
상기 목적을 달성하기 위해 본 발명에 따른 반도체소자의 캐패시터 제조방법은,
Ta2O5막을 유전막으로 사용하는 반도체소자의 캐패시터 제조방법에 있어서,
상기 Ta2O5막 상부에 확산방지막 및 상부전극용 다결정실리콘층을 형성하는 공정과,
상기 상부전극용 다결정실리콘층 상부에 상부전극으로 예정되는 부분을 보호하는 감광막 패턴을 형성하는 공정과,
상기 감광막 패턴을 식각마스크로 사용하여 상기 상부전극용 다결정실리콘층, 확산방지막 및 Ta2O5막을 건식식각하는 공정과,
상기 건식식각시 발생된 금속성 폴리머와 감광막 패턴을 하이드록실아민과 감광막 제거액이 혼합된 용액으로 제거하는 공정과,
상기 건식식각시 발생된 비금속성의 폴리머를 제거하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 캐패시터 제조방법에 대하여 상세히 설명을 하기로 한다.
도 1 내지 도 4 는 본 발명에 따른 반도체소자의 캐패시터 제조방법을 도시한 단면도이다.
먼저, 반도체기판(10)에 소자분리 절연막(도시않됨), 게이트 절연막(도시않됨), 게이트 전극(도시않됨) 및 비트라인(도시않됨) 등의 하부구조물을 형성한 다음, 상기 구조 상부에 다결정실리콘층으로 형성된 하부전극(30)을 구비하는 층간절연막(20)을 형성한다. 상기 층간절연막(20)은 실리콘 산화막으로 형성한다.
그 다음, 상기 구조 상부에 탄탈륨산화막(Ta2O5)으로 유전막(40)을 형성한다.
그리고, 상기 유전막(40) 상부에 TiN으로 확산방지막(50)을 형성한다. 상기 확산방지막(50)은 상기 유전막(40)의 산소성분이 후속 공정으로 형성되는 상부전극으로 확산되는 것을 방지하기 위한 것으로 상기 유전막(40)의 유전율을 보호하기 위한 것이다.
다음, 상기 확산방지막(50) 상부에 상부전극용 다결정실리콘층(60)을 형성한다.
그 다음, 상기 상부전극용 다결정실리콘층(60) 상부에 상부전극으로 예정된 부분을 보호하는 감광막 패턴(70)을 형성한다. (도 1참조)
그리고, 상기 감광막 패턴(70)을 식각마스크로 사용하여 상기 상부전극용 다결정실리콘층(60), 확산방지막(50) 및 유전막(40)을 순차적으로 건식식각하여 제거한다. 이때, 상기 건식식각공정으로 폴리머(80, 90)가 발생되어 상기 감광막 패턴(70)의 상부 및 측벽에 증착된다. (도 2참조)
다음, 상기 구조를 하이드록실아민 및 레지스트 제거액을 함유하는 용액에 담그면 금속성 폴리머(80)와 함께 감광막 패턴(70)이 제거되고, 실리콘 산화물의 특성을 갖는 비금속성 폴리머(90)는 잔류하게 된다. (도 3참조)
그 다음, 상기 불산이 함유된 BOE 용액에 담구어 상기 비금속성 폴리머(90)가 제거된다. 이때, 상기 BOE 용액은 상기 층간절연막(20)이 손실되는 것을 방지하고, 폴리머만 제거하기 위하여 300 : 1∼100 : 1 으로 묽게 희석된 것을 사용한다. (도 4참조)
WN/다결정실리콘층 구조의 저장전극을 형성하는 경우에도 상기와 같은 방법으로 폴리머를 제거할 수 있다.
상기한 바와 같이 본 발명에 따른 반도체 소자의 캐패시터 제조방법은, 고유전물질인 Ta2O5를 유전막으로 사용하는 경우 금속성 물질인 TiN과 비금속성 물질인 다결정실리콘층의 이중구조를 갖는 상부전극을 형성하는데 상기 상부전극을 형성하기 위한 식각공정에서 발생된 금속성 폴리머와 비금속성 폴리머를 각각 하이드록실아민을 포함하는 용액과 불산을 포함하는 용액을 사용하여 제거함으로써 캐패시터의 정전용량을 증대시키고, 그에 따른 반도체소자의 고집적화를 가능하게 하는 이점이 있다.

Claims (5)

  1. Ta2O5막을 유전막으로 사용하는 반도체소자의 캐패시터 제조방법에 있어서,
    상기 Ta2O5막 상부에 확산방지막 및 상부전극용 다결정실리콘층을 형성하는 공정과,
    상기 상부전극용 다결정실리콘층 상부에 상부전극으로 예정되는 부분을 보호하는 감광막 패턴을 형성하는 공정과,
    상기 감광막 패턴을 식각마스크로 사용하여 상기 상부전극용 다결정실리콘층, 확산방지막 및 Ta2O5막을 건식식각하는 공정과,
    상기 건식식각시 발생된 금속성 폴리머와 감광막 패턴을 하이드록실아민과 감광막 제거액이 혼합된 용액으로 제거하는 공정과,
    상기 건식식각시 발생된 비금속성의 폴리머를 제거하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  2. 제 1 항에 있어서,
    상기 다결정실리콘층은 WN/다결정실리콘층의 적층구조로 대신하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  3. 제 1 항에 있어서.
    상기 확산방지막은 TiN 막으로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  4. 제 1 항에 있어서.
    상기 감광막 패턴을 하이드록실시아민용액으로 제거하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  5. 제 1 항에 있어서.
    상기 비금속성 폴리머는 300 : 1∼100 : 1 으로 희석된 불산용액으로 제거하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
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* Cited by examiner, † Cited by third party
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KR100366809B1 (ko) * 2000-03-21 2003-01-09 일진나노텍 주식회사 벨트 장착 저온 열화학기상증착장치 및 이를 이용한탄소나노튜브의 합성 방법
KR100843940B1 (ko) * 2002-06-29 2008-07-03 주식회사 하이닉스반도체 반도체소자의 캐패시터 형성방법

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