KR100266900B1 - 디램 제조 방법 - Google Patents
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Abstract
본 발명은 에치백 공정의 부산물인 폴리머를 제거하는 DARM 제조방법에 관한 것으로, 서로 다른 단차를 갖는 셀 어레이 영역과 주변 회로 영역을 포함하는 반도체 기판상에 비트 라인 형성용 제 1 도전막을 형성하고, 상기 반도체 기판을 전면 에치백(etch back)한다. 상기 반도체 기판을 비교적 산화력이 큰 용액을 사용하여 상기 전면 에치백 공정에서 발생된 폴리머들을 제거하고, 상기 제 1 도전막상에 제 1 도전막보다 상대적으로 낮은 저항을 갖는 제 2 도전막을 형성한다. 이와같은 반도체 제조 방법에 의해서, 반도체 장치 세정시 부가적인 오염물 발생없이 에치백 공정에서 발생되는 폴리머들을 제거할 수 있다.
Description
본 발명은 반도체 제조 방법에 관한 것으로, 좀 더 구체적으로는 에치백 공정의 부산물인 폴리머를 제거하는 DRAM 제조방법에 관한 것이다.
종래의 DRAM 제조 방법은 웨이퍼에 전면 에치 백 공정을 수행 한 후에는 특별한 세정공정을 수행하지 않고 후속 공정을 수행하였다.
이는 상기 에치 백 공정이 대부분의 폴리머를 발생시키는 포토 레지스트가 없는 상태에서 수행되기 때문이다. 따라서 전면 에치백 공정에 따른 폴리머의 발생 양이 극히 미약하고, 특히 절연막에 대한 폴리머는 제품의 특성에 큰영향을 주지 않았기 때문에 후속 공정이 진행될 수 있었다.
그러나 반도체 제품의 디자인 룰이 작아지고 셀 어레이 영역(cell array region)과 주변회로 영역(peripheral region)의 단차가 커짐에 따라 에치 백 공정시 과식각을 많이 해주어야 하고, 산화막 뿐만 아니라 폴리 실리콘막에 대한 에치백 공정을 수행해야 할 필요성이 발생하게 되었다.
포토 레지스트가 없어도 식각가스와 실리콘간의 반응에 의해 발생되는 폴리머들에 의해 제품의 성능에 문제가 발생하게 된다. 이 경우 발생되는 폴리머의 주성분은 F, Cl, Br 등의 할로겐족 원소들이다.
이러한 폴리머들은 후속 공정에서 리프팅의 형태로 나타난다.
도 1은 종래의 DRAM에서 리프팅(lifting)이 발생된 비트 라인을 보여주는 단면도이다.
도 1를 참조하면, DRAM의 비트 라인 제조 방법은 다음과 같다. 반도체기판(10)상에 게이트 산화막(12)이 형성되고, 상기 게이트 산하막(12)상에 폴리실리콘막(14)이 형성된다. 상기 폴리 실리콘막(14)상에 게이트 전극인 WSi막(16)이 형성되고, 상기 게이트 전극(16)을 포함하여 상기 산화막(12)상에 절연막(18)막이 형성된다. 상기 절연막(18)상에 제 2 폴리 실리콘막(20)이 형성되고, 상기 제 2 폴리 실리콘막(20)상에 WSi막(22)이 형성된다.
DRAM의 비트 라인 형성을 위해 상기 절연막(18)상에 제 2 폴리 실리콘막(20)을 증착하고 에치 백공정을 수행 한 후, WSi를 덮고 열처리를 하는 후속 공정중, 셀 어레이 영역(cell array region)과 단차가 큰 주변 회로 영역(peripheral region)의 경계 부분 (참조번호 24)에서 리프팅의 문제점이 발생하였다.
이는 에치백 공정중 표면에 남은 CH계 또는 CFx계의 폴리머들이 후속 WSi 증착 후, 열처리 공정에서 WSi의 W과 C, F등이 반응하여 WO3,WF8등의 부피가 큰 분자가 형성되어 팽창하기 때문이다. 따라서 에치 백 공정 후, 후속 세정 공정이 필요하게 되었다.
종래의 에치 백 공정후, SC1(NH3+H2O2+D.I WATER) 또는 HF을 사용하는 세정 공정은 할로겐 원소로 구성된 폴리머의 제거 능력이 없어 리프팅 문제가 계속하여 발생 했고,
그 다음 제안된 것이 O2의 산화력을 이용한 플라즈마 에싱 방법(plasma ashing)이다.
상기 방식은 CH4가스를 이용한 에치 백 후, 상기 플라즈마 에싱 방법(plasma ashing)은 리프팅 억제 효과가 있지만 공정 중 사용되는 설비 자체의 오염에 의해 부수적인 유기물 및 폴리머의 오염이 발생될 수 있으며, 플라즈마를 사용하게 됨에 따라 제품에 원하지 않는 챠징(charging)현상을 발생시킬 수 있어 전기적으로 민감한 제품의 공정인 경우에는 전기적 문제점을 발생시킬 수 있다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 큰 단차를 갖는 반도체 장치의 표면의 폴리머의 제거할 수 있고, 에싱 방법(ashing)이 갖는 차징 효과(charging)나 챔버(chamber)에서 발생하는 부수적 오염이 없는 반도체 제조 방법을 제공하는 데 그 목적이 있다.
도 1은 종래의 DRAM에서 리프팅(lifting)이 발생된 비트 라인을 보여주는 단면도;
도 2는 본 발명의 실시예에 따른 DRAM의 비트 라인을 보여주는 단면도;
도 3a 및 도 3b는 각각 폴리머 세정 공정 후, 잔존 폴리머의 성분비를 보여주는 그래프.
* 도면의 주요 부분에 대한 부호의 설명
10, 100 : 반도체 기판 12, 112 : 산화막
14, 20, 114, 120 : 폴리 실리콘막 16, 116 : 게이트 전극
18, 118 : 절연막 22, 122 : WSi 막
(구성)
상술한 목적을 달성하기 위해 제안된 본 발명의 특징에 의하면, DRAM 제조 방법은, 서로 다른 단차를 갖는 셀 어레이 영역과 주변 회로 영역을 포함하는 반도체 기판상에 비트 라인 형성용 제 1 도전막을 형성하는 단계와; 상기 반도체 기판을 전면 에치백(etch back)하는 단계와; 상기 반도체 기판을 비교적 산화력이 큰 용액을 사용하여 상기 전면 에치백 공정에서 발생된 폴리머들을 제거하는 단계와; 상기 제 1 도전막상에 제 1 도전막보다 상대적으로 낮은 저항을 갖는 제 2 도전막을 형성하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 도전막은 폴리 실리콘막이다.
이 방법의 바람직한 실시예에 있어서, 상기 제 2 도전막은 WSi막이다.
이 방법의 바람직한 실시예에 있어서, 상기 세정 시료는 황산 용액 및 오존수중 어느 하나이다.
이 제조 방법의 바람직한 실시예에 있어서, 상기 오존수의 농도는 8-30ppm의 범위이다.
상술한 목적을 달성하기 위해 제안된 본 발명의 특징에 의하면, 반도체 장치 제조 방법은, 서로 다른 단차를 갖는 절연막이 형성된 반도체 기판을 전면 에치백하는 단계와; 상기 반도체 기판을 기존의 세정용액 보다 산화력 상대적으로 큰 용액을 사용하여 상기 전면 에치백 공정에서 발생된 폴리머들을 제거하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 절연막은 산화막 및 실리콘 질화막 중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 큰 산화력을 갖는 용액은 황산 용액 및 오존수 중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 오존수의 농도는 8-30ppm의 농도 범위를 갖는 다.
도 2을 참조하면, 본발명에 따른 신규한 DRAM 제조 방법은, 서로 다른 단차를 갖는 셀 어레이 영역과 주변 회로 영역을 포함하는 반도체 기판상에 비트 라인 형성용 제 1 도전막을 형성한 후, 상기 반도체 기판을 전면 에치백(etch back)한다. 그리고 상기 반도체 기판을 기존의 세정 용액 보다 산화력 상대적으로 큰 용액을 사용하여 상기 전면 에치백 공정에서 발생된 폴리머들을 제거한후, 상기 제 1 도전막상에 제 1 도전막보다 상대적으로 낮은 저항을 갖는 제 2 도전막을 형성한다. 이와 같은 반도체 제조 방법에 의해서, 반도체 장치 세정시 부가적인 오염물 없이 에치백 공정에서 발생되는 폴리머들을 제거할 수 있고, 따라서 DRAM에서의 비트 라인의 리프팅 발생을 방지할 수 있다.
이하, 도 2를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2는 본 발명의 실시예에 따른 DRAM의 비트 라인을 보여주는 단면도이다.
도 2를 참조하면, 본발명에 따른 DRAM의 비트 라인 제조 방법은 다음과 같다. 먼저 반도체기판(110)상에 게이트 산화막(112)이 형성되고, 상기 게이트 산하막(112)상에 제 1 폴리실리콘막(114)이 형성된다. 상기 제 1 폴리 실리콘막(114)상에 게이트 전극인 W 막(116)이 형성되고, 상기 게이트 전극(116)을 포함하여 상기 산화막(112)상에 절연막(118)이 형성된다. 또한 상기 방법은 상기 절연막(118)상에 비트 라인 형성용 제 2 폴리 실리콘막(120)형성되고, 에칭 백 공정을 수행된다. 에치백 공정에서 발생된 폴리머 제거를 위한 세정 공정이 수행된다.
도 3a 및 도 3b는 각각 폴리머 세정 공정 후 잔존 폴리머의 성분비를 보여주는 그래프이다.
도 3a 및 도 3b를 참조하면, 반도체 기판상에 비트 라인 형성을 위한 폴리 실리콘(120)막에 수행되는 에치백 공정후, 종래 일반적으로 사용하고 있는 반도체 장치에 대한 SC1 및 HF 세정을 수행한 결과를 기준으로 하였다.
상기 기준을 토대로하여 황산, 오존수 세정에 대한 결과 즉, 표면의 오염 정도를 TOF-SIMS분석을 통하여 조사 하였다.
에치백 공정은 MERIE 방식의 드라이 에칭 장비를 사용하여 Cl2/HBr을 주 식각 가스로 사용하여 수행된다. 그래프의 Y축은 분석 설비에서의 검출 이온 비(ion ratio)이다.
각각 SC1+200 : 1HF,20ppm 의 농도인 오존수 그리고 황산을 사용하여 반도체 기판을 세정 했을때, 반도체 장치에 잔류하는 폴리머의 상대적 농도를 구한 것이다, 황산과 오존수를 사용할 경우, 기존의 SCI+200 : 1HF 세정을 진행한 것보다 Br 및 Cl와 같은 할로겐족 원소의 잔류량이 각각 72.8％와 64.6％로 감소 하였다. 이러한 폴리머 감소 효과는 원자가가 낮아 질수록 높아 지므로 CF4등을 사용한 경우에는 더 높은 제거 효과가 있게 된다.
마지막으로 상기 제 2 폴리 실리콘 막(120)상에 WSi막(122)이 형성된다.
상기 절연막(118)상에 제 2 폴리 실리콘막(120)을 증착하고 수행하는 에치 백 공정에서 발생되는 식각가스 성분의 폴리머를 상기 황산보다 폴리머 제거능력이 좋은 오존수를 이용해 세정 함으로써, 도 2에 도시된 바와같이, WSi의 W과 식각 가스 성분인 C ,F 이 후속 공정인 열처리 공정에서 반응하여 발생시키는 리프팅이 발생되지 않는다.
또한 서로 다른 단차를 갖는 산화막과 질화막이 형성된 반도체 기판을 전면 에치백 한 후, 비교적 산화력이 큰 8-30ppm 농도의 오존수 용액을 사용하는 세정 공정을 적용함으로써, 상기 전면 에치백 공정에서 발생된 식각 가스성분을 포함하는 폴리머들을 제거할 수 있다.
본 발명은 종래의 반도체 제조 방법에서 에치 백 공정 후 발생되는 식각가스 성분의 폴리머를 제거하지 못하는 문제점과, 상기 에치백 공정에서 발생되는 부산물을 제거 하더라도 세정 공정중 또 다시 부수적인 오염이 발생되는 문제점을 해결한 것으로서, 부수적인 오염물질을 발생시키지 않으면서 에치 백 공정후 발생되는 식각 가스 성분을 포함하는 폴리머를 제거 할 수 있는 효과가 있다.
Claims (9)
- DRAM 제조 방법에 있어서,서로 다른 단차를 갖는 셀 어레이 영역과 주변 회로 영역을 포함하는 반도체 기판(110)상에 비트 라인 형성용 제 1 도전막(20)을 형성하는 단계와;상기 반도체 기판(110)을 전면 에치백(etch back)하는 단계와;상기 반도체 기판(110)을 비교적 산화력이 큰 용액을 사용하여 상기 전면 에치백 공정에서 발생된 폴리머들을 제거하는 단계와;상기 제 1 도전막(20)상에 상기 제 1 도전막(20)보다 상대적으로 낮은 저항을 갖는 제 2 도전막(22)을 형성하는 단계를 포함하는 DRAM 제조 방법.
- 제 1 항에 있어서,상기 제 1 도전막(20)은 폴리 실리콘막인 것을 특징으로 하는 DRAM 제조 방법.
- 제 1 항에 있어서,상기 제 2 도전막(22)은 WSi막인 것을 특징으로 하는 DRAM 제조 방법.
- 제 1 항에 있어서,상기 세정 용액은 황산 용액 및 오존수 중 어느 하나인 것을 특징으로 하는 DRAM 제조 방법.
- 제 4 항에 있어서,상기 오존수의 농도는 8-30ppm의 범위를 갖는 것을 특징으로 하는 DRAM 제조 방법.
- 반도체 장치의 제조 방법에 있어서,서로 다른 단차를 갖는 절연막(118)이 형성된 반도체 기판을 전면 에치백하는 단계와;상기 반도체 기판(110)을 비교적 산화력이 큰 용액을 사용하여 상기 전면 에치백 공정에서 발생된 폴리머들을 제거하는 단계를 포함하는 반도체 장치의 제조방법.
- 상기 절연막(118)은 산화막 및 실리콘 질화막 중 어느 하나인 것을 특징으로 하는 반도체 장치의 제조방법
- 제 6 항에 있어서,상기 큰 산화력을 갖는 용액은 황산 용액 및 오존수 중 어느 하나인 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 6 항에 있어서,상기 오존수의 농도는 8-30ppm의 농도 범위를 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
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