KR100721086B1 - 반도체 집적 회로 장치와 그 제조 방법 - Google Patents

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Abstract

SiGe를 갖는 게이트 전극의 형상을 개선하기 위하여, SiGe층(15b)을 갖는 게이트 전극(15g)을 건식 에칭 처리로 패터닝한 다음에, Ar/CHF3의 분위기에서 플라즈마 처리(후처리)한다. 이에 따라서 게이트 전극(15g)은 게이트 전극(15g)의 양측면(SiGe층(15b))에서 측면 에칭을 야기하지 않고 형성될 수 있다.
반도체 기판, 게이트 전극, 게이트 절연막, SiGe층, 금속층, 플라즈마 처리

Description

반도체 집적 회로 장치와 그 제조 방법{FABRICATION METHOD FOR SEMICONDUCTOR INTEGRATED CIRCUIT DEVICES AND SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
도 1은 본 발명의 한 실시예에 따른 반도체 집적 회로 장치의 제조 방법에 사용된 에칭 장치의 개략도.
도 2는 본 발명의 실시예에 따른 반도체 집적 회로 장치의 제조 단계에서 핵심 부분의 단면도.
도 3은 도 2에 이어서 반도체 집적 회로 장치의 제조 단계에서 핵심 부분의 단면도.
도 4a는 도 3에 이어서 반도체 집적 회로 장치의 제조 단계에서 핵심 부분의 단면도.
도 4b는 도 4a의 n-채널형의 MISFET의 형성 영역의 핵심 부분의 확대 단면도.
도 5a는 도 4a에 이어서 반도체 집적 회로 장치의 제조 단계에서 핵심 부분의 단면도.
도 5b는 도 5a의 n-채널형의 MISFET의 형성 영역의 핵심 부분의 확대 단면도.
도 6a는 도 5a에 이어서 반도체 집적 회로 장치의 제조 단계에서 핵심 부분의 단면도.
도 6b는 도 6a의 n-채널형의 MISFET의 형성 영역의 핵심 부분의 확대 단면도.
도 7a는 도 6a에 이어서 반도체 집적 회로 장치의 제조 단계에서 핵심 부분의 단면도.
도 7b는 도 7a의 n-채널형의 MISFET의 형성 영역의 핵심 부분의 확대 단면도.
도 8a는 본 발명자에 의해 연구된 기술의 문제를 설명하기 위한 것으로서, 후처리 이후 반도체 기판의 부분 단면도.
도 8b는 도 7a의 핵심 부분의 확대 단면도.
도 9a는 도 7a에 이어서 반도체 집적 회로 장치의 제조 단계에서 핵심 부분의 단면도.
도 9b는 도 9a의 n-채널형의 MISFET의 형성 영역의 핵심 부분의 확대 단면도.
도 10은 반도체 기판에 부착된 Cl, Br 등이 전반사 타입의 형광 X-선에 의해 본 발명의 후처리에 의해 제거되었는가를 조사한 결과를 보여주는 그래프.
도 11a는 도 9a에 이어서 반도체 집적 회로 장치의 제조 단계에서 핵심 부분의 단면도.
도 11b는 도 11a의 n-채널형의 MISFET의 형성 영역의 핵심 부분의 확대 단면 도.
도 12a는 도 11a에 이어서 반도체 집적 회로 장치의 제조 단계에서 핵심 부분의 단면도.
도 12b는 도 12a의 n-채널형의 MISFET의 형성 영역의 핵심 부분의 확대 단면도.
도 13a는 도 12a에 이어서 반도체 집적 회로 장치의 제조 단계에서 핵심 부분의 단면도.
도 13b는 도 13a의 n-채널형의 MISFET의 형성 영역의 핵심 부분의 확대 단면도.
도 14a는 도 13a에 이어서 반도체 집적 회로 장치의 제조 단계에서 핵심 부분의 단면도.
도 14b는 도 14a의 n-채널형의 MISFET의 형성 영역의 핵심 부분의 확대 단면도.
도 15는 도 14a에 이어서 반도체 집적 회로 장치의 제조 단계에서 핵심 부분의 단면도.
도 16a는 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 단계에서 핵심 부분의 단면도.
도 16b는 도 16a의 n-채널형의 MISFET의 형성 영역의 핵심 부분의 확대 단면도.
도 17a는 도 16a에 이어서 반도체 집적 회로 장치의 제조 단계에서 핵심 부 분의 단면도.
도 17b는 도 17a의 n-채널형의 MISFET의 형성 영역의 핵심 부분의 확대 단면도.
도 18a는 도 17a에 이어서 반도체 집적 회로 장치의 제조 단계에서 핵심 부분의 단면도.
도 18b는 도 18a의 n-채널형의 MISFET의 형성 영역의 핵심 부분의 확대 단면도.
도 19a는 도 18a에 이어서 반도체 집적 회로 장치의 제조 단계에서 핵심 부분의 단면도.
도 19b는 도 19a의 n-채널형의 MISFET의 형성 영역의 핵심 부분의 확대 단면도.
도 20a는 도 19a에 이어서 반도체 집적 회로 장치의 제조 단계에서 핵심 부분의 단면도.
도 20b는 도 20a의 n-채널형의 MISFET의 형성 영역의 핵심 부분의 확대 단면도.
도 21a는 도 20a에 이어서 반도체 집적 회로 장치의 제조 단계에서 핵심 부분의 단면도.
도 21b는 도 21a의 n-채널형의 MISFET의 형성 영역의 핵심 부분의 확대 단면도.
도 22a는 도 21a에 이어서 반도체 집적 회로 장치의 제조 단계에서 핵심 부 분의 단면도.
도 22b는 도 22a의 n-채널형의 MISFET의 형성 영역의 핵심 부분의 확대 단면도.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 에칭 장치
2 : 카세트 베이스
3 : 이송 로봇
4 : 얼라인먼트 유닛
5 : 로드/록 챔버
6 : 이송 로봇
7 : 이송 챔버
8 : 에칭 챔버
9 : 후처리 챔버
10 : 언로드/언록 챔버
11S : 반도체 기판
12 : 요소 분리부분
12a : 그루브
13N : n-형 웰
13P : p-형 웰
14 : 게이트 절연막
15 : 게이트 전극 형성막
15a : 다결정 실리콘층
15b : SiGe층
15c : 다결정 실리콘층
15d : 베리어 도전체 층
15e : 금속층
15g : 게이트 전극
16 : 절연막
17 : 반사 방지막
18 : 포토레지스트 패턴
19a : n--형 반도체 영역
19b : n+-형 반도체 영역
20a : p--형 반도체 영역
20b : p+-형 반도체 영역
21 : 측벽
22 : 실리사이드 층
23a, 23b : 절연막
24 : 접점 홀
25a, 25b : 플러그
26a : 제1 와이어링 층
26b : 제2 와이어링 층
27 : 관통 홀
28 : 절연막
본 발명은 반도체 집적 회로 장치 및 그 제조 방법의 기술에 관한 것으로서, 특히 다결정 또는 단결정의 실리콘(Si)과 게르마늄(Ge)의 합금(이하 SiGe라 약칭함)을 갖는 반도체 집적 회로 장치와 그 제조 방법에 효과적으로 적용된 기술에 관한 것이다.
게이트 전극 재료를 위해 SiGe를 사용하는 반도체 집적 회로 장치의 기술에 관련하여, 예로서 1997년 7월/8월 진공과학기술 1874-1880 페이지 및 1998년 7월/8월 진공과학기술 1833-1840 페이지와 일본국 특허원 제330463/1999호에 SiGe 게이트 전극의 패터닝 기술이 기술되어 있다.
본 발명자에 의해 SiGe층을 갖는 게이트 전극을 형성하는 기술을 연구한 결과를 이하 설명한다.
SiGe층을 갖는 게이트 전극의 형성 처리는 게이트 전극 형성막을 피착하고, 패터닝하며, 후처리하는 3단계를 포함한다. 즉 먼저 반도체 기판의 주면 상에 게이트 절연막을 형성한 다음, SiGe층을 갖는 게이트 전극 형성막을 그 위에 피착한다. 이어서 게이트 전극 형성막 상에 포토레지스트 패턴을 형성한 다음, SiGe층을 갖는 게이트 전극을, 예를 들어 염소(Cl2)와 취소(Br)를 포함하는 에칭 가스를 사용하여 에칭 마스크로서 포토레지스트 패턴으로 게이트 전극 형성막을 패터닝하여 형성한다. 다음에 Cl, Br와 이들을 포함하는 반응 생성물과, 게이트 전극의 형성시에 반도체 기판의 표면에 부착된 Si를 포함한 반응 생성물(이하 부착물질이라 함)을 제거하기 위해, 예정된 가스 분위기에서 반도체 기판을 플라즈마 처리(후처리)한다.
후처리는 게이트 전극을 다결정 실리콘의 패터닝에 의해 형성한 후 실시되는 처리로서, 예로서 다음과 같은 단점이 있다. 즉 반응 생성물이 제거되지 않은 경우, 이물질 발생의 원인이 되고, 반도체 집적 회로 장치의 신뢰성과 수율이 저하된다. 다른 반도체 기판의 게이트 전극을 패터닝함에 있어서, 게이트 전극의 패터닝 전에 다른 반도체 기판의 주면에 부착물질이 부착되면, 부착물질은 마스크를 이루게 되고, 게이트 전극 재료의 에칭 잔류물이 발생하게 된다. 또한 반도체 기판의 표면에 부착된 Cl 또는 Br이 제거되지 않으면, 반도체 제조장치의 일부가 Cl 또는 Br에 의해 부식된다. 또한 Cl 또는 Br는 유독성이 있으므로 인체에 해롭다.
SiGe층을 게이트 전극 재료로 사용할 때 후처리에서의 가스에 있어서, 예로서 O2/CHF3는 안정한 방전 범위를 제공하기 때문에 사용되고, 또한 이 가스는 게이 트 전극 재료로서 다결정 실리콘을 사용할 때 후처리에서 일반적으로 사용되는데, 데이터 양이 상당하고 그 도입은 용이해진다. 이것은 다결정 실리콘을 게이트 전극 재료로서 사용할 때와 유사하다.
그러나 SiGe층을 갖는 게이트 전극의 형성 기술에 따르면, 다음과 같은 문제점이 있는 것을 본 발명자의 경험과 검토에서 처음 발견되었다.
즉 그 문제점은 소위 측면 에칭이 발생하여 게이트 전극에서 SiGe층 부분의 양측면이 중심을 향하여 폴리싱되는 것이다.
먼저 본 발명자가 SiGe 에칭 성능을 평가했을 때, 측면 에칭은 발생하기 마련이었다. 더욱 상세히 평가했을 때, 측면 에칭은 에칭 챔버에서의 처리에서는 발생하지 않지만, 후처리를 후처리 챔버에서 실시할 때는 발생하는 것으로 발견되었다. 또한 측면 에칭의 존재 여부는 Ge의 농도에 의존한다는 사실이 발견되었다. 또한 측면 에칭의 형상은 CHF3의 농도의 감소 또는 후처리에서 방전의 감소를 연구한 후에도 개선되지 않았다.
이에 따른 본 발명의 목적은 SiGe을 갖는 게이트 전극의 형상을 개선할 수 있는 기술을 제공하는 것이다.
본 발명의 다른 목적은 SiGe을 갖는 게이트 전극의 제조 치수 정확성을 증진할 수 있는 기술을 제공하는 것이다.
본 발명의 또 다른 목적은 SiGe을 갖는 게이트 전극을 갖는 반도체 집적 회로 장치의 수율을 증진할 수 있는 기술을 제공하는 것이다.
본 발명의 또 다른 목적은 SiGe을 갖는 게이트 전극을 갖는 반도체 집적 회로 장치의 기능을 증진할 수 있는 기술을 제공하는 것이다.
본 발명의 또 다른 목적은 SiGe을 갖는 게이트 전극을 갖는 반도체 집적 회로 장치의 제조 단계를 간단화할 수 있는 기술을 제공하는 것이다.
본 발명의 또 다른 목적은 SiGe을 갖는 게이트 전극을 갖는 반도체 집적 회로 장치의 개발과 제조 시간을 단축할 수 있는 기술을 제공하는 것이다.
본 발명의 상기 및 기타 목적과 신규한 특성은 발명의 상세한 설명과 첨부한 도면으로부터 분명해질 것이다.
이하 본 발명의 대표적인 양태의 개요를 간단히 설명한다.
즉, 본 발명의 한 양태에 따르면, SiGe층을 갖는 게이트 전극 형성막을 패터닝하여, SiGe층을 갖는 게이트 전극을 반도체 기판 상에 형성한 다음, Ge와 거의 반응하지 않는 제1 가스와 Si를 에칭하는 기능을 갖는 제2 가스의 혼합 가스 분위기에서 반도체 기판을 플라즈마 처리하는 단계가 제공된다.
본 발명의 다른 양태에 따르면, 게이트 전극을 반도체 기판 상에 피착된 게이트 전극 형성막을 패터닝하여 반도체 기판 상에 형성한 다음, Ge와 거의 반응하지 않는 제1 가스와 Si를 에칭하는 기능을 갖는 제2 가스의 혼합 가스 분위기에서 반도체 기판을 플라즈마 처리하는 단계가 제공되는데, 게이트 전극 형성막을 피착하는 단계는 SiGe층을 피착하는 단계와 SiGe층으로부터 상향으로의 층에 다결정 실리콘층을 피착하는 단계를 포함한다.
본 발명의 다른 양태에 따르면, 플라즈마 처리 후에, 측벽 절연막을 게이트 전극의 측면에 형성하는 단계와, 게이트 전극의 상면과 반도체 기판의 주면의 일부를 노출시키는 단계와, 고융점을 갖는 금속막을 반도체 기판 상에 피착하는 단계와, 그리고 고융점을 갖는 금속 실리사이드막을 게이트 전극의 상면과 반도체 기판의 주면의 일부에 형성하는 단계가 더 제공된다.
본 발명의 다른 양태에 따르면, 고융점을 갖는 금속 실리사이드막은 코발트 실리사이드로 되어 있다.
본 발명의 다른 양태에 따르면, 게이트 전극을 반도체 기판 상에 피착된 게이트 전극 형성막을 패터닝하여 반도체 기판 상에 형성한 다음, Ge와 거의 반응하지 않는 제1 가스와 Si를 에칭하는 기능을 갖는 제2 가스의 혼합 가스 분위기에서 반도체 기판을 플라즈마 처리하는 단계가 제공되는데, 게이트 전극 형성막을 피착하는 단계는 SiGe층을 피착하는 단계와 SiGe층으로부터 상향으로의 층에 금속층을 피착하는 단계를 포함한다.
본 발명의 다른 양태에 따르면, 붕소를 SiGe층에 도입하는 단계가 더 제공된다.
본 발명의 다른 양태에 따르면, 제1 가스는 불활성 가스로 구성된다.
본 발명의 다른 양태에 따르면, 제1 가스는 Ar, He, Kr 또는 Xe로 구성된다.
본 발명의 다른 양태에 따르면, 제1 가스는 질소 가스이다.
본 발명의 다른 양태에 따르면, 제2 가스는 불소를 포함하는 가스로 구성된다.
본 발명의 다른 양태에 따르면, 제2 가스는 CHF3, CF4, C2F6 또는 SF6으로 구성된다.
본 발명의 다른 양태에 따르면, 제1 가스가 아르곤 가스로 구성되면, 분위기 압력은 70 파스칼과 동일하거나 그보다 작게 된다.
본 발명의 다른 양태에 따르면, 제1 가스가 아르곤으로 구성되면, 플라즈마를 형성하기 위한 마이크로웨이브 파워는 750W로 된다.
본 발명의 다른 양태에 따르면, 제1 가스가 아르곤으로 구성되고 제2 가스가 CHF3으로 구성되면, 제2 가스의 농도는 전체의 5%와 동일하거나 그보다 작게 된다.
본 발명의 다른 양태에 따르면, SiGe층을 갖는 게이트 전극 형성막을 패터닝할 때, 염소, 취소 및 이들의 혼합 가스의 분위기에서 플라즈마 에칭 처리가 실시된다.
본 발명의 다른 양태에 따르면, SiGe층의 Ge의 농도는 전체의 10%와 동일하거나 그보다 작게 된다.
본 발명의 다른 양태에 따르면, SiGe층의 Ge의 농도는 전체의 20%와 동일하거나 그보다 작게 된다.
본 발명의 다른 양태에 따르면, SiGe층의 Ge의 농도는 전체의 40%와 동일하거나 그보다 작게 된다.
본 발명의 다른 양태에 따르면, 게이트 전극의 패터닝 단계 후에 반도체 기판을 진공상태를 유지하면서 플라즈마 처리 단계로 이송하여 반도체 집적 회로 장 치를 제조하는 단계가 더 제공된다.
본 발명의 다른 양태에 따르면, 플라즈마 처리 후에 게이트 전극의 양측면에서의 사이드 에칭량은 SiGe층보다 게이트 전극의 일부에서 채널 길이방향에서의 길이의 40%와 동일하거나 그보다 작게 된다.
본 발명의 다른 양태에 따르면, 플라즈마 처리 후에 게이트 전극의 SiGe층에서 채널 길이방향에서의 길이는 SiGe층보다 게이트 전극의 일부에서 채널 길이방향에서의 길이와 동일하게 된다.
본 발명의 다른 양태에 따르면, 게이트 전극을 위해 동일한 반도체 기판 상에 형성된 n-채널형의 전계 효과 트랜지스터와 p-채널형의 전계 효과 트랜지스터의 게이트 전극이 사용된다.
본 발명의 실시예를 설명함에 있어서, 반도체 웨이퍼(반도체 기판)는 반도체 집적 회로, 사파이어 기판, 글라스 기판, 기타 절연, 비절연 또는 반도체 기판 뿐 아니라 이들 재료의 복합 기판의 제조에 사용된 실리콘 단결정 기판(일반적으로 실질적으로 편평한 원형)에 관련된다. 또한 용도에 있어서, 반도체 장치는 실리콘 웨이퍼 또는 사파이어 기판과 같은 반도체 또는 절연 기판 상에 형성된 반도체 장치 뿐 아니라 특별히 규정한 경우 외에는 글라스로 된 다른 절연 기판이나 TFT(박막 트랜지스터)와 STN(슈퍼 트위스티드 네마틱) 액정 등에 형성된 반도체 장치를 포함한다.
이하의 실시예에서 특별히 규정한 경우 외에는 간편을 위해서 필요한 바대로 설명을 복수개의 단락 또는 실시예로 분할된 실시예에 대해서 개진하겠지만, 서로 관련되지 않은 것은 없으며, 그러나 실시예 중에서 하나는 수정된 예, 부분적으로 또는 전체적으로 상세한 또는 보충적인 설명과 관련되어 있다.
더욱이 이하의 실시예에서 특별히 규정한 경우 외와, 수가 원리로서 특정 수에 명확히 제한되어 있는 경우 외에는 다수의 요소(부품의 수, 수치, 양 또는 범위를 포함)가 관련되지만, 수는 특정 수에 제한되지 않으나 특정 수와 동일 또는 클 수 있거나 아니면 동일 또는 작을 수 있다.
또한 이하의 실시예에서 특별히 규정한 경우 외와, 명확히 필요 불가결한 것으로 간주되는 경우 외에는 구성 요소(요소 단계 포함)는 당연히 필요 불가결한 것으로 되는 것이 아니다.
이와 유사하게 이하의 실시예에서 특별히 규정한 경우 외와, 원리로서 달리 명확히 간주되는 경우 외에는 구성 요소의 형상과 위치상 상관이 언급될 때, 그 형상에 실질적으로 근접하거나 유사한 형상을 갖는 구성 요소는 포함된다. 이것은 수치와 범위가 동일한 것에 대해 적용된다.
또한 실시예를 설명하기 위해 모든 도면에서 동일한 기능을 갖는 부분에는 동일한 도면부호를 붙였으며, 반복 설명은 생략했다.
더욱이 실시예에 따라서 전계 효과 트랜지스터를 대표하는 MISFET(금속 절연체 반도체 전계 효과 트랜지스터)는 MIS로 생략했고, p-채널형의 MISFET는 pMIS로 생략했으며, n-채널형의 MISFET는 nMIS로 생략했다.
이하 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제1 실시예
도 1은 제1 실시예에 따라서 반도체 집적 회로 장치의 제조 방법에 사용된 에칭 장치(1)의 구성을 도시한 것이다.
에칭 장치(1)는 SiGe층을 갖는 와이어링 형성막을 예정된 형상으로 패터닝하기 위한 일련의 처리를 실시하기 위한 장치이다. 에칭 처리될 반도체 웨이퍼는 웨이퍼 카세트 베이스(2a-2c)의 임의의 위치에 실장한다. 웨이퍼 카세트 베이스(2a-2c)에서의 반도체 웨이퍼는 공기 이송 로봇(3)에 의해 얼라인먼트 유닛(4)에 이송된다. 얼라인먼트 유닛(4)에서 반도체 웨이퍼의 노치(notch) 방향이나 방향성 평면에 대한 정렬이 이루어진다. 얼라인먼트 처리가 마무리된 반도체 웨이퍼는 공기 이송 로봇(3)에 의해 다시 로드/록(load/lock) 챔버(5)로 이송된다. 반도체 웨이퍼가 이송되면, 로드/록 챔버(5)에 진공이 이루어진다. 로드/록 챔버(5) 내에 진공이 마무리되면, 반도체 웨이퍼는 진공 이송 챔버(7)를 통과해서 진공 이송 로봇(6)에 의해 에칭 챔버(8) 내로 이송된다. 진공 상태는 진공 이송 챔버(7)에서도 유지된다.
에칭 챔버(8)에서, SiGe층을 갖는 와이어링 형성막은 예로서 플라즈마 건식 에칭 처리에 의해 예정된 형상으로 패터닝된다. 에칭 챔버(8)에서 방전 시스템으로서는 ECR(전자 사이클로트론 공진, electron cyclotron resonance), RIE(반응성 이온 에칭), 2개 주파수 RIE, 마그네트론 RIE 및 ICP(유도결합 플라즈마, inductively coupled plasma)와 같은 방전 시스템 모두 사용할 수 있다. 에칭 가 스는 후술하는 바와 같이 단일 가스이거나 Cl2, HBr, O2의 혼합 가스로 생성된다. 에칭 처리의 제1 단계에서는 산화실리콘막(SiO2)에 대해 낮은 선택 비율을 갖는 단일 Cl2 가스가 사용되고, 제2 단계에서 또는 그 후에는 비등방성 형상을 제공하기 위하여 HBr/Cl2, HBr/Cl2/O2와 같은 가스가 사용된다. 에칭 처리의 종료시점 탐지 단계와 오버에칭 단계에서는 HBr/O2 또는 Cl2/O2와 같은 산화실리콘막에 대해 높은 선택 비율을 갖는 가스가 사용된다.
에칭 처리가 마무리된 반도체 웨이퍼는 진공 이송 챔버(7)를 통과해서 다시 진공 이송 로봇(6)에 의해 후처리 챔버(9) 내로 이송된다. 즉 에칭 처리 후의 반도체 웨이퍼는 외부 공기와 접촉시키지 않고 진공 상태를 유지하면서 후처리 챔버(9) 내로 이송된다. 후처리 챔버(9)에서는 후술하는 바와 같이 반도체 웨이퍼에 플라즈마 처리를 실시한다. 후처리 챔버(9)의 방전 시스템에 대해서는 에칭 챔버(8)와 유사하게 ECR, RIE, 2개 주파수 RIE, 마그네트론 RIE 또는 ICP와 같은 모든 방전 시스템을 사용할 수 있다. 후처리가 마무리된 반도체 웨이퍼는 다시 진공 이송 로봇(6)에 의해 언로드/언록 챔버(10)로 이송되어 공기 이송 로봇(3)에 의해 웨이퍼 카세트 베이스(2c)를 통과해서 베이스(2a)로 되돌아간다.
다음에 제1 실시예에 있어서, 본 발명을 적용하는 경우, 예로서 동일한 반도체 기판 상에 논리 회로와 메모리 회로를 갖는 시스템 LSI(대규모 집적 회로)를 도 2-15를 참조하여 설명한다. 도 4b-9b와 도 11b-15b는 도 4a-9a와 도 11a-15a의 nMIS의 핵심 부분의 확대 단면도이다. pMIS 형성 영역의 게이트 전극 구조물은 nMIS 형성 영역의 게이트 전극 구조물과 동일하여 그 도해는 생략했다. 또 도 8은 본 발명을 실시하기 위해 본 발명자에 의해 연구된 기술의 문제점을 설명하기 위한 것이다.
먼저 도 2에 도시된 바와 같이, 예로서 p-형의 단결정 실리콘을 포함하는 반도체 기판(11S)을 준비한다. 이 단계에서 반도체 기판(11S)은 반도체 웨이퍼라 불리는 예로서 8인치(약 20㎝)의 편평한 원형을 갖는 반도체 박판이다. 반도체 기판(11S)의 주면에는 깊이가 약 300-400㎚인 그루브(12a)가 형성되어 있다. 그루브(12a)는 반도체 기판(11S)의 요소 형성 영역을 질화실리콘막으로 피복한 다음 요소 분리 영역에서 반도체 기판(11S)을 마스크로서 질화실리콘막으로 건식 에칭하여 형성한다.
이어서 그루브(12a)의 내부를 포함하는 반도체 기판(11S) 상에 예로서 약 600㎚의 막 두께를 갖는 산화실리콘막을 CVD(화학증착)로 피착한 다음 산화실리콘막을 CMP(화학기계적 폴리싱)로 폴리싱하여 산화실리콘막이 그루브(12a)의 내부에만 남도록 함으로써, 반도체 기판(11S)의 요소 분리 영역에서 예로서 그루브 타입의 요소 분리 부분(12, 트렌치 아이솔레이션)을 형성하고, 능동 영역을 평면도로 둘러싸인 요소 형성 영역에 형성한다.
다음에 도 3에 도시된 바와 같이, 반도체 기판(11S)의 nMIS 형성 영역에서 p-형 웰(13P, well)을 이온 주입, 예로서 붕소를 주입하여 형성하고, pMIS 형성 영역에서 n-형 웰(13N)을 이온 주입, 예로서 인을 주입하여 형성한다. 또한 이 경우 에, nMIS 형성 영역에서 nMIS의 항복전압을 제어하기 위한 불순물(예로서 붕소)을 이온 주입하고, pMIS 형성 영역에서 pMIS의 항복전압을 제어하기 위한 불순물(예로서 인)을 이온 주입한다.
다음에 p-형 웰(13P)과 n-형 웰(13N)의 각각의 표면을 HF(불화수소산)류의 세정용액으로 세정한 후, 반도체 기판(11S)을 예로서 약 850℃의 고온에서 습식 산화함으로써, 산화실리콘막을 각각 포함하는 세정 게이트 절연막(14)을 p-형 웰(13P)과 n-형 웰(13N)의 각각의 표면에 형성한다. 게이트 절연막(14)의 막 두께는 예로서 3㎚와 동일하거나 작은, 예로서 약 2.5㎚이다. 또한 여기서 언급하는 게이트 절연막(14)의 막 두께는 이산화실리콘막의 두께로 치환된 막 두께로서, 실제막 두께와 일치하지 않을 수 있다.
게이트 절연막(14)은 산화실리콘막 대신에 실리콘 산질화물막으로 구성될 수 있다. 즉 후술하는 바와 같이 게이트 절연막(14)의 막 두께가 얇아지면, 처리에서 열처리에 의해 게이트 전극의 일부를 구성하는 SiGe층의 불순물(붕소)의 일부가 게이트 절연막(14)으로 침입하여 반도체 기판(11S) 내로 확산하게 되고, 항복전압이 변경될 수 있다. 산화실리콘막과 비교하여, 불순물은 실리콘 산질화물막으로 침입하여 게이트 절연막(14)이 실리콘 산질화물막으로 구성됨으로써, 항복전압의 변경이 억제될 수 있다. 또한 산화실리콘막과 비교하여 실리콘 산질화물막에 따라서 계면 레벨의 발생을 억제하거나 막에서 전자 트랩을 감소시키는 높은 효과가 나타나며, 이에 따라서 게이트 절연막(14)의 고온 캐리어 저항이 증진될 수 있고, 또 절연 저항이 증진될 수 있다.
실리콘 산질화물막을 형성하기 위한 일례로서, 반도체 기판(1)은 NO, NO2, 또는 NH3와 같은 질소포함 가스 분위기에서 열처리할 수 있다. p-형 웰(13P)과 n-형 웰(13N)의 각각의 표면에 산화실리콘을 포함하는 게이트 절연막(14)을 형성한 다음, 반도체 기판(11S)을 상기한 질소포함 가스 분위기에서 열처리하고, 게이트 절연막(14)과 반도체 기판(11S)의 계면에서 질소를 편석하여 전술한 것과 유사한 효과를 더 얻을 수 있다.
또한 게이트 절연막(14)은 예로서 질화실리콘막 또는 산화실리콘막 및 질화실리콘막의 복합 절연막으로 형성할 수 있다. 산화실리콘을 포함하는 게이트 절연막(14)이 5㎚ 이하, 특히 이산화실리콘막으로 치환된 3㎚ 이하의 막 두께로 얇아지면, 스트레스에 의한 터널 전류 또는 고온 캐리어의 발생에 직접적으로 기인하여 절연 저항에 열화가 일어난다. 질화실리콘막은 산화실리콘막의 유전 상수보다 높게 제공되어 이산화실리콘 치환 막 두께는 실제 막 두께보다 얇아지게 된다. 즉 질화실리콘막을 제공하는 경우에, 질화실리콘막이 물리적으로 두꺼워질 때도 상대적으로 얇은 이산화실리콘막의 캐패시턴스에 대등한 캐패시턴스가 제공될 수 있다. 따라서 게이트 절연막(14)을 단일 질화실리콘막 또는 질화실리콘과 산화실리콘의 복합막으로 구성함으로써, 유효 막 두께는 산화실리콘막에 의해 구성된 절연막의 두께보다 두꺼워질 수 있으며, 이에 따라서 터널 누설 전류 또는 고온 캐리어의 발생에 의해 절연 저항에 열화가 개선될 수 있다.
이 경우에, 단일 절연막 또는 복합 절연막의 이산화실리콘 치환막 두께(추후 치환 막 두께라 함) dr는 목적물을 구성하는 절연막의 특정 유전상수를 εi로 표시하고, 그 막 두께를 di로 표시하며, 이산화실리콘의 특정 유전상수를 εs로 표시할 때 다음과 같은 공식으로 규정되는 막 두께로 된다.
dr=Σεi/εs di
예로서 이산화실리콘(SiO2)과 질화실리콘(Si3N4)의 유전상수는 각각 4-4.2와 8이 된다. 따라서 예로서 질화실리콘의 유전상수를 산화실리콘의 유전상수보다 2배로 계산함으로써, 6㎚의 막 두께를 갖는 질화실리콘막의 이산화실리콘 치환 막 두께는 3㎚로 된다. 즉 6㎚의 막 두께를 갖는 질화실리콘막을 갖는 복합막을 포함하는 게이트 절연막의 캐패시턴스는 3㎚의 막 두께를 갖는 산화실리콘을 포함하는 게이트 절연막의 캐패시턴스와 동일하게 된다. 또한 2㎚의 막 두께를 갖는 산화실리콘막과 2㎚의 막 두께(치환 막 두께=1㎚)를 갖는 질화실리콘을 포함하는 게이트 절연막의 캐패시턴스는 3㎚의 막 두께를 갖는 단일 산화실리콘막을 포함하는 게이트 절연막의 캐패시턴스와 동일하다.
이어서 도 4a 및 4b에 도시된 바와 같이, 게이트 전극 형성막(15)을 다결정 실리콘층(15a), SiGe층(15b) 및 다결정 실리콘층(15c)을 하부 층으로부터 반도체 기판(11S) 상에 CVD 처리로 연속 피착하여 형성한다.
다결정 실리콘층(15a)은 보조 기능으로 제공되어 전기 특성에 영향을 미치지 않고 SiGe층(15b)을 형성한다. 즉 다결정 실리콘층(15a)은 SiGe층(15b)의 형성에 있어서 막 형성의 초기 단계에서 핵을 생성하고 또 균일한 두께를 갖는 SiGe층(15b)을 형성하는데 도와준다. 다결정 실리콘층(15a)이 없는 경우에, SiGe층(15b)의 막 형성의 초기 단계에서의 핵 생성은 실행되기 어렵고, SiGe층(15b)의 불규칙성이 커진다. 다결정 실리콘층(15a)의 두께는 예로서 약 3㎚이다.
SiGe층(15b)은 다결정 실리콘층(15a) 상에 피착한다. SiGe층(15b)의 두께는 예로서 100-200㎚이다. 또한 SiGe층(15b)의 조성에 따르면, Ge의 농도는 전체의 10%와 동일하거나 그보다 높게 한다. SiGe층(15b)의 Ge의 농도가 높아질수록 바람직하다. 이것은 예로서 다음과 같은 이유에서다. 붕소는 SiGe층(15b)에 도입되어 저항을 감소시키고, 일함수를 예정치로 설정시키며, SiGe층(15b)의 Ge의 농도가 높은 경우, 붕소의 농도가 감소될 수 있으며, 이에 따라서 붕소 디플리션(depletion)이 억제될 수 있고, 붕소 디플리션에 의한 공격자점이 억제되거나 방지될 수 있다. 붕소 잔류물의 농도를 감소시킬 수 있는 이유는 SiGe층(15b)의 Ge의 농도가 높을 때 붕소의 활성화 효율이 증진될 수 있고, 또 이에 따라서 붕소의 농도가 낮을 때에도 SiGe층(15b)의 저항이 감소될 수 있기 때문이다. 또한 SiGe층(15b)의 Ge의 농도가 높은 경우에, 붕소의 농도가 낮을 때에도 SiGe층(15b)의 일함수는 예정치로 맞출 수 있다.
제1 실시예에 따라서 Ge의 농도는 그에 따라서 20%와 동일하거나 그 이상, 바람직하게는 40%와 동일하거나 그 이상으로 된다. 후술하는 바와 같이, SiGe층(15b)의 Ge 농도가 높게 되면, SiGe층(15b)의 패터닝 후의 후처리에 있어서, SiGe층(15b)의 측면이 폴리싱되는 소위 측면 에칭이 발생하는데, 그러나 제1 실시예에 따라서 측면 에칭은 억제되거나 방지되어 Ge 농도를 높게 할 수 있다.
특히 CMIS(상보형 MIS)에서 SiGe층(15b)의 Ge 농도가 40%와 동일하거나 그 이상인 영역에서 게이트 전극은 단일 게이트 전극 구조물로 구성할 수 있다. 즉 게이트 전극 재료를 다결정 실리콘으로 구성할 때, CMOS 회로의 nMIS의 게이트 전극은 인의 도입에 의해 n-형 다결정 실리콘으로 구성되고, pMIS의 게이트 전극은 붕소의 도입에 의해 p-형 다결정 실리콘으로 구성되는 소위 이중 게이트 전극 구조물을 채택하는 경우가 된다. 구조물에 따르면, nMIS와 pMIS의 항복전압의 감소는 반도체 기판의 불순물 농도를 증가시키지 않고 nMIS와 pMIS에 따라서 게이트 전극의 일함수를 변경시킴으로써 방지될 수 있다. 그러나 인과 붕소는 마스크로서 다른 포토레지스트로 선택적으로 도입되고, 이에 따라서 제조 단계는 복잡하게 되며, 제조 단계의 수도 증가하여 제품 단가가 올라가게 된다. 또한 게이트 전극을 에칭 처리에 의해 패터닝하는 경우에, 게이트 전극 부분에 포함된 불순물은 nMIS와 pMIS에 의해 달라지며, 이에 따라서 게이트 전극의 형상에 차등이 발생하고, 게이트 전극의 제조의 치수에서 분산이 기인되며, 제조 치수의 정확성이 나빠진다.
그에 비하여 제1 실시예에 따르면, SiGe층(15b)의 Ge 농도를 40%와 동일하게 하거나 그 이상으로 하여 SiGe층(15b)의 일함수를 붕소의 도입에 의해 n-형 다결정 실리콘의 일함수(약 4.15V)와 p-형 다결정 실리콘의 일함수(약 5.15V) 사이의 값으로 용이하게 설정할 수 있다.
따라서 인과 붕소의 두가지 종류의 불순물을 게이트 전극에 도입할 필요는 없다. 즉 nMIs와 pMIS 양자의 게이트 전극이 단순히 붕소만을 도입하는 p-형 단일 게이트 전극 구조물에 의해 구성될 수 있다. 따라서 제1 실시예에 따르면, CMOS 회로를 구성하는 nMIS와 pMIS의 항복전압의 감소가 반도체 기판(11S)의 불순물의 농도를 증가시키지 않고 방지될 수 있다. 또한 반도체 집적 회로 장치의 제조 단계가 간단해지고, 더욱이 반도체 집적 회로 장치의 제조 단계의 수가 감소될 수 있다. 따라서 반도체 집적 회로 장치의 개발 및 제조 시간이 단축될 수 있다. 또한 반도체 집적 회로 장치의 단가가 감소될 수 있다. 또한 게이트 전극의 패터닝에 있어서, nMIS와 pMIS에 의한 게이트 전극의 형상에 차등을 고려할 필요가 없고, nMIS와 pMIS에서 게이트 전극의 제조 치수의 분산이 감소되고, 이에 따라서 게이트 전극의 제조 치수의 정확성이 증진될 수 있다. 따라서 반도체 집적 회로 장치의 수율이 증진될 수 있다. 또한 반도체 집적 회로 장치의 성능이 증진될 수 있다.
SiGe층(15b)은 모노실란(SiH4)과 게르만(GeH4)의 혼합 가스를 사용하여 CVD 처리로 형성할 수 있다. 그러나 SiGe층(15b)의 형성에 있어서, 붕소는 실란(SiH4), 게르만(GeH4) 및 디보란(B2H6)을 소스 가스로 이용하여 CVD 처리로 층을 피착함으로써 SiGe층을 형성하는데 현장에서 도입할 수도 있다.
다결정 실리콘층(15c)은 SiGe층(15b) 상에 피착한다. 다결정 실리콘층(15c)은 코발트(Co)의 피착과 후술하는 바와 같이 코발트 실리사이드의 형성을 고려하여 제공한다. 즉 코발트가 SiGe층(15b) 상에 직접 형성될 때, SiGe와 Co 사이의 양립성이 낮아지고, 게이트 전극의 저항 값이 높아지며, 이에 따라서 다결정 실리콘층(15c)이 그를 방지하기 위해 제공되는 것이다. 다결정 실리콘층(15c) 상에 형성된 산화실리콘으로 된 마스크를 후술하는 바와 같이 에칭으로 제거함에 있 어서, 다결정 실리콘층(15c)의 두께는 다결정 실리콘층(15c)이 오버에칭 처리에 의해서도 침입되지 않도록 예로서 약 50㎚가 되도록 설정한다. 이것은 SiGe층(15b)이 마스크를 에칭으로 제거한 후에 실시되는 세정 처리에서 세정 용액에 직접 노출되는 것을 방지하기 위한 것이다.
다음에 도 4에서 화살표로 표시한 바와 같이, 전술한 붕소를 이온 주입 처리로 게이트 전극 형성막(15)에 도입한다. 전술한 바와 같이, 40%와 동일하거나 그 보다 높은 Ge 농도를 갖는 SiGe층(15b)에 따라서 붕소만으로 된 단일 게이트 전극 구조물이 구성된다. 또한 붕소를 전술한 바와 같이 SiGe층(15b)을 형성하는데 현장에서 도입할 때 붕소를 다시 이온 주입할 필요가 없다.
이어서 도 5a 및 5b에 도시된 바와 같이, 예로서 산화실리콘막을 포함하는 절연막(16)을 CVD 처리로 다결정 실리콘층(15c) 상에 형성한다. 절연막(16)은 건식 에칭 처리로 게이트 전극 형성막을 패터닝할 때 마스크를 구성한다. 절연막(16)의 막 두께는 SiGe층(15b)이 에칭될 때 그 매트릭스가 에칭되지 않도록 예로서 약 50㎚가 되도록 충분한 두께로 설정될 것을 필요로 한다.
다음에 예로서 절연막(16) 상에 0.1㎛의 두께를 갖는 반사 방지막(17)을 코팅한 후, 예로서 약 0.5㎛의 두께를 갖는 포토레지스트 패턴(18)을 그 위에 형성한다. 포토레지스트 패턴(18)은 반사 방지막(17) 상에 유기 포토레지스트막을 코팅하고, 포토레지스트막을 포토마스크를 통하여 엑사이머 레이저와 같은 노출 빔으로 조사함으로써 포토레지스트막을 노출시켜서 형성한다.
다음에 에칭 마스크로서 포토레지스트 패턴(18)을 사용하여 그로부터 노출된 반사 방지막(17)과 절연막(16)을 건식 에칭 처리로 에칭하고 제거한다. 이 경우에, 반사 방지막(17)과 절연막(16)의 에칭 처리에 있어서, 예로서 평행한 평판형의 에칭 장치가 사용되고, 반사 방지막(17)과 절연막(16)은 별도의 챔버에 의해 에칭 처리된다.
반사 방지막(17)의 에칭 처리에 있어서, 예로서 O2/N2/CF4를 처리 가스로 사용한다. 또 절연막의 에칭 처리에 있어서, 예로서 C4F8/Ar/O2를 처리 가스로 사용한다. C4F8과 같은 고탄소율을 갖는 가스를 사용하여 절연막(16)을 에칭하는 처리에 있어서, 매트릭스의 다결정 실리콘층(15c)에 대한 에칭 비율의 선택도가 제공될 수 있고, 이에 따라서 다결정 실리콘층(15c)의 폴리싱 양을 감소시킬 수 있다.
이어서 포토레지스트 패턴(18)과 반사 방지막(17)을 도 6a와 6b에 도시된 바와 같이 애싱(ashing)으로 제거하고 또 반도체 기판(11S)을 습식 세정 처리함으로써, 건식 에칭 처리에 의해 발생한 폴리머를 제거한다.
다음에 에칭 마스크로서 건식 에칭 처리에 의해 패터닝된 절연막(16)을 사용하여 그로부터 노출된 게이트 전극 형성막(15)(즉 다결정 실리콘막(15a)), SiGe층(15b) 및 다결정 실리콘막(15c))을 건식 에칭 처리로 에칭하고 제거한다.
건식 에칭 처리는 도 1에 도시된 에칭 장치(1) 내의 에칭 챔버(8)에서 실시한다. 처리에 있어서, 비등방성 형상(수직성)이 요구되고, 매트릭스의 게이트 절연막(14)에 대한 높은 선택도가 요구된다. 따라서 제1 실시예에 따르면, 예로서 마이크로웨이브 에칭기가 사용되고, 예로서 에칭 조건은 다음의 5단계로 구성된다.
제1 단계는 산화실리콘막에 대한 비선택성 조건으로 구성하는 것이다. 예로서 처리 가스로서 Cl2를 사용하고, 그 유량은 예로서 약 80㎖/분으로 설정한다. 또 압력은 예로서 0.4 파스칼로 설정한다. 또한 마이크로웨이브/RF는 예로서 약 400/80 W로 설정한다. 처리 시간 주기는 예로서 약 5초로 설정한다.
제2 단계는 주로 방전의 안정성을 제공하기 위한 조건으로 구성하는 것이다. 처리 가스로서 예로서 HBr/Cl2를 사용하고, 그 유량은 예로서 약 20-90㎖/분으로 설정한다. 또 압력은 예로서 0.4 파스칼로 설정한다. 또한 마이크로웨이브/RF는 예로서 약 800/40 W로 설정한다. 처리 시간 주기는 예로서 약 2초로 설정한다.
제3 단계는 산화실리콘막에 대한 낮은 선택도를 갖는 조건으로 구성하는 것이다. SiGe층(15b)의 중간 두께 지점에 이를 때까지 제3 단계에서 에칭하고 제거한다. 처리 가스로서 예로서 HBr/Cl2/O2를 사용하고, 그 유량은 예로서 약 90/20/3㎖/분으로 설정한다. 또 압력은 예로서 0.4 파스칼로 설정한다. 또한 마이크로웨이브/RF는 예로서 약 400/30(또는 40) W로 설정한다. 처리 시간 주기는 예로서 약 30초로 설정한다.
제4 단계는 산화실리콘막에 대한 높은 선택도를 갖는 조건으로 구성하는 것이다. 최하 층의 다결정 실리콘층(15a)에 이를 때까지 제4 단계에서 모두 에칭하여 제거한다(바로 에칭). 바로 에칭이라 함은 게이트 절연막(14)이 요소 분리 부분(12)의 경사진 부분을 제외한 부분에서 노출되는 시점에 관련된다. 처리 가스로서 예로서 HBr/O2를 사용하고, 그 유량은 예로서 약 74/3㎖/분으로 설정한다. 또 압력은 예로서 0.4 파스칼로 설정한다. 또한 마이크로웨이브/RF는 예로서 약 400/25 W로 설정한다. 처리 시간 주기는 바로 에칭에 이르는 것으로 한다. 이 경우에, HBr/O2를 사용할 때는 SiBr(파장 길이=426㎚)의 탐지에 의해, 또 Cl2/O2 를 사용할 때는 SiCl(파장 길이=391㎚)의 탐지에 의해 각각의 종료시점이 탐지될 수 있다.
제5 단계는 오버에칭 처리로서, 다결정 실리콘층(15a, 15b)의 에칭 잔류물의 제거 조건으로 구성하는 것이다. 처리 가스로서 상기한 바와 같이 산화실리콘막에 대한 높은 선택도를 갖는 예로서 HBr/O2 또는 Cl2/O2를 사용하고, 그 유량은 예로서 약 105/8㎖/분으로 설정한다. 또 압력은 예로서 0.6 파스칼로 설정한다. 또한 마이크로웨이브/RF는 예로서 약 400/45 W로 설정한다. 처리 시간 주기는 예로서 약 30초로 설정한다.
도 7a와 7b에 도시된 바와 같이 게이트 전극 형성막을 에칭 처리하여 게이트 전극(15g)을 형성한다. 처리 후에 게이트 전극(15g)의 측면은 반도체 기판(11S)의 주면에 실질적으로 수직으로 형성한다. 즉 측면 에지는 게이트 전극(15g)의 측면에 발생하지 않는다.
다음에 처리가 마무리된 반도체 기판(11S)을 도 1의 에칭 장치(1)에서 꺼내서 반도체 기판(11S)을 외부 공기에 노출시키지 않고 진공을 유지한 상태에서 후처리 챔버(9) 내로 이송한다. 후처리의 목적은 게이트 전극 형성막(15)의 에칭 처리에서 생성된 Si를 포함한 반응 생성물(SiCl, SiOCl, SiOBr)을 제거하고 또 반도체 기판(11S)의 표면에 흡수된 Cl, Br 또는 Cl, Br를 포함한 반응 생성물을 제거하는 것이다.
후처리를 실시하지 않는 경우에, 반응 생성물(특히 Si를 포함하는 반응 생성물)은 그 후의 세정 처리에 의해서 만으로는 제거되지 않으며, 이에 따라서 다음 단계에서 반응 생성물은 박리되어 이물질을 발생시키게 된다. 또한 에칭 처리가 마무리된 후의 반도체 기판(11S)이 웨이퍼 카세트로 되돌아가면, 반응 생성물은 에칭 처리 전에 다른 반도체 기판(11S)의 주면에 부착하게 되고, 다른 반도체 기판(11S)에 대해 게이트 전극 형성막의 에칭 처리를 실시하면, 부착된 물질은 마스크를 구성하여 에칭의 잔류물을 발생시키게 된다.
또 반도체 기판(11S)의 표면에 부착된 Cl 또는 Br이 제거되지 않으면, 에칭 장치의 부분은 Cl 또는 Br에 의해 부식된다. 또한 Cl 또는 Br은 상당히 유독하기 때문에 인체에 나쁜 영향을 미친다. 따라서 에칭 처리 후의 후처리는 필요 불가결한 것이다. 다결정 실리콘을 게이트 전극 재료로 사용하는 경우에도 후처리는 실시되며, 예로서 O2/CHF3가 그 경우에 처리 가스로서 사용된다.
따라서 SiGe층이 게이트 전극 재료로서 사용될 때도 후처리는 동일한 조건하에서 실시된다. 즉 다결정 실리콘이 게이트 전극 재료로서 사용될 때의 후처리과 유사하게, 후처리는 예로서 O2/CHF3 가스를 사용하여 실시된다. O2/CHF 3 가스는 안정한 방전 범위를 제공하기 때문에 후처리에 사용되고, 또한 그 가스는 다결정 실리콘이 게이트 전극 재료로서 사용될 때 일반적으로 후처리에 사용되며, 또 데이터 양이 막대하기 때문에 도입하기 용이하다.
그 결과, 도 8a 및 8b에 도시된 바와 같이, SiGe층(15b)의 양측면이 중심을 향하여 폴리싱되는 측면 에칭을 발생시킨다는 것을 본 발명자는 처음 발견하게 됐다. 이하 도 8a와 8b를 참조로 하여 사이드 에칭량을 설명한다. 즉 사이드 에칭량(LS1+LS2)은 SiGe층(15b)의 채널 방향에서의 길이 LB를 게이트 전극(15g)의 다결정 실리콘층(15a, 15b)의 채널 방향(반도체 기판(11S)의 주면을 따른 방향)에서의 길이 LA를 차감하여 생긴 값이다(LS1+LS2=LA-LB). 여기서 사이드 에칭량을 잔류 다결정 실리콘층(15a, 15b)의 채널 방향에서의 길이에 대한 비율로 규정하면, 사이드 에칭량은 ((LA-LB)/LA×(100%))로 표시될 수 있다. 도 8a 및 8b에서 사이드 에칭량은 약 70%(즉 70%가 폴리싱된다)이다.
도 8a 및 8b는 SiGe층(15b)의 농도가 예로서 50%로 되는 경우를 도시한 것이다. 후처리 조건에 상세히 기술되어 있는 바와 같이, 예로서 O2/CHF3 가스 유량은 600/40㎖/분으로 설정되어 있고, 압력은 100 파스칼로 설정되어 있으며, 마이크로웨이브 파워는 1000 W로 설정되어 있으며, 방전 시간은 20초로 설정되어 있다.
또한 본 발명자는 O2 유량을 예로서 O2/CHF3=600/40㎖/분으로 낮춘 조건의 후처리 조건하에서 후처리를 실시했지만, 측면 에칭은 이 경우에서도 발생했다. 즉 측면 에칭은 단순히 O2 양을 감소시켜서 방지될 수 없다는 사실이 발견되었다.
그러나 측면 에칭은 단일 O2 가스의 조건하에서는 발생하지 않는다. 이것은 불소류의 가스가 없기 때문에 Si의 에칭이 진행되지 않기 때문이다. 그러나 반도 체 기판의 표면 상의 부착물질은 단지 O2에 의해 제거되지 않기 때문에, 이 조건을 실제 처리에서는 적용할 수 없다.
또한 측면 에칭은 O2에 매우 소량의 CHF3를 첨가한 조건, 예로서 O2/CHF3=600/10㎖/분의 조건하에서도 발생한다. 또한 본 발명자의 경험에 따르면, SiGe층의 Ge 농도가 20%일 때는 측면 에칭은 발생하지 않는다.
경험의 결과에 기초하여 연구한 결과, 본 발명자는 O2/CHF3를 후처리 조건으로 사용할 때 O2와 Ge는 플라즈마에서 서로 폭발적으로 반응하고, 높은 휘발성의 GeO를 발생시켜서(이에 따라서 Ge 농도가 증가하면, 사이드 에칭량도 증가한다) 그 결과로서 측면 에칭이 발생하게 되는 상상 속의 모델을 처음 발견했다.
따라서 제1 실시예에 따르면, 후처리 조건으로서 플라즈마 처리를 Ge와 거의 반응하지 않는 가스와 Si의 에칭 기능을 갖는 가스의 혼합 가스 분위기 하에서 실시한다. 가스는 Ge와 거의 반응하지 않기 때문에, 아르곤 가스와 같은 불활성 가스를 사용하고, 또한 Si를 에칭시키는 기능을 갖는 가스로서 CHF3와 같은 불소를 포함한 가스를 사용한다.
그 결과 도 9a 및 9b에 도시된 바와 같이, 게이트 전극(15)의 측면의 수직 형상을 얻을 수 있게 된다. 도 9a 및 9b는 측면 에칭이 다소 발생하는 경우를 예시한 것이지만, 후처리 조건에 따라서 게이트 전극(15g)은 측면 에칭을 없게 하는 상태에서 또한 형성할 수 있다. 또한 이 경우의 후처리의 시간 주기는 다결정 실 리콘층(15c)을 폴리싱하는 양이 O2/CHF3 조건과 실질적으로 조화하여 설정되고, 또 측면 에칭이 에칭 양이 작기 때문에 발생하는 것이 아니도록 설정된다.
특정 후처리 조건의 일례는 다음과 같다. 즉 예로서 Ar/CHF3는 약 400/20㎖/분이고, 압력은 약 70 파스칼이며, 마이크로웨이브 파워는 약 750 W이며, 방전 시간 주기는 약 20초이다. 또한 SiGe층(15b)의 Ge 농도는 예로서 20%와 동일하거나 그보다 크다. 본 발명자에 의한 실험의 결과에 따르면, 후처리에 있어서 고농도의 CHF3 조건하에서, 예로서 Ar/CHF3=600/40㎖/분의 조건하에서, 예로서 Si, H 및 F를 포함하는 복합물의 피착이 발생하고, 에칭은 진행하지 않으며, 이에 따라서 CHF3의 농도는 적절하게 약 5%와 동일하거나 그보다 낮게 된다. 또한 O2/CHF3 와 비교하여 Ar/CHF3는 좁은 방전 안정화 구역으로 제공되고, 방전은 압력이 80 파스칼과 동일하거나 그보다 높고, 마이크로웨이브 파워는 1000 W와 동일하거나 그보다 크게되는 조건하에서 불안정하게 된다. 따라서 상기한 조건으로부터 포스트처리 조건은 CHF3의 농도가 약 5%이고, 압력은 70 파스칼과 동일하거나 그보다 낮으며, 마이크로웨이브 파워는 약 750 W인 것이 바람직하다.
또한 상기한 후처리 조건에 따라서 Ge와 반응하기 거의 어려운 가스로서 높은 방전 안정성을 갖는 Ar이 사용되지만, 가스는 그에 제한되지 않고 여러 가지로 변경될 수 있으며, Ar 대신에 헬륨(He), 네온(Ne), 크립톤(Kr) 또는 크세논(Xe)과 같은 다른 불활성 가스를 또한 사용할 수 있다. 또한 Ar 대신에 질소(N2) 가스를 사용할 수 있다. 이 경우에, 후처리에서 게이트 전극의 표면(측면 또는 상면)에 질화실리콘(SiN)막을 형성한 결과로서, SiN막은 보호성막으로 되고, 게이트 전극의 양측면의 에칭을 방지하는 기능을 갖게 된다.
또한 Si를 에칭하는 기능을 갖는 가스로서 CHF3가 사용되지만, 가스는 그에 제한되지 않고 여러 가지로 변경될 수 있으며, CHF3 대신에 CF4, C2F6 또는 SF6과 같이 불소 함유 가스를 또한 사용할 수 있다. Ar/CF4의 후처리 가스의 조건하에서, 다결정 실리콘 충(15a, 15c)의 에칭속도는 크다. 예로서 Ar/CF4=400/40㎖/분의 에칭속도는 Ar/CHF3의 에칭속도보다 약 9배 크다. 따라서 이 경우에 후처리 시간 주기는 예로서 약 5초로 단축된다. 이 경우에 사이드 에칭량은 약 20%인 Ar/CHF3의 양보다 크나, O2/CHF3의 조건하에서 측면 에칭은 발생하지 않는다. 즉 사이드 에칭량은 비교적 큰 측면 에칭을 갖는 Ar/CF4의 가스계에서 약 20%이다. 이와 같은 방식으로 본 발명에 따르면, 사이드 에칭량은 40%와 동일하거나 그보다 낮게 할 수 있고, Ar/CF4 가스의 사용시에 실제적으로 제공된 결과로서 사이드 에칭량은 약 20%로 할 수 있으며, Ar/CHF3 가스의 사용시에 실제적으로 제공된 결과로서 사이드 에칭량은 10%와 동일하거나 그보다 낮게 할 수 있다.
이와 같은 방식으로 제1 실시예에 따르면, 후처리 후에도 SiGe층(15b)을 갖는 게이트 전극(15c)의 단면 형상은 개선될 수 있다. 즉 게이트 전극(15g)를 제조 하는 치수의 정확성이 증진될 수 있다. 따라서 제1 실시예에 따르면, 반도체 집적 회로 장치의 수율이 증진될 수 있다. 또한 반도체 집적 회로 장치의 성능이 증진될 수 있다.
도 10은 전반사 형광 X-선에 의해 반도체 기판(11S)에 부착된 Cl 또는 Br의 제거 성능을 조사한 결과를 도시한 것이다. 도 10의 횡좌표의 기호 A1-A3은 포스트처리 가스(본 발명)로서 Ar/CHF3를 사용한 경우를 나타낸 것인데, 기호 A1은 10초의 후처리 시간 주기의 경우를 나타낸 것이고, 기호 A2는 20초의 후처리 시간 주기의 경우를 나타낸 것이며, 기호 A3은 25초의 후처리 시간 주기의 경우를 나타낸 것이다. 또한 기호 B는 후처리 가스(본 발명)로서 Ar/CF4를 사용한 경우를 나타낸 것으로서, 5초의 후처리 시간 주기의 경우이다. 또한 기호 C는 후처리 가스 조건(본 발명자에 의해 연구된 기술)으로서 O2/CHF3를 사용한 경우를 나타낸 것으로서, 20초의 후처리 시간 주기의 경우이다. 기호 D는 후처리를 실시하지 않은 경우를 나타낸 것이고, 기호 E는 게이트 전극의 패터닝과 후처리를 실시하지 않은 경우를 나타낸 것이다. Cl과 Br의 제거 성능에 관하여 Ar/CHF3 조건하에서는 O2/CHF3와 동일하거나 높은 효과를 얻는 것이 도 10으로부터 명확하다. 상기한 후처리 후에, 반도체 기판(11S)을 도 1에 도시된 에칭 장치(1)로부터 꺼낸다.
다음에 도 11a 및 11b에 도시된 바와 같이, 이온 주입, 예로서 인을 마스크로서 게이트 전극(15g)을 갖는 nMIS 영역에 주입함으로써, nMIS의 소스와 드레인(LDD : 약하게 도핑된 드레인)을 구성하는 낮은 농도의 불순물을 갖는 n--형 반도체 영역(19a)을 형성한다. 이어서 이온 주입, 예로서 붕소를 마스크로서 게이트 전극(15g)을 갖는 pMIS 형성 영역에 주입함으로써, pMIS의 소스와 드레인을 구성하는 낮은 농도의 불순물을 갖는 p--형 반도체 영역(20a)을 형성한다.
이어서 CVD 처리에 의해 반도체 기판(11S) 상에 예로서 산화실리콘으로 된 절연막을 피착한 후에, 피착물을 비등방성 건식 에칭으로 에칭백한다. 이 경우에, 절연막(16)이 또한 에칭백되며, 다결정 실리콘층(15c)이 노출된다. 이와 같은 방식으로 도 12a 및 12b에 도시된 바와 같이, 게이트 전극(15g)의 양측면에 측벽(21, 측벽 절연막)이 형성된다.
다음에 도 13a 및 13b에 도시된 바와 같이, 이온 주입, 예로서 인을 마스크로서 게이트 전극(15g)과 측벽(21)을 갖는 nMIS 영역에 주입함으로써, nMIS의 소스와 드레인을 구성하는 높은 농도의 불순물을 갖는 n+-형 반도체 영역(19b)을 형성한다. 이어서 이온 주입, 예로서 붕소를 마스크로서 게이트 전극(15g)과 측벽(21)을 갖는 pMIS 형성 영역에 주입함으로써, pMIS의 소스와 드레인을 구성하는 높은 농도의 불순물을 갖는 p+-형 반도체 영역(20b)을 형성한다. 여기까지의 단계에 의해 LDD 구조물의 소스와 드레인을 각각 갖는 nMISQn과 pMISQp가 실질적으로 마무리된다.
다음에 반도체 기판(11S) 상에 스퍼터링 처리에 의해 예로서 코발트(Co)를 피착함으로써, 코발트 층과 반도체 기판(11S)과 다결정 실리콘층(15c)에 접촉하는 계면 부분에서 예로서 코발트 실리사이드(CoSix)(실리사이드 처리)로 된 실리사이드 층(22)을 도 14에 도시된 바와 같이 형성한다. 그와 같은 실리사이드 층(22)을 형성함으로써, 와이어링과 n+-형 반도체 영역(19b), p+-형 반도체 영역(20b)과 게이트 전극(15g)사이의 접점 저항이 감소될 수 있다. 또한 기생 캐패시턴스가 감소될 수 있다. 따라서 매우 작은 요소(nMISQn, pMISQp)를 갖는 반도체 집적 회로 장치의 작동 속도의 증가가 증진될 수 있다. 또한 코발트 실리사이드 층 대신에 텅스텐 실리사이드 층 또는 티타늄 실리사이드 층을 구성할 수도 있다.
이어서 도 15에 도시된 바와 같이, 반도체 기판(11S) 상에 예로서 산화실리콘막을 포함하는 절연막(23a)을 CVD 처리로 피착한 후, 절연막(23a)에 접점 홀(24)을 뚫어서 실리사이드 층(22)을 노출시킨다. 다음에 반도체 기판(11S) 상에 예로서 텅스텐이나 티타늄 질화물(TiN)을 스퍼터링 처리로 피착한 다음에, 그 위에 예로서 텅스텐을 CVD 처리로 피착하고, 도전성막을 CMP(화학기계적 폴리싱)로 폴리싱하여 도전성막만이 접점 홀(24)에 남도록 함으로써, 플러그(25a)를 접점 홀(24)에 형성한다.
다음에 하부 층으로부터 연속해서 절연막(23a)과 플러그(25a) 상에 예로서 티타늄 질화물, 알루미늄(또는 알루미늄 합금)과 티타늄 질화물을 스퍼터링 처리로 피착한 다음, 정상 포토리소그래피 기술과 건식 에칭 기술로 패터닝하여 제1 와이어링 층(26a)을 형성한다.
이어서 절연막(23a) 상에 예로서 산화실리콘막을 포함하는 절연막(23b)을 CVD 처리로 피착한 다음, 관통 홀(27)을 뚫어서 제1 와이어링 층(26a)의 부분이 절연막(23b)에서 노출되도록 한다. 다음에 관통 홀(27)에 플러그(25a)와 유사한 플러그(25b)를 형성한 후, 절연막(27b) 상에 제1 와이어링 층(26a)과 유사한 제2 와이어링 층(26b)을 형성한다. 다음에 반도체 집적 회로 장치의 정상 제조 방법에 의해 다층 와이어링 구조를 갖는 LSI 시스템을 제조한다.
제2 실시예
제2 실시예에서는 예로서 SiGe층을 포함하는 다금속 게이트 전극 구조물을 갖는 LSI 시스템의 제조 방법에 본 발명을 적용하는 경우를 도 16a-22b를 참조로 하여 설명한다. 도 16b-22b는 도 16a-22a의 nMIS 형성 영역의 핵심 부분을 확대한 단면도이다. 이 경우에, pMIS 형성 영역의 게이트 전극 구조물은 nMIS 형성 영역의 게이트 전극 구조물과 동일하여 그 도해는 생략했다.
먼저 제1 실시예에서 사용된 도 2 및 3의 단계에서의 처리 후에, 도 16a 및 16b에 도시된 바와 같이 제1 실시예와 유사하게 게이트 절연막(14)을 반도체 기판(11S)의 주면 상에 형성한다. 이어서 제1 실시예와 유사하게 다결정 실리콘층(15a)과 SiGe층(15b)을 하부 층으로부터 연속해서 반도체 기판(11S) 상에 피착한다. 다음에 도 16a 및 16b에서 화살표로 표시한 바와 같이, 제1 실시예와 유사하게 전술한 붕소를 이온 주입 처리로 SiGe층(15b)에 도입한다. 상기한 바와 같이 제2 실시예에서도 40%와 동일하거나 그보다 큰 농도의 Ge를 갖는 SiGe층(15b)에 있어서, 단일 게이트 전극 구조물은 단지 붕소만으로 구성한다. 또한 상기한 바와 같이, 붕소를 SiGe층(15b)을 형성함에 있어서 현장에서 도입할 때는 붕소를 다시 이온 주입할 필요가 없다.
다음에 도 17a 및 17b에 도시된 바와 같이, 두께가 예로서 약 5㎚이며 질화텅스텐(WN) 또는 질화티타늄(TiN)으로 된 베리어 도전체 층(15d)을 SiGe층(15b) 상에 스퍼터링 처리로 피착한 다음, 그 위에 두께가 예로서 약 80㎚이며 텅스텐 또는 몰리브덴으로 된 금속층(15e)을 피착하여 게이트 전극 형성막(15)을 형성한다. 베리어 도전체 층(15d)은 예로서 SiGe층(15b)과 금속층(15e)의 스트레스 이완과 부착 증진을 위해 제공된다.
이어서 예로서 질화실리콘(Si3N4)막을 포함하는 절연막(28)을 금속층(15e) 상에 형성한다. 이 경우에, 절연막(28)은 플라즈마 CVD 처리에 의해 형성된 질화실리콘막 상에 질화실리콘막을 열 CVD 처리로 피착하여 구성한다. 이것은 플라즈마 CVD 처리에 의한 질화실리콘막에서보다 열 CVD 처리에 의한 질화실리콘막에서 에칭 속도가 낮기 때문이다(산화실리콘막에 대한 선택 비율이 높게 되어있다). 즉 후단계에서 접점 홀을 형성함에 있어서, 절연막(28)이 접점 홀로부터 노출될지라도, 절연막(28)은 에칭 및 제거로부터 방지된다.
다음에 제1 실시예와 유사하게 반사 방지막(17)과 포토레지스트 패턴(18)을 절연막(28) 상에 형성한 후에, 에칭 마스크로서 포토레지스트 패턴(18)을 사용하여 그로부터 노출된 반사 방지막(17)과 절연막(28)을 건식 에칭 처리로 에칭하고 제거한다. 이 경우에, 반사 방지막(17)과 절연막(28)을 에칭하는 처리에서는 예로서 평행한 평판형의 에칭 장치가 사용되며, 반사 방지막(17)과 절연막(28)은 별도의 챔버에서 에칭 처리된다. 절연막(28)의 에칭 처리에 있어서, 처리 가스로서 예로서 CF4/Ar가 사용된다.
다음에 제1 실시예와 유사하게, 포토레지스트 패턴(18)과 반사 방지막(17)을 도 18a 및 18b에 도시된 바와 같이 애싱으로 제거하고, 반도체 기판(11S)을 습식 세정 처리을 받게 하며, 그리고 건식 에칭 처리에 의해 생성된 폴리머를 제거한 후, 건식 에칭 처리에 의해 패터닝된 절연막(28)을 에칭 마스크로서 사용하여 그로부터 노출된 게이트 전극 형성막(15)(즉 금속층(15e)), 베리어 도전체 층(15d), SiGe층(15b) 및 다결정 실리콘층(15a))을 건식 에칭 처리로 에칭하고 제거한다.
건식 에칭 처리는 도 1에 도시된 에칭 장치(1) 내의 에칭 챔버(8)에서 실시한다. 금속층(15e)과 베리어 도전체 층(15d)을 에칭 처리함에 있어서, 에칭 처리는 예로서 Cl/O2 가스를 사용한 상승 온도(예로서 약 100-150℃)에서 실시하거나, 예로서 CF4/O2/N2/Cl2 가스를 사용한 정상 온도에서 실시한다. SiGe층(15b)과 다결정 실리콘층(15a)의 에칭 처리는 제1 실시예와 동일하여 그 설명을 생략한다.
도 19a 및 19b에 도시된 바와 같이, 게이트 전극 형성막(15)의 에칭 처리로 금속층(15e)을 갖는 다금속 구조물의 게이트 전극(15g)이 SiGe층(15b) 상에 형성한다. 또한 처리 후에, 게이트 전극(15g)의 측면을 반도체 기판(11S)의 주면에 실질적으로 수직으로 형성한다. 즉 측면 에칭은 게이트 전극(15g)의 측면에서 발생하지 않는다.
다음에 처리이 마무리된 반도체 기판(11S)을 제1 실시예와 유사하게 후처리 챔버(9) 내로 이송하여 제1 실시예와 유사하게 후처리를 받게 한다. 이로써 도 20a 및 20b에 도시된 바와 같이, 다금속 구조물을 갖는 게이트 전극(15)의 측면의 수직 형상을 얻을 수 있게 된다. 도 20b는 측면 에칭이 다소 발생하는 경우를 예시한 것이지만, 후처리 조건에 따라서 게이트 전극(15g)은 측면 에칭이 없는 상태에서 형성할 수 있다.
이어서 도 21a 및 21b에 도시된 바와 같이, 제1 실시예와 유사하게 nMIS 형성 영역에 불순물 농도가 낮은 n--형 반도체 영역(19a)을 형성한 후에, 불순물 농도가 낮은 p--형 반도체 영역(20a)을 pMIS 형성 영역에 형성한다. 다음에 예로서 질화실리콘으로 된 절연막을 CVD 처리로 반도체 기판(11S) 상에 피착한 다음, 그것을 비등방성 에칭으로 에칭백함으로써, 게이트 전극(15g)과 절연막(28)의 양측면에서 질화실리콘막을 각각 포함하는 측벽(21)을 형성한다. 다음에 도 22a 및 22b에 도시된 바와 같이, 제1 실시예와 유사하게 nMIS 형성 영역에 불순물 농도가 높은 n+-형 반도체 영역(19b)을 형성한 후에, 불순물 농도가 높은 p+-형 반도체 영역(20b)을 pMIS 형성 영역에 형성한다. 이 단계에 달하는 단계까지 LDD 구조의 소스와 드레인을 각각 갖는 nMISQn과 pMISQp가 실질적으로 마무리된다.
다음에 예로서 산화실리콘막을 포함하는 절연막(23a)을 반도체 기판(11S) 상에 CVD 처리로 피착한 후, 접점 홀(24)을 절연막(23a)에 뚫는다. 이 경우에, 접점 홀(24)은 산화실리콘막의 에칭 선택 비율을 질화실리콘막의 비율보다 높게 함으로써 산화실리콘막이 에칭하기 용이하게 되는 에칭 조건하에서 에칭 처리를 실시하여 형성한다. 이 경우에 도 22b에 도시된 바와 같이, 접점 홀(24)은 게이트 전극(15g)에 평면에서 보아 다소 중첩하지만, 게이트 전극(15g)은 질화실리콘으로 된 절연막(28)과 측벽(21)으로 인해 노출되지 않으며(즉 접점 홀(24)은 게이트 전극(15g)에 대해 자체정렬 형성될 수 있다), 이에 따라서 요소의 집적도가 증진될 수 있다.
다음에 제1 실시예와 유사한 다층 와이어링 구조를 갖는 LSI 시스템을 제조한다.
제1 실시예와 유사한 효과를 제2 실시예에서도 얻을 수 있다.
상기한 바와 같이 실시예에 기초하여 본 발명자에 의해 실시된 본 발명을 상세히 설명했지만, 본 발명은 그 실시예에 제한되지 않으며, 요지에서 벗어나지 않은 범주 내에서는 여러 가지로 변경될 수 있다.
예로서 제1 및 제2 실시예에서는 게이트 전극을 패터닝하기 위한 에칭 챔버와 후처리 챔버가 서로 분리되어 있지만, 본 발명은 그에 제한되지 않으며, 에칭 처리와 후처리를 동일한 챔버에서 실시할 수 있다. 이 경우에, 후처리 챔버는 필요 없게 되며, 이에 따라서 에칭 장치의 가격을 낮출 수 있다.
또한 제1 및 제2 실시예에서는 SiGe층을 갖는 게이트 전극의 제조기술에 본 발명을 적용하는 경우에 대해서 설명했지만, 본 발명은 그에 제한되지 않으며, 본 발명은 예로서 Ge 성분을 갖는 와이어링 제조기술에 적용할 수 있다.
또한 제1 및 제2 실시예에서는 게이트 절연막(SiO2 치환 막 두께)과 동일한 두께를 갖는 요소만을 형성하는 경우에 대해서 설명했지만, 본 발명은 그에 제한되지 않으며, 본 발명은 또한 다른 두께의 게이트 절연막을 갖는 복수개의 요소를 동일한 반도체 기판 상에 형성하는 경우에도 적용할 수 있다. 이 경우에, 비교적 높은 파워 소스 전압을 이용한 MIS의 게이트 절연막의 막 두께는 비교적 낮은 파워 소스 전압에 의해 구동되며 고속 운전을 요구하는 MIS의 게이트 절연막의 막 두께보다 두껍게 된다.
상기한 설명에 있어서, 본 발명의 배경을 이루는 사용분야인 LSI 시스템의 제조기술에 본 발명자에 의해 실시된 본 발명을 적용하는 경우에 대해서 설명했지만, 본 발명은 그에 제한되지 않으며, 본 발명은 예로서 DRAM(다이내믹 랜덤 어세스 메모리), SRAM(스태틱 랜덤 어세스 메모리) 또는 플래시 메모리(EEPROM, 일렉트릭 이레이저블/프로그래머블 리드 온리 메모리)의 메모리 회로를 갖는 반도체 집적 회로 장치, 또는 마이크로프로세서와 같은 논리 회로를 갖는 반도체 집적 회로 장치에 적용할 수 있다.
이하 본 발명의 대표적 양태에서 얻은 효과에 대해서 기술한다.
①한 실시예에 따르면, SiGe층을 갖는 게이트 전극을 패터닝한 다음, Ge와 거의 반응하지 않는 제1 가스와 Si를 에칭하는 기능을 갖는 제2 가스의 혼합 가스 분위기에서 반도체 기판을 플라즈마 처리함으로써, SiGe층을 갖는 게이트 전극의 형상이 개선될 수 있다.
②한 실시예에 따르면, SiGe층을 갖는 게이트 전극을 패터닝한 다음, Ge와 거의 반응하지 않는 제1 가스와 Si를 에칭하는 기능을 갖는 제2 가스의 혼합 가스 분위기에서 반도체 기판을 플라즈마 처리함으로써, SiGe층을 갖는 게이트 전극의 제조치수의 정확성이 증진될 수 있다.
③상기 ①과 ②에 의해 SiGe층을 갖는 게이트 전극을 갖는 반도체 집적 회로 장치의 수율이 증진될 수 있다.
④상기 ①과 ②에 의해 SiGe층을 갖는 게이트 전극을 갖는 반도체 집적 회로 장치의 성능이 증진될 수 있다.
⑤본 발명의 한 실시예에 따르면, 반도체 기판 상에 n-채널형과 p-채널형의 전계 효과 트랜지스터를 갖는 반도체 집적 회로 장치의 제조 방법에 있어서, 각각의 전계 효과 트랜지스터의 SiGe층을 갖는 게이트 전극을 패터닝한 다음, Ge와 거의 반응하지 않는 제1 가스와 Si를 에칭하는 기능을 갖는 제2 가스의 혼합 가스 분위기에서 반도체 기판을 플라즈마 처리함으로써, SiGe층을 갖는 게이트 전극을 갖는 반도체 집적 회로 장치의 개발과 제조 시간을 단축시킬 수 있다.
⑥본 발명의 한 실시예에 따르면, 반도체 기판 상에 n-채널형과 p-채널형의 전계 효과 트랜지스터를 갖는 반도체 집적 회로 장치의 제조 방법에 있어서, 각각의 전계 효과 트랜지스터의 SiGe층을 갖는 게이트 전극을 패터닝한 다음, Ge와 거의 반응하지 않는 제1 가스와 Si를 에칭하는 기능을 갖는 제2 가스의 혼합 가스 분위기에서 반도체 기판을 플라즈마 처리함으로써, SiGe층을 갖는 게이트 전극을 갖는 반도체 집적 회로 장치의 제조 단계를 간략화할 수 있다.
본 발명에 따라서 반도체 집적 회로의 제조 단계가 간단해지고, 반도체 집적 회로의 제조 단계의 수가 감소되며, 반도체 집적 회로 장치의 개발 및 제조 시간이 단축될 뿐 아니라 반도체 집적 회로 장치의 단가가 감소된다. 또한 게이트 전극의 제조 치수의 분산이 감소되고, 이에 따라서 게이트 전극의 제조 치수의 정확성이 증진되며, 반도체 집적 회로 장치의 수율이 증진될 뿐 아니라 반도체 집적 회로 장치의 성능이 증진된다.

Claims (33)

  1. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 반도체 기판 상에 게이트 절연막을 형성하는 단계;
    (b) 상기 게이트 절연막 상에 SiGe층을 갖는 게이트 전극 형성막을 피착하는 단계;
    (c) 상기 게이트 전극 형성막을 패터닝하여, 상기 SiGe층을 갖는 게이트 전극을 형성하는 단계; 및
    (d) 상기 단계 (c) 후에, Ge와 거의 반응하지 않는 제1 가스와 Si를 에칭하는 기능을 갖는 제2 가스의 혼합 가스의 분위기에서, 상기 반도체 기판을 플라즈마 처리하는 단계
    를 포함하는 반도체 집적 회로 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제1 가스는 불활성 가스인 반도체 집적 회로 장치의 제조 방법.
  3. 제2항에 있어서, 상기 불활성 가스는 아르곤 가스인 반도체 집적 회로 장치의 제조 방법.
  4. 제1항에 있어서, 상기 제1 가스는 질소 가스인 반도체 집적 회로 장치의 제 조 방법.
  5. 제1항에 있어서, 상기 제2 가스는 불소 함유 가스인 반도체 집적 회로 장치의 제조 방법.
  6. 제5항에 있어서, 상기 불소 함유 가스는 CHF3인 반도체 집적 회로 장치의 제조 방법.
  7. 제1항에 있어서, 상기 제1 가스의 농도는 상기 제2 가스의 농도보다 상대적으로 높은 반도체 집적 회로 장치의 제조 방법.
  8. 제1항에 있어서, 상기 SiGe층의 Ge 농도는 전체의 10% 이상인 반도체 집적 회로 장치의 제조 방법.
  9. 제1항에 있어서, 상기 SiGe층의 Ge 농도는 전체의 20% 이상인 반도체 집적 회로 장치의 제조 방법.
  10. 제1항에 있어서, 상기 SiGe층의 Ge 농도는 전체의 40% 이상인 반도체 집적 회로 장치의 제조 방법.
  11. 제1항에 있어서, 상기 단계 (d) 후에 게이트 전극의 양측면에서의 사이드 에칭량은, 상기 단계 (c) 후에 남겨진 게이트 전극 형성막의 상기 SiGe층 이외의 부분에서의 채널 길이방향의 길이의 40% 이하인 반도체 집적 회로 장치의 제조 방법.
  12. 제1항에 있어서, 상기 단계 (d) 후의 상기 게이트 전극의 상기 SiGe층에서의 채널 길이방향의 길이는, 상기 단계 (d) 후의 상기 게이트 전극의 상기 SiGe층 이외의 부분에서의 상기 채널 길이방향의 길이와 동일한 반도체 집적 회로 장치의 제조 방법.
  13. 제1항에 있어서, 상기 게이트 전극을 갖는 n-채널형의 전계 효과 트랜지스터와 p-채널형의 전계 효과 트랜지스터가 상기 반도체 기판에 형성되어 있는 반도체 집적 회로 장치의 제조 방법.
  14. 제1항에 있어서, 상기 단계 (c) 후의 반도체 기판은 진공 상태를 유지하면서 상기 단계 (d) 로 이송되는 반도체 집적 회로 장치의 제조 방법.
  15. 제1항에 있어서, 상기 단계 (b)는 붕소를 상기 게이트 전극 형성막에 도입하는 단계를 포함하는 반도체 집적 회로 장치의 제조 방법.
  16. 제1항에 있어서,
    상기 단계 (b)는 다결정 실리콘층을 상기 SiGe층 상에 피착하는 단계를 포함하며,
    상기 단계 (d) 이후에,
    (e) 상기 게이트 전극의 측면에 측벽 절연막을 형성하는 단계;
    (f) 상기 게이트 전극의 상면과 상기 반도체 기판의 주면의 일부를 노출시키는 단계;
    (g) 고융점을 갖는 금속막을 상기 반도체 기판 상에 피착하는 단계; 및
    (h) 고융점을 갖는 금속 실리사이드층을 상기 게이트 전극의 상면과 상기 반도체 기판의 주면의 일부에 형성하는 단계
    를 더 포함하는 반도체 집적 회로 장치의 제조 방법.
  17. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 반도체 기판의 주면 상에 게이트 절연막을 형성하는 단계;
    (b) 상기 게이트 절연막 상에 게이트 전극 형성막을 피착하는 단계;
    (c) 상기 게이트 전극 형성막을 패터닝하여 게이트 전극을 형성하는 단계; 및
    (d) 상기 단계 (c) 후에, Ge와 거의 반응하지 않는 제1 가스와 Si를 에칭하는 기능을 갖는 제2 가스의 혼합 가스의 분위기에서 상기 반도체 기판을 플라즈마 처리하는 단계
    를 포함하며,
    상기 단계 (b)는 SiGe층을 피착하는 단계, 및 상기 SiGe층보다 상층에 다결정 실리콘층을 피착하는 단계를 포함하는 반도체 집적 회로 장치의 제조 방법.
  18. 제17항에 있어서, 상기 제1 가스는 불활성 가스인 반도체 집적 회로 장치의 제조 방법.
  19. 제18항에 있어서, 상기 불활성 가스는 아르곤 가스인 반도체 집적 회로 장치의 제조 방법.
  20. 제17항에 있어서, 상기 제1 가스는 질소 가스인 반도체 집적 회로 장치의 제조 방법.
  21. 제17항에 있어서, 상기 제2 가스는 불소 함유 가스인 반도체 집적 회로 장치의 제조 방법.
  22. 제21항에 있어서, 상기 불소 함유 가스는 CHF3인 반도체 집적 회로 장치의 제조 방법.
  23. 제17항에 있어서, 상기 SiGe층의 Ge 농도는 전체의 10% 이상인 반도체 집적 회로 장치의 제조 방법.
  24. 제17항에 있어서, 상기 단계 (d) 후에 게이트 전극의 양측면에서의 사이드 에칭량은 상기 단계 (c) 후에 남겨진 다결정 실리콘층의 채널 길이방향에서의 길이의 40%와 동일하거나 그보다 작은 반도체 집적 회로 장치의 제조 방법.
  25. 제17항에 있어서,
    단계 (d) 다음에,
    (e) 상기 게이트 전극의 측면에 측벽 절연막을 형성하는 단계;
    (f) 상기 게이트 전극의 상면과 상기 반도체 기판의 주면의 일부를 노출시키는 단계;
    (g) 고융점을 갖는 금속막을 상기 반도체 기판 상에 피착하는 단계; 및
    (h) 고융점을 갖는 금속 실리사이드층을, 상기 게이트 전극의 상면과 상기 반도체 기판의 주면의 일부에 형성하는 단계
    를 더 포함하는 반도체 집적 회로 장치의 제조 방법.
  26. 제17항에 있어서,
    상기 단계 (d) 후에, 상기 반도체 기판의 n-채널형의 전계 효과 트랜지스터를 형성하는 영역에 제1 불순물을 도입하는 단계;
    상기 단계 (d) 후에, 상기 반도체 기판의 p-채널형의 전계 효과 트랜지스터 를 형성하는 영역에, 상기 제1 불순물에 의해 형성된 반도체 영역의 도전형과 반대인 도전형의 반도체 영역을 형성하는 제2 불순물을 도입하는 단계를 더 포함하는 반도체 집적 회로 장치의 제조 방법.
  27. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 반도체 기판의 주면 상에 게이트 절연막을 형성하는 단계;
    (b) 상기 게이트 절연막 상에 게이트 전극 형성막을 피착하는 단계;
    (c) 상기 게이트 전극 형성막을 패터닝하여 게이트 전극을 형성하는 단계; 및
    (d) 상기 단계 (c) 후에, Ge와 거의 반응하지 않는 제1 가스와 Si를 에칭하는 기능을 갖는 제2 가스의 혼합 가스의 분위기에서 상기 반도체 기판을 플라즈마 처리하는 단계
    를 포함하며,
    상기 단계 (b)는 SiGe층을 피착하는 단계, 및 상기 SiGe층보다 상층에 금속층을 피착하는 단계를 포함하는 반도체 집적 회로 장치의 제조 방법.
  28. 제27항에 있어서,
    상기 단계 (d) 후에 게이트 전극의 양측면에서의 사이드 에칭량은, 상기 단계 (c) 후에 남겨진 상기 금속층의 채널 길이방향의 길이의 40% 이하인 반도체 집적 회로 장치의 제조 방법.
  29. 제27항에 있어서, 상기 단계 (b)는 붕소를 SiGe층에 도입한 후, 상기 금속층을 피착하는 단계를 포함하는 반도체 집적 회로 장치의 제조 방법.
  30. 반도체 집적 회로 장치에 있어서,
    (a) 반도체 기판의 주면 상에 형성된 게이트 절연막; 및
    (b) 상기 게이트 절연막 상에 형성된 게이트 전극
    을 포함하며,
    상기 반도체 기판은, 상기 게이트 전극의 형성 단계 후에, Ge와 거의 반응하지 않는 제1 가스와 Si를 에칭하는 기능을 갖는 제2 가스의 혼합 가스의 분위기에서 플라즈마 처리되고,
    상기 게이트 전극은 SiGe층과, 상기 SiGe층의 상층에 형성된 다결정 실리콘층을 포함하며,
    상기 게이트 전극의 양측면에서의 사이드 에칭량은, 상기 게이트 전극을 구성하는 상기 다결정 실리콘층의 채널 길이방향의 길이의 40% 이하인 반도체 집적 회로 장치.
  31. 반도체 집적 회로 장치에 있어서,
    (a) 반도체 기판의 주면 상에 형성된 게이트 절연막; 및
    (b) 상기 게이트 절연막 상에 형성된 게이트 전극
    을 포함하며,
    상기 반도체 기판은, Ge와 거의 반응하지 않는 제1 가스와 Si를 에칭하는 기능을 갖는 제2 가스의 혼합 가스의 분위기에서 플라즈마 처리되고,
    상기 게이트 전극은 SiGe층과, 상기 SiGe층의 상층에 형성된 다결정 실리콘층을 포함하며,
    상기 게이트 전극의 SiGe층에서의 채널 길이방향의 길이는, 상기 게이트 전극을 구성하는 다결정 실리콘층의 채널 길이방향의 길이와 동일한 반도체 집적 회로 장치.
  32. 반도체 집적 회로 장치에 있어서,
    (a) 반도체 기판의 주면 상에 형성된 게이트 절연막; 및
    (b) 게이트 절연막 상에 형성된 게이트 전극
    을 포함하며,
    상기 게이트 전극의 형성 단계 후에, 상기 반도체 기판은 Ge와 거의 반응하지 않는 제1 가스와 Si를 에칭하는 기능을 갖는 제2 가스의 혼합 가스의 분위기에서 플라즈마 처리되고,
    상기 게이트 전극은 SiGe층과, 상기 SiGe층의 상층에 형성된 금속층을 포함하며,
    상기 게이트 전극의 양측면에서의 사이드 에칭량은, 상기 게이트 전극을 구성하는 금속층의 채널 길이방향의 길이의 40% 이하인 반도체 집적 회로 장치.
  33. 반도체 집적 회로 장치에 있어서,
    (a) 반도체 기판의 주면 상에 형성된 게이트 절연막; 및
    (b) 상기 게이트 절연막 상에 형성된 게이트 전극
    을 포함하며,
    상기 게이트 전극의 형성 단계 후에, 상기 반도체 기판은 Ge와 거의 반응하지 않는 제1 가스와 Si를 에칭하는 기능을 갖는 제2 가스의 혼합 가스의 분위기에서 플라즈마 처리되고,
    상기 게이트 전극의 SiGe층에서의 채널 길이방향의 길이는, 상기 게이트 전극을 구성하는 금속층의 채널 길이방향의 길이와 동일한 반도체 집적 회로 장치.
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