JP2008277835A - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法 Download PDF

Info

Publication number
JP2008277835A
JP2008277835A JP2008121271A JP2008121271A JP2008277835A JP 2008277835 A JP2008277835 A JP 2008277835A JP 2008121271 A JP2008121271 A JP 2008121271A JP 2008121271 A JP2008121271 A JP 2008121271A JP 2008277835 A JP2008277835 A JP 2008277835A
Authority
JP
Japan
Prior art keywords
film
insulating film
silicon oxide
oxide film
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008121271A
Other languages
English (en)
Other versions
JP4951585B2 (ja
Inventor
Takayuki Kanda
隆行 神田
Atsushi Hiraiwa
篤 平岩
Norio Suzuki
範夫 鈴木
Satoru Sakai
哲 酒井
Shuji Ikeda
修二 池田
Yasuko Yoshida
安子 吉田
Shinichi Horibe
晋一 堀部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2008121271A priority Critical patent/JP4951585B2/ja
Publication of JP2008277835A publication Critical patent/JP2008277835A/ja
Application granted granted Critical
Publication of JP4951585B2 publication Critical patent/JP4951585B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Formation Of Insulating Films (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Cleaning Or Drying Semiconductors (AREA)

Abstract

【課題】厚さが異なる２種類以上のゲート絶縁膜を有する半導体集積回路装置の信頼性を向上させることのできる技術を提供する。
【解決手段】半導体基板１の表面に形成された酸化シリコン膜６の上層に酸化シリコン膜７を形成し、次いで厚いゲート絶縁膜を形成する領域Ａを覆ったフォトレジストパターン８をマスクとして、薄いゲート絶縁膜を形成する領域Ｂの酸化シリコン膜６，７を除去した後、フォトレジストパターン８および酸化シリコン膜７を除去し、続いて熱酸化処理を半導体基板１に施すことによって、厚さの異なるゲート絶縁膜を形成する。
【選択図】図２１

Description

本発明は、半導体集積回路装置の製造技術に関し、特に、例えば付加される電圧の異なる２種類のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor ）を内蔵する半導体集積回路装置に適用して有効な技術に関するものである。
ＣＭＯＳ（Complementary Metal Oxide Semiconductor）論理ＬＳＩ（LargeScale Integrated Circuit）、ＳＲＡＭ（Static Random Access Memory）またはＤＲＡＭ（Dynamic Random Access Memory）等のメモリＬＳＩ、およびメモリ回路を搭載したＣＭＯＳ論理ＬＳＩにおいては、内部回路と入出力回路との電源電圧が異なる場合がある。例えば、ＣＭＯＳ論理ＬＳＩでは、内部回路のＭＩＳＦＥＴのゲート電極の長さ（ゲート長）を入出力回路のＭＩＳＦＥＴのゲート長よりも短く設定することにより高速化を図っているが、内部回路のＭＩＳＦＥＴのソース、ドレインを構成する半導体領域の耐圧を確保するために、内部回路の電源電圧は入出力回路の電源電圧よりも低く設定される。この際、電源電圧の高い入出力回路のＭＩＳＦＥＴのゲート絶縁膜の信頼度を確保するために、このゲート絶縁膜の厚さは電源電圧の低い内部回路のＭＩＳＦＥＴのゲート絶縁膜の厚さよりも厚く形成される。
厚さの異なる２種類のゲート絶縁膜をシリコンで構成される半導体基板上に形成する方法としては、まず、半導体基板の主面上に素子分離領域を形成した後、半導体基板に１回目の熱酸化処理を施して半導体基板の表面に酸化シリコン膜を形成する。次に、厚いゲート絶縁膜が形成される活性領域をフォトレジスト膜で覆い、薄いゲート絶縁膜が形成される活性領域の上記酸化シリコン膜をウエットエッチングによって除去した後、上記フォトレジスト膜を除去し、次いで半導体基板に２回目の熱酸化処理を施す方法が採用されている。すなわち、薄いゲート絶縁膜は２回目の熱酸化処理で形成され、厚いゲート絶縁膜は１回目および２回目の熱酸化処理で形成される。
しかしながら、本発明者が検討した結果、厚さの異なる２種類のゲート絶縁膜を形成する前記方法では、薄いゲート絶縁膜が形成される活性領域の酸化シリコン膜をウエットエッチングによって除去する際、厚いゲート絶縁膜が形成される活性領域をフォトレジスト膜で覆うため、フォトレジスト膜による汚染、およびレジスト除去工程とその後の洗浄工程における何らかのダメージ等によって、薄いゲート絶縁膜、厚いゲート絶縁膜またはこれら両者のゲート絶縁膜に耐圧劣化が生ずることを見い出した。
本発明の目的は、ゲート絶縁膜の厚さが互いに異なるＭＩＳＦＥＴを複数種類有する半導体集積回路装置の信頼性を向上させることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本発明は、２種ゲート絶縁膜プロセスにおいて、半導体基板の相対的に厚い第１の膜厚の絶縁膜の形成領域に第１絶縁膜をフォトレジスト膜をマクスとしたエッチング処理によって形成した後、相対的に薄い第２の膜厚の絶縁膜の形成処理を行う前の洗浄処理に際し、上記第１絶縁膜が削られるのを抑えるために、第１絶縁膜上に第２絶縁膜を形成しておくものである。
また、本発明は、２種ゲート絶縁膜プロセスにおいて、半導体基板の相対的に厚い第１の膜厚の絶縁膜の形成領域に第１絶縁膜をフォトレジスト膜をマクスとしたエッチング処理によって形成した後、相対的に薄い第２の膜厚の絶縁膜の形成処理を行う前の洗浄処理に際し、第１絶縁膜上に予め形成しておいた第２絶縁膜をエッチングストッパとして機能させるものである。
また、本願において開示される発明のうち、他の代表的なものの概要を簡単に説明すれば、次のとおりである。
１．半導体基板の第１の活性領域に第１の膜厚の絶縁膜を形成し、第２の活性領域に前記第１の膜厚に比して相対的に薄い第２の膜厚の絶縁膜を形成する半導体集積回路装置の製造方法であって、(a)前記半導体基板の表面に第１絶縁膜を形成する工程と、(b)前記第１絶縁膜の上層に第２絶縁膜を形成する工程と、(c)前記第１の活性領域をマスキングパターンで覆う工程と、(d)前記マスキングパターンをマスクとして、前記第２の活性領域の前記第２絶縁膜および前記第１絶縁膜を順次除去する工程と、(e)前記マスキングパターンを除去した後、主として前記第１の活性領域の前記第２絶縁膜を選択的に除去する工程と、(f)前記半導体基板に第３絶縁膜を形成する工程とを有するものである。
２．半導体基板の第１の活性領域に第１の膜厚の絶縁膜を形成し、第２の活性領域に前記第１の膜厚に比して相対的に薄い第２の膜厚の絶縁膜を形成する半導体集積回路装置の製造方法であって、(a)前記半導体基板の表面に第１絶縁膜を形成する工程と、(b)前記第１絶縁膜の表面を１ｎｍ程度以下除去した後、前記第１絶縁膜の上層に第２絶縁膜を形成する工程と、(c)前記第１の活性領域をマスキングパターンで覆う工程と、(d)前記マスキングパターンをマスクとして、前記第２の活性領域の前記第２絶縁膜および前記第１絶縁膜を順次除去する工程と、(e)前記マスキングパターンを除去した後、前記第１の活性領域の前記第２絶縁膜を選択的に除去する工程と、(f)前記半導体基板に第３絶縁膜を形成する工程とを有するものである。
３．(a)半導体基板の表面に第１絶縁膜を形成する工程と、(b)前記第１絶縁膜上に第２絶縁膜を形成する工程と、(c)前記半導体基板上に、相対的に厚い絶縁膜を形成する第１の領域を覆い、前記第１の領域以外の領域であって相対的に薄い絶縁膜を形成する第２の領域が露出されるマスキングパターンを形成する工程と、(d)前記マスキングパターンをマスクとして、前記第２の領域の第２絶縁膜および第１絶縁膜を順次除去する工程と、(e)前記マスキングパターンを除去した後、前記半導体基板に対し、前記第２絶縁膜を第１絶縁膜の削れを抑制する膜として洗浄処理を施すことにより、前記第２絶縁膜を除去する工程と、(f)前記半導体基板上に第３絶縁膜を形成することにより、前記第１の領域に相対的に厚い第１の膜厚の絶縁膜を形成し、前記第２の領域に相対的に薄い第２の膜厚の絶縁膜を形成する工程とを有するものである。
４．前記項１、２または３記載の半導体集積回路装置の製造方法において、前記(a)工程の前記第１絶縁膜の形成の後または前記(f)工程の前記第３絶縁膜の形成の後に、熱窒化処理を施すものである。
５．前記項１、２または３記載の半導体集積回路装置の製造方法において、前記(a)工程の前記第１絶縁膜の形成の後または前記(f)工程の前記第３絶縁膜の形成の後に、プラズマ窒化処理またはラジカル窒化処理を施すものである。
６．前記項４または５記載の半導体集積回路装置の製造方法において、前記第３絶縁膜上に、ホウ素を含有する多結晶シリコン膜を形成する工程を有するものである。
７．前記項１〜６のいずれか１項に記載の半導体集積回路装置の製造方法において、前記(d)工程の主として前記第２絶縁膜のみを除去した後に、前記第１絶縁膜を介してしきい値電圧制御用の不純物を打ち込むものである。
８．前記項１〜７のいずれか１項に記載の半導体集積回路装置の製造方法において、前記(e)工程における前記第２絶縁膜のエッチング速度が前記第１絶縁膜のエッチング速度よりも大きいものである。
９．前記項１〜８のいずれか１項に記載の半導体集積回路装置の製造方法において、前記(e)工程における前記第１絶縁膜の膜厚の減少量が１ｎｍよりも小さいものである。
１０．(a)第１活性領域および第２活性領域を有する半導体基板の表面に第１絶縁膜を形成する工程と、(b)前記第１絶縁膜上に第２絶縁膜を形成する工程と、(c)前記第２活性領域の第２絶縁膜および第１絶縁膜を順次除去する工程と、(d)前記(c)工程の後、前記半導体基板に対し、洗浄処理を施す工程と、(e)前記(d)工程の後、半導体基板上に第３絶縁膜を形成することにより、前記第１活性領域に相対的に厚い第１の膜厚の絶縁膜を形成し、前記第２の活性領域に相対的に薄い第２の膜厚の絶縁膜を形成する工程とを有し、前記(d)工程における洗浄処理において、前記第２絶縁膜のエッチング速度が前記第１絶縁膜のエッチング速度よりも大きく、前記第２活性領域の第２絶縁膜が除去されるものである。
１１．前記項１０記載の半導体集積回路装置の製造方法において、前記(d)工程における前記第１絶縁膜の膜厚の減少量が１ｎｍよりも小さいものである。
１２．前記項９または１１に記載の半導体集積回路装置の製造方法において、前記第１絶縁膜の膜厚の減少量が0.２〜0.４ｎｍであるものである。
１３．前記項１〜１２のいずれか１項に記載の半導体集積回路装置の製造方法において、前記第２絶縁膜は、化学的気相成長法により形成されるものである。
１４．前記項１〜１３のいずれか１項に記載の半導体集積回路装置の製造方法において、前記第１絶縁膜は熱酸化法によって形成され、前記第２絶縁膜は、化学的気相成長法によって形成されるものである。
１５．前記項１〜１４のいずれか１項に記載の半導体集積回路装置の製造方法において、前記第１絶縁膜および前記第２絶縁膜は、酸化シリコン膜であるものである。
１６．(a)半導体基板の表面に第１絶縁膜を形成する工程と、(b)前記第１絶縁膜の上層に第２絶縁膜を形成する工程と、(c)前記半導体基板上に、相対的に厚い絶縁膜を形成する第１の領域を覆い、前記第１の領域以外の領域であって相対的に薄い絶縁膜を形成する第２の領域が露出されるマスキングパターンを形成する工程と、(d)前記マスキングパターンをマスクとして、前記第２の領域の第２絶縁膜および第１絶縁膜を順次除去する工程と、(e)前記マスキングパターンを除去した後、前記第２絶縁膜をストッパとして前記半導体基板に対し洗浄処理を施す工程と、(f)前記半導体基板に第３絶縁膜を形成することにより、前記第１の領域に相対的に厚い第１の膜厚の絶縁膜を形成し、前記第２の領域に相対的に薄い第２の膜厚の絶縁膜を形成する工程とを有するものである。
１７．請求項１６に記載の半導体集積回路装置の製造方法において、前記(e)工程において、前記第２絶縁膜のエッチング速度は、前記第１絶縁膜のエッチング速度よりも小さいものである。
１８．前記項１６または１７に記載の半導体集積回路装置の製造方法において、前記第２絶縁膜は耐酸化性を有するものである。
１９．前記項１６、１７または１８に記載の半導体集積回路装置の製造方法において、前記第１絶縁膜の形成後、前記半導体基板に対して化学的気相成長法によって前記第２絶縁膜を形成するものである。
２０．前記項１６、１７または１８に記載の半導体集積回路装置の製造方法において、前記第１絶縁膜の形成工程後、前記半導体基板に対して熱窒化処理を施すことにより前記第２絶縁膜を形成するものである。
２１．前記項１６、１７または１８に記載の半導体集積回路装置の製造方法において、前記第１絶縁膜の形成工程後、前記半導体基板に対してプラズマ窒化処理またはラジカル窒化処理を施すことにより前記第２絶縁膜を形成するものである。
２２．前記項１６〜２１のいずれか１項に記載の半導体集積回路装置の製造方法において、前記第２絶縁膜は窒化シリコンからなるものである。
２３．前記項２０〜２２のいずれか１項に記載の半導体集積回路装置の製造方法において、前記第３絶縁膜上に、ホウ素を含有する多結晶シリコン膜を形成する工程を有するものである。
２４．前記項１６〜２３のいずれか１項に記載の半導体集積回路装置の製造方法において、前記(f)工程に際し、前記第１の領域において前記第２絶縁膜により酸化を抑えた状態で、前記半導体基板に対して熱酸化処理を施すことにより、前記第２の領域の半導体基板上に前記第３絶縁膜を形成するものである。
２５．前記項１〜２１のいずれか１項に記載の半導体集積回路装置の製造方法において、前記(f)工程に際し、前記第３絶縁膜を化学的気相成長法によって半導体基板上に形成するものである。
２６．前記項１〜２５のいずれか１項に記載の半導体集積回路装置の製造方法において、前記第３絶縁膜は、前記第１絶縁膜よりも誘電率の高い材料からなるものである。
２７．前記項１〜２６のいずれか１項に記載の半導体集積回路装置の製造方法において、前記第３絶縁膜の少なくとも一部分が、酸化タンタル、酸化チタンまたは窒化シリコンからなるものである。
２８．前記項１〜１３、１６〜２４のいずれか１項に記載の半導体集積回路装置の製造方法において、前記第１絶縁膜は、化学的気相成長法によって形成されるものである。
２９．前記項１６〜２４、２８のいずれか１項に記載の半導体集積回路装置の製造方法において、前記第１絶縁膜は酸化シリコンからなるものである。
３０．前記項１〜２９のいずれか１項に記載の半導体集積回路装置の製造方法において、前記第１の膜厚の絶縁膜および前記第２の膜厚の絶縁膜は、ＭＩＳトランジスタのゲート絶縁膜であるものである。
３１．前記項１〜３０のいずれか１項に記載の半導体集積回路装置の製造方法において、(a)前記第１の膜厚の絶縁膜および第２の膜厚の絶縁膜を形成した後の半導体基板上に、ゲート電極形成用の導体膜を堆積する工程と、(b)前記ゲート電極形成用の導体膜をパターニングすることにより、ゲート電極を形成する工程と、(c)前記半導体基板にソース・ドレイン形成用の一対の半導体領域を形成するための不純物を導入する工程とを有するものである。
３２．前記項１〜３１のいずれか１項に記載の半導体集積回路装置の製造方法において、(a)前記第１の膜厚の絶縁膜および第２の膜厚の絶縁膜を形成した後の半導体基板上に、ゲート電極形成用の導体膜を堆積する工程と、(b)前記ゲート電極形成用の導体膜上に、第１の素子領域が露出され、第２の素子領域が覆われるマスキング膜を形成した後、それをマクスとして、前記ゲート電極形成用の導体膜に、第１の不純物を導入する工程と、(c)前記ゲート電極形成用の導体膜上に、前記第２の素子領域が露出され、前記第１の素子領域が覆われるマスキング膜を形成した後、それをマクスとして、前記ゲート電極形成用の導体膜に、第１の不純物と導電形が異なる第２の不純物を導入する工程と、(d)前記ゲート電極形成用の導体膜をパターニングすることにより、前記第１の不純物が含有された第１導電形のゲート電極を形成し、かつ、前記第２の不純物が含有された第２導電形のゲート電極を形成する工程とを有するものである。
３３．前記項１〜３２のいずれか１項に記載の半導体集積回路装置の製造方法において、(a)前記第１の膜厚の絶縁膜および第２の膜厚の絶縁膜を形成した後の半導体基板上に、ゲート電極形成用の導体膜を堆積する工程と、(b)前記ゲート電極形成用の導体膜上に、第１の素子領域が露出され、第２の素子領域が覆われるマスキングパターンを形成した後、それをマクスとして、前記ゲート電極形成用の導体膜に、第１の不純物を導入する工程と、(c)前記ゲート電極形成用の導体膜上に、前記第２の素子領域が露出され、前記第１の素子領域が覆われるマスキングパターンを形成した後、それをマクスとして、前記ゲート電極形成用の導体膜に、第１の不純物と導電形が異なる第２の不純物を導入する工程と、(d)前記ゲート電極形成用の導体膜上に、ゲート電極形成用の第２の導体膜を介してゲート電極形成用の第３の導体膜を堆積する工程と、(e)前記ゲート電極形成用の第１、第２および第３の導体膜をパターニングすることにより、前記第１の導体膜に第１の不純物が含有された第１導電形のゲート電極を形成し、かつ、前記第１の導体膜に第２の不純物が含有された第２導電形のゲート電極を形成する工程とを有するものである。
３４．前記項３３に記載の半導体集積回路装置の製造方法において、前記第１の導体膜が多結晶シリコンであり、第２の導体膜が窒化タングステンまたは窒化チタンであり、前記第３の導体膜がタングステンであるものである。
３５．前記項１〜３２のいずれか１項に記載の半導体集積回路装置の製造方法において、(a)前記第１の膜厚の絶縁膜および第２の膜厚の絶縁膜を形成した後の半導体基板上に、ゲート電極形成用の導体膜を堆積する工程と、(b)前記ゲート電極形成用の導体膜をパターニングすることにより、ゲート電極を形成する工程と、(c)前記半導体基板にソース・ドレイン形成用の一対の半導体領域を形成するための不純物を導入する工程と、(d)前記ゲート電極の側面に側壁絶縁膜を形成する工程と、(e)前記ゲート電極の上面および一対の半導体領域の一部または全部を露出させた状態で、前記半導体基板上にシリサイド形成用の導体膜を堆積する工程と、(f)前記半導体基板に対して熱処理を施すことにより、前記シリサイド形成用の導体膜とゲート電極および一対の半導体領域との接触部にシリサイド層を形成する工程とを有するものである。
上記した手段によれば、厚さの異なる複数種類のゲート絶縁膜を形成する際、相対的に厚いゲート絶縁膜を構成する第１絶縁膜上に直接フォトレジストパターンを形成せず、第２絶縁膜または第１絶縁膜の改質層を介在してフォトレジストパターンを形成しているので、フォトレジスト膜からの汚染は第２絶縁膜または第１絶縁膜の改質層に付着することになる。第１絶縁膜としては半導体基板の熱処理によって形成された膜、化学的気相成長法によって形成された膜、または化学的気相成長法によって形成した後に窒化処理された膜を用い、第２絶縁膜としては上記第１絶縁膜と成膜方法の異なる、例えば化学的気相成長法によって形成された膜を用いれば、第２絶縁膜の洗浄液中におけるエッチング速度を第１絶縁膜よりも速くすることが可能となる。従って、エッチング速度の差を利用して上記第２絶縁膜を選択的に除去することにより、第１絶縁膜に及ぼすレジスト汚染の影響を回避することができ、さらに、レジスト除去工程とその後の洗浄工程において、第１絶縁膜に生ずるダメージ等の影響も避けることができる。また、膜中に欠陥を作り込まない程度に第１絶縁膜の表層部を除去することにより、第１絶縁膜と第２絶縁膜との界面に付着した汚染を除去することが可能となり、ゲート絶縁膜の信頼性が向上する。
また、上記した手段によれば、相対的に薄い第２の膜厚の絶縁膜を形成する前の洗浄処理に際して、相対的に厚い第１の膜厚の絶縁膜の形成領域における第１絶縁膜が削られ、第１絶縁膜中のウィークスポットが表出され微細な孔が形成されてしまうのを第２絶縁膜によって抑えることができるので、相対的に厚い第１の膜厚のゲート絶縁膜の耐圧劣化を抑制または防止でき、ゲート絶縁膜の膜質を向上させることが可能となる。
また、上記した手段によれば、相対的に薄い第２の膜厚の絶縁膜を形成する前の洗浄処理に際して、相対的に厚い第１の膜厚の絶縁膜の形成領域における第１絶縁膜上に予め形成しておいた第２絶縁膜をエッチングストッパとして機能させることにより、第１絶縁膜が削られ、第１絶縁膜中のウィークスポットが表出され微細な孔が形成されてしまうのを防止することができるので、洗浄処理中に第１絶縁膜が削られることに起因する相対的に厚い第１の膜厚のゲート絶縁膜の耐圧劣化を防止でき、ゲート絶縁膜の膜質を向上させることが可能となる。
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
本発明によれば、厚さの異なる複数種類のゲート絶縁膜を形成する際、レジスト膜による汚染、レジスト除去工程とその後の洗浄工程におけるダメージ等の影響が回避できることから、ゲート絶縁膜の耐圧等の劣化を防ぐことができ、さらに、界面準位の低減によりＭＩＳＦＥＴの動作特性の安定化が図れるので、厚さの異なる複数種類のゲート絶縁膜を有するＭＩＦＳＥＴの信頼度を向上することができる。
また、本発明によれば、ゲート絶縁膜の膜厚を制御性よく形成することができので、ＭＩＳＦＥＴの製造歩留まりを向上することができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
本実施の形態１を説明するのに先立って、本発明者が本発明をするのに検討した２種のゲート絶縁膜プロセスおよびその課題を説明する。
図５８（ａ）は、その製造工程中における半導体基板５０の部分断面図を示している。まず、半導体基板５０に溝を掘り、その溝内に酸化シリコン膜等からなる絶縁膜を埋め込むことにより、半導体基板５０の主面に、例えば溝型の分離部５１を形成する。続いて、半導体基板５０に対して熱酸化処理等を施すことにより、半導体基板５０の主面（活性領域）上に第１の酸化シリコン膜５２を形成した後、その酸化シリコン膜５２上にそれに直接接した状態で、厚膜部が覆われ、薄膜部が露出されるようなフォトレジスト膜５３を形成し、さらに、そのフォトレジスト膜５３をエッチングマクスとして、薄膜部の第１の酸化シリコン膜５２を除去する。
続いて、フォトレジスト膜５３をアッシング法によって除去することにより、図５８（ｂ）に示す断面構造を得る。その後、洗浄処理を施す。この洗浄処理においては、例えば第１洗浄処理（ＳＣ１）および第２洗浄処理（ＳＣ２）が施される。第１洗浄処理（ＳＣ１）は、主として異物の除去を目的とした洗浄処理であって、洗浄液として、例えばＮＨ３／Ｈ２Ｏ２が使用される。また、第２洗浄処理（ＳＣ２）は、主として金属の除去を目的とした洗浄処理であって、洗浄液として、例えばＨＣｌ／Ｈ２Ｏ２が使用される。
その後、半導体基板５０の主面を含む全体に前洗浄処理を施す。この前洗浄処理は、例えば薄膜部における半導体基板５０の主面上に形成された自然酸化膜やフォトレジスト膜除去時のダメージを低減または無くし、厚膜部における第１の酸化シリコン膜のフォトレジスト膜汚染を低減または無くすための重要な処理である。本発明者の検討結果によれば、このような前洗浄処理は、薄膜部に酸化シリコン膜が存在すると仮定した場合にその酸化シリコン膜を、例えば厚さ１ｎｍ程度以上、好ましくは２ｎｍ程除去するのに必要な程度施すことが信頼性を向上させる上で必要であることが見出された。本発明者が検討した技術によれば、この前洗浄処理においては、第１洗浄処理および第３洗浄処理（ＤＨＦ）が施される。第３洗浄処理（ＤＨＦ）は、主として自然酸化膜の除去を目的とした洗浄処理であって、洗浄液として、例えば希フッ酸が使用される。このような前洗浄処理を施すと、図５８（ｃ）に示すように、厚膜部の第１の酸化シリコン膜５２の上部も削れてしまう。Δdoxは、その酸化シリコン膜５２の削れ量を示している。
このような前洗浄処理の後、半導体基板５０に対して第２の熱酸化処理を施すことにより、図５８（ｄ）に示すように、半導体基板５０の薄膜部に第２の酸化シリコン膜５３を形成し、厚膜部の第１の酸化シリコン膜５２を薄膜部の第２の酸化シリコン膜５３よりも相対的に厚く形成する。その後、通常の電界効果トランジスタの形成方法と同様にして第１，第２の酸化シリコン膜上にゲート電極を形成する。
ところで、本発明者は、上述の２種ゲート絶縁膜プロセスにおいて、以下の課題があることを実験結果に基づいて見出した。すなわち、上記前洗浄処理に際し、第１の酸化シリコン膜５２の上部が削れ、第１の酸化シリコン膜５２に潜在すると思われるウィークスポットが表出し、さらには拡大されて極めて微細な孔が形成される。この微細な孔は、完成後の第２の酸化シリコン膜５２上にゲート電極が形成されるとその応力によってさらに拡大される。これらにより、高耐圧が必要とされる第１の酸化シリコン膜５２の膜質が劣化し、耐圧が確保できなくなってしまう課題がある。
そこで、本発明においては、２種ゲート絶縁膜プロセスにおいて、上記高耐圧が要求される厚膜部の酸化シリコン膜と、これをパターニングするためのフォトレジスト膜との間に他の絶縁膜を介在させるようにした。これにより、前洗浄処理時における厚膜部の酸化シリコン膜の削れ量を極めて少なくすることができる。このため、その厚膜部の酸化シリコン膜に潜在すると思われるウィークスポットの表出を低減または防止できる。また、フォトレジスト膜が厚膜部の酸化シリコン膜に直接接触しないので、フォトレジスト膜による厚膜部の酸化シリコン膜の汚染を低減または防止できる。さらに、フォトレジスト膜の下において厚膜部の酸化シリコン膜の上に、他の絶縁膜が形成されていることからフォトレジスト膜を除去する際に下地膜（厚膜部の酸化シリコン膜）へのダメージを低減することができる。
次に、このような本発明の技術思想を図１（ａ）〜（ｄ）によって説明する。なお、図１（ａ）〜（ｄ）は同じ位置の半導体基板の要部断面図を示している。
まず、図１（ａ）に示すように、半導体基板１に浅溝２を掘り、その浅溝２内に酸化シリコン膜３等を埋め込むことにより、半導体基板１の主面に、例えば溝型の素子分離領域（トレンチアイソレーション）を形成する。続いて、半導体基板１に対して熱酸化処理等を施すことにより、半導体基板１の主面（活性領域）上に酸化シリコン膜６を形成した後、その酸化シリコン膜６上にそれに直接接した状態で、例えばＣＶＤ（Chemical Vapor Deposition ）法等によって酸化シリコン膜７を堆積し、さらに、その上に直接接した状態で、厚膜部が覆われ、薄膜部が露出されるようなフォトレジストパターン（マスキング膜、マスキングパターン）を形成し、さらに、そのフォトレジストパターン８をエッチングマクスとして、薄膜部の酸化シリコン膜６および７を除去する。
続いて、フォトレジストパターン８をアッシング法によって除去することにより、図１（ｂ）に示す断面構造を得る。この際、フォトレジストパターン８の下において酸化シリコン膜６上に酸化シリコン膜７が形成されているので、酸化シリコン膜６へのダメージを低減できる。洗浄処理を施す。この裏面洗浄処理においては、例えば第１洗浄処理（ＳＣ１）および第２洗浄処理（ＳＣ２）が施される。第１洗浄処理および第２洗浄処理は、上記発明者検討の２種ゲート絶縁膜プロセスと同様なので説明を省略する。
次いで、半導体基板１の主面を含む全体に対して、上記発明者検討の２種ゲート絶縁膜プロセスと同様（上記第１洗浄および第３洗浄（ＤＨＦ））の前洗浄処理を施す。これにより、例えば薄膜部における半導体基板１の主面上に形成された自然酸化膜やフォトレジスト膜除去時のダメージを低減または無くすことができる。本発明の技術思想では、厚膜部の酸化シリコン膜６がフォトレジストパターン８に直接接触しないので、フォトレジスト膜による酸化シリコン膜６の汚染を低減または防止できる。したがって、前洗浄処理に際して酸化シリコン膜６のフォトレジスト膜汚染はあまり考慮しなくて済む。
このような前洗浄処理を施すと、ＣＶＤ法によって形成された酸化シリコン膜７の方が、熱酸化法で形成された酸化シリコン膜６よりもエッチング速度が速いことから酸化シリコン膜７を主にエッチング除去することが可能となる。この場合の前洗浄処理に際しても図１（ｃ）に示すように、厚膜部の酸化シリコン膜６の上部がΔdox程度削れてしまうが、この場合、その削れ量を、上記したウィークスポットが表出しない程度となるように極めて小さくすることができる。したがって、高耐圧が要求される厚膜部のゲート絶縁膜の耐圧を確保することが可能となる。
このような前洗浄処理の後、半導体基板１に対して第２の熱酸化処理を施すことにより、図１（ｄ）に示すように、相対的に厚い酸化シリコン膜９ａを厚膜部に形成し、それよりも相対的に薄い酸化シリコン膜９ｂを薄膜部に形成する。この酸化シリコン膜９ａ、９ｂはいずれも電界効果トランジスタのゲート絶縁膜として使用される。その後、通常の電界効果トランジスタの形成方法と同様にして酸化シリコン膜９ａ、９ｂ上にゲート電極を形成する。
次に、図１に示す本発明の技術思想の２種ゲート絶縁膜プロセスを用いた場合の酸化シリコン膜９ａの耐圧測定結果を図２（ａ）、（ｂ）に示す。また、比較のため、図５８に示す上記本発明者検討の２種ゲート絶縁膜プロセスを用いた場合の酸化シリコン膜５２の耐圧測定結果を図３（ａ）、（ｂ）、（ｃ）、（ｄ）に示す。図３の（ａ）、（ｂ）は酸化シリコン膜６の削れ量Δdox＝１ｎｍの結果であり、（ｃ）、（ｄ）はΔdox＝２ｎｍの結果である。図３より酸化シリコン膜９ａの耐圧は酸化シリコン膜６の削れ量Δdoxが少ないほど良好であると言える。さらに、比較のため１種ゲート絶縁膜プロセスで形成された酸化シリコン膜の耐圧測定結果を図４（ａ）、（ｂ）に示す。図２（ａ）、図３（ａ）、（ｃ）および図４（ａ）の横軸は厚膜部に形成された酸化シリコン膜の破壊電界強度を示し、縦軸は欠陥度数を示している。また、図２（ｂ）、図３（ｂ）、（ｄ）および図４（ｂ）の横軸は厚膜部に形成された酸化シリコン膜の電界強度を示し、縦軸はゲート電極と半導体基板との間に流れるゲート電流を示している。
ここでは、上記した酸化シリコン膜９ａ、５２上に、多結晶シリコン膜およびタングステンシリサイド膜を順次成膜し、専用のフォトマスクを用いて酸化シリコン膜９ａ、５２の面積Ｓが１ｃｍ２となるキャパシタを形成した。酸化シリコン膜９ａの厚さｄoxは、例えば８．９ｎｍ程度、上記削れ量Δdoxは、例えば１ｎｍ程度である。また、酸化シリコン膜５２の厚さdoxは、例えば、８．２〜８．３ｎｍ程度、上記削れ量Δdoxは、例えば１〜２ｎｍ程度である。さらに、１種ゲート絶縁膜プロセスで形成された酸化シリコン膜の厚さｄoxは、例えば８.５ｎｍ程度である。この図２〜図４から分かるように、本発明の技術思想を用いることにより、酸化シリコン膜９ａの耐圧が１種ゲート絶縁膜プロセスで形成した酸化シリコン膜と同等にまで向上することが分かる。すなわち、図２に示すように、図１に示す本発明の技術思想を用いると、図５８に示すプロセスに比べて厚膜部の削れ量Δdoxを小さく（〜０.２ｎｍ）できるので、本発明の技術思想によれば、前洗浄処理時に酸化シリコン膜６中のウィークスポットの表出し、さらにはそれが拡大され微細な孔が形成されるのを低減または防止することができ、厚膜部の酸化シリコン膜９ａの膜質を向上させることができる。
また、図５は、本発明者の実験結果によって得られた図であって、前洗浄処理（前記第１洗浄）後の薄膜部における酸化シリコン膜の厚さ方向のエッチング量（洗浄時間と等価）と、半導体基板上に残される酸化シリコン膜の膜厚との関係を示している。この図５から分かるように、上記前洗浄処理は、薄膜部に酸化シリコン膜が存在すると仮定した場合にその酸化シリコン膜を、例えば厚さ１ｎｍ程度以上、好ましくは２ｎｍ程度除去するのに必要な程度施すことが信頼性を向上させる上で必要であることが分かる。
また、図６および図７は、それぞれ上記酸化シリコン膜６上に酸化シリコン膜７が残されない場合（本発明の技術思想）と残される場合とでゲート電流とゲート電圧との関係（Ｉ−Ｖ特性）を測定した結果である。酸化シリコン膜６上に酸化シリコン膜７が残されていない図６においては、Ｉ−Ｖ特性が変動しない。これに対し、酸化シリコン膜６上に酸化シリコン膜７が残されている図７においては、Ｉ−Ｖ特性が変動し、電界効果トランジスタの動作安定性が低下することが分かる。したがって、酸化シリコン膜７を残さないようにすることが好ましいことが分かる。
また、図８は、上記前洗浄処理時における厚膜部の酸化シリコン膜のエッチング削れ量と欠陥密度との関係を示している。黒丸は、本発明の技術思想の２種ゲート絶縁膜プロセスにおける厚膜部の酸化シリコン膜の欠陥密度の測定点を示し、白丸は、１種ゲート絶縁膜プロセスにおける酸化シリコン膜の欠陥密度の測定点を示している。この図８から分かるように、本発明のプロセスを用いて実質的に酸化シリコン膜６のエッチング削れ量を少なくすることが可能になるため、欠陥密度も低減することが分かる。本発明者の検討によれば、その削れ量は、１ｎｍよりも小さい量、好ましくは、０.２〜０.５ｎｍ程度が良い。すなわち、本発明によれば、厚膜部の酸化シリコン膜の削れ量を１ｎｍ以下にすることができるので、厚膜部のゲート絶縁膜の信頼性を向上させることができる。
また、図９は、前洗浄処理に際して酸化シリコン膜を１ｎｍ程度の厚さ相当削った場合における薄膜部側の酸化シリコン膜の破壊電界強度と欠陥度数との関係を示しており、同図（ａ）は１種ゲート絶縁膜プロセス、（ｂ）は本発明の技術思想である２種ゲート絶縁膜プロセスの場合を示している。この図９から分かるように、薄膜部の酸化シリコン膜の破壊電界強度に関して、本発明の技術思想を用いた場合は、１種ゲート絶縁膜プロセスを用いた場合と同程度の結果が得られることが分かる。
また、図１０および図１１は、本発明の技術思想を、電界効果トランジスタのゲート電極の上部およびソース・ドレイン用の半導体領域の上部にシリサイド層を形成する、いわゆるサリサイドプロセスに適用した場合における酸化シリコン膜９ａの耐圧測定結果と、上記本発明者検討の２種ゲート絶縁膜プロセスをサリサイドプロセスに適用した場合における酸化シリコン膜５２の耐圧測定結果とをそれぞれ示している。図１０および図１１の（ａ）は、ゲート電極がサリサイド構造の場合のみを示し、図１０および図１１の（ｂ）は、ゲート電極がサリサイド構造の場合（測定点を三角印で示す）と、ポリサイド構造（多結晶シリコン膜上にシリサイド層が形成された構造）の場合（測定点を丸印または四角印で示す）との両方を示している。なお、ポリサイド構造のゲート電極において、シリサイド層は、例えばタングステンシリサイドとした。
図１１から本発明者が検討した２種ゲート絶縁膜プロセスをサリサイドプロセスやポリサイドプロセスに適用すると、厚膜部における酸化シリコン膜５２の耐圧が劣化することが分かる。一方、図１０から本発明の技術思想においては、サリサイドプロセスやポリサイドプロセスに適用した場合であっても、厚膜部における酸化シリコン膜９ａの耐圧を向上させることができる。特に、サリサイドプロセスの場合は、その効果が顕著である。
また、図１２はゲート絶縁膜に定電界強度のストレスを印加し続けたとき破線までの時間を測定したＴＤＤＰ（Time Dependence Dielectric Breakdown）評価結果を示す。図１２には上記前洗浄処理による厚膜部における酸化シリコン膜６の削れ量Δdox毎の破壊時間（破壊が発生するまでの時間）と累積破壊率との関係を示している。丸印は、Δdoxが１ｎｍ程度の場合、三角印は、Δdoxが０.４ｎｍ程度、四角印は、Δdoxが０.２ｎｍ程度の場合を示している。この図１２から削れ量Δdoxが小さい程、破壊時間が長い、すなわち、寿命が長いことが分かる。
さらに、図１３は、厚膜部に酸化シリコン膜６が残った状態で半導体基板に対して酸化処理を施したときの完成膜厚（酸化シリコン膜９ａ）における酸化シリコン膜６の膜厚依存性を示している。この図１３から酸化シリコン膜６が残っている状態で半導体基板に対して酸化処理を施した場合は、厚膜部の酸化シリコン膜９ａの方が、半導体基板上に形成された薄膜部の酸化シリコン膜９ｂよりも必ず厚くなることが分かる。すなわち、最初に酸化シリコン膜６を形成した領域は厚膜部になる。
次に、本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を図１４〜図２６を用いて説明する。図中、ＱｎはｎチャネルＭＩＳＦＥＴ、ＱｐはｐチャネルＭＩＳＦＥＴを示し、Ａ領域は厚いゲート絶縁膜が形成される領域、Ｂ領域は薄いゲート絶縁膜が形成される領域を示す。
まず、図１４に示すように、比抵抗が１０Ωｃｍ程度のシリコン単結晶で構成された半導体基板１を用意し、この半導体基板１の主面に浅溝２を形成する。浅溝２の深さは、例えば約0.３５μｍ程度である。その後、半導体基板１に熱酸化処理を施し、酸化シリコン膜（図示せず）を形成する。さらに酸化シリコン膜３を堆積した後、これを化学的機械研磨（Chemical Mechanical Polishing ：ＣＭＰ）法により研磨して浅溝２内にのみ酸化シリコン膜３を残すことにより素子分離領域（トレンチアイソレーション）を形成する。
ＣＭＰ法による研磨を行う際、活性領域が研磨されるのを防止したり、酸化シリコン膜３の表面が活性領域の表面よりも低くなるのを防止したりするために、各種工夫が必要であるが、ここではその説明を省略する。
次に、ｎチャネルＭＩＳＦＥＴを形成する領域にｐ形不純物、例えばＢ（ホウ素）をイオン打ち込みしてｐ形ウエル４を形成し、ｐチャネルＭＩＳＦＥＴを形成する領域にｎ形不純物、例えばＰ（リン）をイオン打ち込みしてｎ形ウエル５を形成する。
続いて、図１５に示すように、半導体基板１に対して熱酸化処理等を施すことにより、半導体基板１の主面に、例えば酸化シリコン膜からなる犠牲酸化膜２０を形成した後、次のようにしてｎチャネルＭＩＳＦＥＴおよびｐチャネルＭＩＳＦＥＴのしきい値電圧を調整する。
まず、図１６に示すように、半導体基板１の主面上に、ｎチャネルＭＩＳＦＥＴの形成領域が露出され、それ以外が覆われるフォトレジストパターン２１ａを形成した後、これをマクスとして、例えばＢＦ２（フッ化ホウ素）をｐウエル４のチャネル領域に打ち込む。続いて、フォトレジストパターン２１ａを除去した後、図１７に示すように、半導体基板１の主面上に、ｐチャネルＭＩＳＦＥＴの形成領域が露出され、それ以外が覆われるフォトレジストパターン２１ｂを形成した後、これをマクスとして、例えばＰ（リン）をｎウエル５のチャネル領域に打ち込む。その後、フォトレジストパターン２１ｂ除去し、半導体基板１に対して熱処理を施すことにより、図１８に示すように、半導体基板１にしきい値電圧制御層２２ａ、２２ｂを形成する。しきい値電圧制御層の厚さは、例えば約２０ｎｍ程度である。
次に、図１９に示すように、半導体基板１の表面をＨＦ（フッ酸）系の水溶液を用いて洗浄した後、半導体基板１に熱酸化処理を施して半導体基板１の表面に約７〜８ｎｍ程度の厚さの酸化シリコン膜６を形成する。
次に、図２０に示すように、酸化シリコン膜６の上層に約６３０℃の温度による低圧の化学的気相成長（Chemical Vapor Deposition ：ＣＶＤ）法によって、約５〜１５ｎｍ程度の酸化シリコン膜７を堆積する。この酸化シリコン膜７は有機ソース（例えば、Ｓｉ（ＯＣ２Ｈ５）４）の熱分解反応によって形成される。酸化シリコン膜７を堆積する前に、酸化シリコン膜６の表面をフッ酸系の水溶液を用いて洗浄して、酸化シリコン膜６を約１ｎｍ程度除去してもよい。なお、酸化シリコン膜７は、無機ソース（例えば、ＳｉＨ４、ＳｉＨ２Ｃｌ２）を用いたＣＶＤ法によって形成してもよい。
次に、図２１に示すように、フォトレジストパターン８をマスクとして薄いゲート絶縁膜が形成される領域Ｂの酸化シリコン膜７および酸化シリコン膜６を順次除去する。上記フォトレジストパターン８は、通常のフォトリソグラフィ技術によって形成されている。すなわち、フォトレジストパターン８は、フォトレジスト膜を塗布した後、そのフォトレジスト膜に対して露光および現像処理を施すことによりパターニングされている。
次に、図２２に示すように、上記フォトレジストパターン８を除去した後、続いて、例えば、７０℃のＮＨ３：Ｈ２Ｏ２：Ｈ２Ｏ＝２：５：１００の水溶液を用いて５分程度の洗浄を行ない、次いで希フッ酸液によって、主として酸化シリコン膜７を除去する。この際、ＣＶＤ法によって形成された酸化シリコン膜７のエッチング速度が熱酸化法によって形成された酸化シリコン膜６のエッチング速度の約１５倍程度と大きいことから酸化シリコン膜７を選択的に除去することが可能となる。なお、酸化シリコン膜６は膜中に欠陥を作り込まない程度に除去してもよい。
次に、図２３に示すように、半導体基板１に熱酸化処理を施して、酸化シリコン膜６が形成されている領域Ａに厚いゲート絶縁膜を構成する厚さ約８ｎｍ程度の酸化シリコン膜９ａを形成し、半導体基板１の表面が露出している領域Ｂに薄いゲート絶縁膜を構成する厚さ約３〜４ｎｍ程度の酸化シリコン膜９ｂを形成する。ここで、上記熱酸化処理後にＮＯまたはＮ２Ｏ雰囲気で酸窒化処理を施すことにより、酸化シリコン膜９ａ，９ｂの膜中に窒素を導入してもよい。これにより、ホットキャリア効果に対する耐性が向上する。
次に、図２４に示すように、半導体基板１上に、例えばＰなどのｎ形不純物がドープされた多結晶シリコン膜をＣＶＤ法で堆積した後、フォトレジストパターンをマスクとしてこの多結晶シリコン膜をエッチングし、多結晶シリコン膜によって構成されるゲート電極１０を形成する。
次に、ゲート電極１０をマスクとしてｐ形ウエル４にｎ形不純物（例えば、Ｐ）を導入し、ｎチャネルＭＩＳＦＥＴＱｎのソース、ドレインの一部を構成する低濃度のｎ−形半導体領域１１ａを形成する。同様に、ゲート電極１０をマスクとしてｎ形ウエル５にｐ形不純物（例えば、ＢＦ２）を導入し、ｐチャネルＭＩＳＦＥＴＱｐのソース、ドレインの一部を構成する低濃度のｐ−形半導体領域１２ａを形成する。
次いで、図２５に示すように、半導体基板１上にＣＶＤ法で堆積した酸化シリコン膜をＲＩＥ（Reactive Ion Etching）法でエッチンングして、ゲート電極１０の側壁にサイドウォールスペーサ１３を形成する。
次に、ゲート電極１０およびサイドウォールスペーサ１３をマスクとして、ｐ形ウエル４にｎ形不純物（例えば、Ａｓ（砒素））を導入し、ｎチャネルＭＩＳＦＥＴＱｎのソース、ドレインの他の一部を構成する高濃度のｎ＋形半導体領域１１ｂを形成する。同様に、ゲート電極１０およびサイドウォールスペーサ１３をマスクとして、ｎ形ウエル５にｐ形不純物（例えば、ＢＦ２）を導入し、ｐチャネルＭＩＳＦＥＴＱｐのソース、ドレインの他の一部を構成する高濃度のｐ＋形半導体領域１２ｂを形成する。
次に、自己整合法によって低抵抗のチタンシリサイド膜１４をｎチャネルＭＩＳＦＥＴＱｎのゲート電極１０の表面およびｎ＋形半導体領域１１ｂの表面、ならびにｐチャネルＭＩＳＦＥＴＱｐのゲート電極１０の表面およびｐ＋形半導体領域１２ｂの表面に形成する。すなわち、ｎ＋形半導体領域１１ｂ、ｐ＋形半導体領域１２ｂおよびゲート電極１０の上面を露出させた状態で、半導体基板１の主面上に、例えばチタン等のような金属膜をスパッタリング法またはＣＶＤ法等によって堆積した後、半導体基板１に対して熱処理を施すことにより、上記金属膜とｎ＋形半導体領域１１ｂ、ｐ＋形半導体領域１２ｂおよびゲート電極１０との接触部にチタンシリサイド膜１４を形成する。ただし、ここで形成するシリサイド膜は、チタンシリサイド膜に限定されるものではなく種々変更可能であり、例えばコバルトシリサイド膜でもよい。
その後、図２６に示すように、半導体基板１上に層間絶縁膜１５を形成した後、層間絶縁膜１５をエッチングしてコンタクトホール１６を開孔した後、層間絶縁膜１５上に堆積した金属膜（図示せず）をエッチングして配線層１７を形成することにより、ＣＭＯＳデバイスが完成する。
なお、酸化シリコン膜７の膜厚、および酸化シリコン膜７のエッチング量は重要であるため、必要に応じて酸化シリコン膜７を成膜する際のモニターダミーによる膜厚管理、および上記モニターダミーを用いたエッチング量の定期的な管理を行ってもよい。
図２７は、酸化シリコン膜９ａの耐圧測定結果を示すグラフ図である。前記図１４〜図２３に示した製造工程によって作成した酸化シリコン膜９ａ上に多結晶シリコン膜およびタングステンシリサイド（ＷＳｉ）膜を順次成膜し、専用のフォトマスクを用いて酸化シリコン膜９ａの面積が１００ｍｍ２となるキャパシタを作製した。ただし、ｎチャネルＭＩＳＦＥＴを形成する領域のみの評価のため、ｐ形ウエル４のみを形成し、ｎ形ウエル５は形成していない。図２７の上段には酸化シリコン膜６の上層に７.５ｎｍ、１０ｎｍ、１５ｎｍの酸化シリコン膜７を成膜した積層膜の耐圧を示し、下段には酸化シリコン膜７を成膜する前に酸化シリコン膜６を洗浄したときの耐圧を示す。なお、上記洗浄により酸化シリコン膜６は約１ｎｍ程度除去される。
図２７に示すように、酸化シリコン膜７を積層することにより、耐圧が著しく向上して、良好な酸化シリコン膜９ａが作製されることが分かる。また、酸化シリコン膜７を成膜する前であれば、酸化シリコン膜６を洗浄しても同等な耐圧が得られており、酸化シリコン膜６を成膜した後または酸化シリコン膜７を成膜する前に洗浄しても良いことがわかる。
図２８に、酸化シリコン膜７の膜厚と酸化シリコン膜９ａの膜厚との関係を示す。ここでは、酸化シリコン膜６に適用すると約１ｎｍエッチングされる洗浄をフォトレジストパターン８の除去後に行っている。
７ｎｍの酸化シリコン膜６を形成した後、洗浄を行わずに基板上４ｎｍの酸化シリコン膜が形成される熱酸化処理を施すと酸化シリコン膜９ａの厚さは９.１ｎｍである。従って、この値と酸化シリコン膜７を積層しないときの酸化シリコン膜９ａの膜厚との差が洗浄によって酸化シリコン膜６がエッチングされた量となる。酸化シリコン膜７を形成しない場合には、酸化シリコン膜９ａの厚さは８.１ｎｍであり、上記値９.１ｎｍとの差である１ｎｍが洗浄による酸化シリコン膜６の削れ量となる。同様に、酸化シリコン膜７が７.５ｎｍの時は削れ量が０.４ｎｍ、酸化シリコン膜７が１０ｎｍの時は削れ量が０.２ｎｍ、酸化シリコン膜７が１５ｎｍの時は削れ量が０ｎｍとなる。
前記図２７に示したように、７.５〜１０ｎｍの酸化シリコン膜７を積層したとき良好な耐圧が得られることから、酸化シリコン膜６はの削れ量Δdoxは０.２〜０.４ｎｍの削れ量であれば、欠陥は殆ど発生しないことが分かる。このように、フォトレジストパターン８を除去した後の洗浄量を減らすことなく良好な酸化シリコン膜９ａ，９ｂが得られる。
図２９は、本発明の技術思想を用いたＤＲＡＭ（Dynamic Random Access Memory）が形成された半導体チップ１Ｃの平面図である。この半導体チップ１Ｃの主面には、その主面を４等分するように平面十字状の周辺回路部２３が配置されている。この周辺回路部２３によって分けられた４つの領域はメモリセル部２４となっている。このような半導体チップ１Ｃにおいてゲート絶縁膜が相対的に厚い電界効果トランジスタが形成された厚膜部にハッチングが付してある。厚膜部の領域Ａは、周辺回路部２３の一部およびメモリセル部２４を占有している。これに対し、ゲート絶縁膜が相対的に薄い電界効果トランジスタが形成された薄膜部の領域Ｂは、周辺回路部２３のみを占有しており、面積比では厚膜部の領域Ａの方が薄膜部の領域Ｂよりも約３０倍大きい。
このように、本実施の形態によれば、厚さの異なる２種類のゲート絶縁膜を形成する際、酸化シリコン膜６上に直接フォトレジストパターン８が形成されず、ＣＶＤ法によって形成された酸化シリコン膜７を介在して形成されるので、フォトレジスト膜からの汚染はＣＶＤ法によって形成された酸化シリコン膜７に付着することになる。この後、上記酸化シリコン膜７を選択的に除去することにより、酸化シリコン膜６に及ぼすフォトレジスト膜による汚染および酸化シリコン膜７中の固定電荷等の影響を回避することができ、さらに、レジスト除去工程とその後の洗浄工程におけるダメージ等の影響も避けることができる。また、酸化シリコン膜９ａ，９ｂの膜中に窒素を導入することにより、ホットキャリア効果に対する耐性を向上させることができる。
（実施の形態２）
本発明の他の実施の形態であるＭＩＳＦＥＴのゲート絶縁膜の製造方法を図３０〜図３３を用いて説明する。
まず、前記実施の形態１において前記図１６〜図１８を用いて説明した製造方法と同様に、しきい値電圧制御層を形成する。
次に、図３０に示すように、半導体基板１の表面をフッ酸系の水溶液を用いて洗浄した後、ＣＶＤ法によって酸化シリコン膜６ａを成膜する。なお、酸化シリコン膜６ａを成膜する際には、半導体基板１への汚染の巻き込み防止または酸化シリコン膜６ａと半導体基板１との間の界面特性を良好にするため、１ｎｍ程度の酸化シリコン膜を下地膜として成膜してもよい。上記下地膜の成膜方法としては、酸化シリコン膜６ａを成膜する前に７００℃程度の低温短時間枚葉酸化処理を施す、または酸化シリコン膜６ａの成膜時のシーケンスを高温酸化雰囲気中で放置した後に成膜を開始するように変更する等が考えられる。この後、酸化シリコン膜６ａの上層に、酸化シリコン膜６ａと組成の異なる酸化シリコン膜７ａをＣＶＤ法によって成膜する。
次に、図３１に示すように、フォトレジストパターン８をマスクとして薄いゲート絶縁膜が形成される領域Ｂの酸化シリコン膜７ａおよび酸化シリコン膜６ａを順次除去する。
次に、図３２に示すように、上記フォトレジストパターン８を除去した後、主として酸化シリコン膜７ａを除去する。次いで、図３３に示すように、ＣＶＤ法によって半導体基板１上に酸化シリコン膜９ｃを成膜する。なお、酸化シリコン膜９ｃを成膜する前に、露出している半導体基板１の表面に１ｎｍ程度の酸化シリコン膜を下地膜として成膜してもよい。これにより、厚いゲート絶縁膜が形成される領域Ａには酸化シリコン膜６ａと酸化シリコン膜９ｃとからなる積層膜が形成され、薄いゲート絶縁膜が形成される領域Ｂには酸化シリコン膜９ｃのみが形成される。
（実施の形態３）
本発明の他の実施の形態であるＭＩＳＦＥＴのゲート絶縁膜の製造方法を説明する。
本実施の形態３では、まず、前記実施の形態１に記載した製造方法で前記図２２に示したように、厚いゲート絶縁膜が形成される領域Ａに酸化シリコン膜６を設け、薄いゲート絶縁膜が形成される領域Ｂの半導体基板１の表面を露出させる。
この後、酸化シリコン膜以外の絶縁膜、例えば窒化シリコン（ＳｉＮ）系の膜、酸化タンタル（Ｔａ２Ｏ５）系の膜または酸化チタン（ＴｉＯ２）系の膜などを半導体基板１上に成膜する。これらの各種膜の成膜方法としては、ＣＶＤ法、プラズマＣＶＤ法またはＪＶＤ（Jet Vapor Deposition）法などがある。なお、絶縁膜を成膜する前に、露出している半導体基板１の表面に１ｎｍ程度の酸化シリコン膜を下地膜として成膜してもよい。これにより、厚いゲート絶縁膜が形成される領域Ａには酸化シリコン膜６と上記絶縁膜とからなる積層膜が形成され、薄いゲート絶縁膜が形成される領域Ｂには上記絶縁膜のみが形成される。
すなわち、厚膜部の領域Ａのゲート絶縁膜の一部および薄膜部の領域Ｂのゲート絶縁膜の全部を、酸化シリコン膜よりも誘電率の高い材料によって形成することにより、ゲート絶縁膜を酸化シリコン膜のみで形成した場合に比べて、ＭＩＳＦＥＴの特性を同等程度に確保したまま、ゲート絶縁膜の膜厚を厚くすることができる。したがって、ゲート絶縁膜の形成制御を容易にすることが可能となる。また、ゲート電極と半導体基板との間にゲート電流（トンネル電流）が流れるのを抑制または防止することが可能となる。
（実施の形態４）
本発明の他の実施の形態であるＭＩＳＦＥＴのゲート絶縁膜の製造方法を説明する。
本実施の形態４では、まず、前記実施の形態２に記載した製造方法で前記図３２に示したように、厚いゲート絶縁膜が形成される領域Ａに酸化シリコン膜６ａを設け、薄いゲート絶縁膜が形成される領域Ｂの半導体基板１の表面を露出させる。
この後、酸化シリコン膜以外の絶縁膜、例えばＳｉＮ系の膜、Ｔａ２Ｏ５系の膜またはＴｉＯ２系の膜などを半導体基板１上に成膜する。これらの各種膜の成膜方法としては、ＣＶＤ法、プラズマＣＶＤ法またはＪＶＤ法などがある。なお、絶縁膜を成膜する前に、露出している半導体基板１の表面に１ｎｍ程度の酸化シリコン膜を下地膜として成膜してもよい。これにより、厚いゲート絶縁膜が形成される領域Ａには酸化シリコン膜６ａと上記絶縁膜とからなる積層膜が形成され、薄いゲート絶縁膜が形成される領域Ｂには上記絶縁膜のみが形成される。したがって、前記実施の形態４と同様に、次の効果が得られる。すなわち、ゲート絶縁膜の形成制御を容易にすることが可能となる。また、ゲート電極と半導体基板との間にゲート電流（トンネル電流）が流れるのを抑制または防止することが可能となる。
（実施の形態５）
本発明の他の実施の形態であるＭＩＳＦＥＴのゲート絶縁膜の製造方法を説明する。
本発明の形態５では、まず、前記実施の形態２に記載した製造方法で前記図３３に示したように、厚いゲート絶縁膜が形成される領域Ａに酸化シリコン膜６ａと酸化シリコン膜９ｃとからなる積層膜を形成し、薄いゲート絶縁膜が形成される領域Ｂに酸化シリコン膜９ｃのみを形成する。
この後、熱窒化処理、プラズマ窒化処理またはラジカル窒化処理を半導体基板１に施して、酸化シリコン膜６ａと半導体基板１との界面および酸化シリコン膜９ｃと半導体基板１との界面の特性を向上させる。
（実施の形態６）
本発明の他の実施の形態であるＭＩＳＦＥＴのゲート絶縁膜の製造方法を説明する。
本発明の形態６では、まず、前記実施の形態２に記載した製造方法で前記図３０に示したように、半導体基板１の表面をフッ酸系の水溶液を用いて洗浄した後、ＣＶＤ法によって酸化シリコン膜６ａを成膜する。なお、酸化シリコン膜６ａを成膜する際には、半導体基板１への汚染の巻き込み防止または酸化シリコン膜６ａと半導体基板１との間の界面特性を良好にするため、１ｎｍ程度の酸化シリコン膜を下地膜として成膜してもよい。
次に、熱窒化処理、プラズマ窒化処理またはラジカル窒化処理を半導体基板１に施して、酸化シリコン膜６ａの一部を改質する。
この後は、前記実施の形態２に記載した製造方法と同様にして、厚いゲート絶縁膜が形成される領域Ａには酸化シリコン膜６ａの改質膜と酸化シリコン膜９ｃとからなる積層膜が形成され、薄いゲート絶縁膜が形成される領域Ｂには酸化シリコン膜９ｃのみが形成される。
次に、上記酸化シリコン膜６ａの改質処理（プラズマ窒化処理またはラジカル窒化処理）に用いる製造装置の一例を図３４に示す。図３４は、ＲＰＮ（RemotePlasma Nitridation ）装置２５を示している。装置内に導入された窒素ガスは、プラズマ発生部２５ａを通じてプラズマ状態に変換されて、ウエハステージ２５ｂ上に載置された半導体基板１（半導体ウエハ）の主面に供給されるようになっている。これにより、窒素ラジカル等と半導体基板１の主面上の絶縁膜（酸化シリコン膜６ａ等）とが反応し、窒化膜（窒化層）が形成される。図３５に、ＲＰＮ処理を行ったときの膜内における窒素元素のＳＩＭＳ（Secondary Ion MassSpectrometry＝二次イオン質量分析法）プロファイルを示すR.Kraft,T.P.Schneider,W.W.Dostalik,andS.HattangadyJ.Vac.Sci.Technol.B15(4),p967,Jul/Aug.1997）。また、比較のため図３６に酸化窒素（ＮＯ）ガスによる窒化膜のＳＩＭＳプロファイルを示す。これら図３５および図３６からＲＰＮ処理を行った場合は、ＮＯ酸窒化膜と比べて、酸素と窒素の分布が逆になっており、窒素が、より表面側に分布することが分かる。この方法を用いた場合は、極めて薄い窒化膜を容易に形成することができる。また、窒素と酸化シリコンとをしっかりと結合させることができるので、エッチングに対する耐性を向上させることができる。
（実施の形態７）
本発明の他の実施の形態であるＭＩＳＦＥＴのゲート絶縁膜の製造方法を図３７〜図４０を用いて説明する。
まず、前記実施の形態１において前記図１６〜図１８を用いて説明した製造方法と同様に、しきい値電圧制御層を形成する。
次に、図３７に示すように、半導体基板１の表面をフッ酸系の水溶液を用いて洗浄した後、半導体基板１の表面に酸化シリコン膜６を形成し、次いで酸化シリコン膜６の上層にＣＶＤ法によって、酸化シリコン膜７を堆積する。
次に、図３８に示すように、フォトレジストパターン８をマスクとして、バッファードフッ酸液を用い主として薄いゲート絶縁膜が形成される領域Ｂの酸化シリコン膜７のエッチングを行う。
次いで、ＭＩＳＦＥＴのしきい値電圧制御用の不純物１８を半導体基板１へ打ち込み、チャネル層１９を形成する。ここでの上記不純物１８の打ち込みは、薄いゲート絶縁膜が形成される領域ＢのｎチャネルＭＩＳＦＥＴの形成される領域およびｐチャネルＭＩＳＦＥＴの形成される領域に同様に打ち込まれるため、前記図１６〜図１８を用いて説明したしきい値電圧制御層を形成するために打ち込まれた不純物に対するカウンター打ち込みの役割を担う。
次いで、前記エッチングで残しておいた酸化シリコン６をバッファードフッ酸液を用いて除去する。
次に、図３９に示すように、フォトレジストパターン８を除去した後、続いて、例えば、７０℃のＮＨ３：Ｈ２Ｏ２：Ｈ２Ｏ＝２：５：１００の水溶液を用いて５分程度の洗浄を行ない、次いで希フッ酸液によって、主として酸化シリコン膜７を除去する。
次に、図４０に示すように、半導体基板１に熱酸化処理を施して、酸化シリコン膜６が形成されている領域Ａに厚いゲート絶縁膜を構成する酸化シリコン膜９ａを形成し、半導体基板１の表面が露出している領域Ｂに薄いゲート絶縁膜を構成する酸化シリコン膜９ｂを形成する。
なお、酸化シリコン膜９ａ，９ｂにかえて、ＣＶＤ法などによって、酸化シリコン膜、ＳｉＮ系の膜、Ｔａ２Ｏ５系の膜またはＴｉＯ２系の膜などを半導体基板１上に成膜してもよく、これら絶縁膜を成膜する前に、露出している半導体基板１の表面に熱処理によって１ｎｍ程度の酸化シリコン膜を下地膜として成膜してもよい。
（実施の形態８）
本発明の他の実施の形態であるＭＩＳＦＥＴのゲート絶縁膜の製造方法を図４１〜図４４を用いて説明する。
まず、前記実施の形態１において前記図１６〜図１８を用いて説明した製造方法と同様に、しきい値電圧制御層を形成する。
次に、図４１に示すように、半導体基板１の表面をフッ酸系の水溶液を用いて洗浄した後、ＣＶＤ法によって酸化シリコン膜６ａを成膜する。なお、酸化シリコン膜６ａを成膜する際には、半導体基板１への汚染の巻き込み防止または酸化シリコン膜６ａと半導体基板１との間の界面特性を良好にするため、１ｎｍ程度の酸化シリコン膜を下地膜として成膜してもよい。この後、酸化シリコン膜６ａの上層に、酸化シリコン膜６ａと組成の異なる酸化シリコン膜７ａをＣＶＤ法によって成膜する。
次に、図４２に示すように、フォトレジストパターン８をマスクとして、薄いゲート絶縁膜が形成される領域Ｂの酸化シリコン膜７ａのみのエッチングを行う。
次いで、ＭＩＳＦＥＴのしきい値電圧制御用の不純物１８を半導体基板１へ打ち込み、チャネル層１９を形成する。ここでの上記不純物１８の打ち込みは、薄いゲート絶縁膜が形成される領域ＢのｎチャネルＭＩＳＦＥＴの形成される領域およびｐチャネルＭＩＳＦＥＴの形成される領域に同様に打ち込まれるため、前記図１を用いて説明したしきい値電圧制御層を形成するために打ち込まれた不純物に対するカウンター打ち込みの役割を担う。
次いで、前記エッチングで残しておいた酸化シリコン６ａをバッファードフッ酸液を用いて除去する。
次に、図４３に示すように、フォトレジストパターン８を除去した後、続いて、例えば、７０℃のＮＨ３：Ｈ２Ｏ２：Ｈ２Ｏ＝２：５：１００の水溶液を用いて５分程度の洗浄を行ない、次いで希フッ酸液によって、主として酸化シリコン膜７ａを除去する。
次に、図４４に示すように、ＣＶＤ法などによって、絶縁膜、例えばＳｉＮ系の膜、Ｔａ２Ｏ５系の膜またはＴｉＯ２系の膜などを半導体基板１上に成膜する。これら絶縁膜を成膜する前に、露出している半導体基板１の表面に熱処理によって１ｎｍ程度の酸化シリコン膜を下地膜として成膜してもよい。これにより、厚いゲート絶縁膜が形成される領域Ａには酸化シリコン膜６ａと上記絶縁膜とからなる積層膜が形成され、薄いゲート絶縁膜が形成される領域Ｂには上記絶縁膜のみが形成される。したがって、前記実施の形態４と同様に、次の効果が得られる。すなわち、ゲート絶縁膜の形成制御を容易にすることが可能となる。また、ゲート電極と半導体基板との間にゲート電流（トンネル電流）が流れるのを抑制または防止することが可能となる。
（実施の形態９）
次に、本発明の他の技術思想を図４５（ａ）〜（ｄ）によって説明する。まず、図４５（ａ）に示すように、半導体基板１に対して熱酸化処理等を施すことにより、半導体基板１の主面（活性領域）上に酸化シリコン膜６を形成した後、その酸化シリコン膜６上にそれに直接接した状態で、絶縁膜２６を堆積する。この絶縁膜２６は、耐酸化性を有し、前洗浄（例えばフッ酸洗浄）ではほとんどエッチングされない性質を有している。また、酸化シリコン膜６よりも薄く形成する。
続いて、絶縁膜２６上に直接接した状態で、厚膜部が覆われ、薄膜部が露出されるようなフォトレジストパターン８を形成し、さらに、そのフォトレジストパターン８をエッチングマクスとして、薄膜部の絶縁膜２６および酸化シリコン膜６を順次除去する。
その後、フォトレジストパターン８をアッシング法によって除去することにより、図４５（ｂ）に示す断面構造を得る。この際、フォトレジストパターン８の下において酸化シリコン膜６上に絶縁膜２６が形成されているので、酸化シリコン膜６へのダメージを低減できる。
次いで、半導体基板１の裏面に対して洗浄処理を施す。この裏面洗浄処理においては、前記実施の形態１で説明したように、例えば第１洗浄処理および第２洗浄処理を施す。
続いて、半導体基板１の主面を含む全体に対して、上記発明者検討の２種ゲート絶縁膜プロセスと同様の前洗浄処理を施す。図４５（ｃ）は前洗浄処理後の半導体基板１の要部断面を示しており、Δdtは、絶縁膜２６の削れ量を示している。これにより、例えば薄膜部における半導体基板１の主面上に形成された自然酸化膜やフォトレジスト膜除去時のダメージを低減または無くすことができる。
ところで、本発明の技術思想においては、前洗浄処理（例えばフッ酸洗浄）に際して、絶縁膜２６がほとんどエッチング除去されない。これにより、前洗浄処理時に酸化シリコン膜６中のウィークスポットが表出してしまうのを防止することができるので、高耐圧が要求される厚膜部のゲート絶縁膜の耐圧を確保することが可能となる。また、絶縁膜２６が前洗浄処理時のストッパとして機能し、酸化シリコン膜６はそのまま残る。このため、酸化シリコン膜６の厚さの設定精度を向上させることが可能となる。
また、本発明の技術思想においても、前記実施の形態１と同様に、厚膜部の酸化シリコン膜６が絶縁膜２６によって覆われフォトレジストパターン８に直接接触しないので、フォトレジスト膜による酸化シリコン膜６の汚染を低減または防止できる。したがって、前記実施の形態１と同様に前洗浄処理に際して酸化シリコン膜６のフォトレジスト膜汚染はあまり考慮しなくて済む。
このような前洗浄処理の後、半導体基板１に対して第２の熱酸化処理を施すことにより、図４５（ｄ）に示すように、薄膜部に相対的に薄いゲート絶縁膜を構成する酸化シリコン膜９ｂを形成する。この際、厚膜部には耐酸化性を有する絶縁膜２６が形成されているので膜形成は行われない。したがって、厚膜部の相対的に厚いゲート絶縁膜は、酸化シリコン膜６とその上に形成された絶縁膜２６とで構成される。その後、通常の電界効果トランジスタの形成方法と同様にして絶縁膜２６および酸化シリコン膜９ｂ上にゲート電極を形成する。このように、ここで説明した本発明の技術思想においても前記実施の形態１等で説明した発明と同様の効果が得られる。
次に、上記本発明の技術思想を、例えばＣＭＩＳ（Complementary Metal Insulator Semiconductor ）回路を有する半導体集積回路装置の製造方法に適用した場合について説明する。
まず、前記実施の形態１の図１４〜図１９を用いて説明した半導体集積回路装置の製造工程と同様の工程を経た後、図４６に示すように、酸化シリコン膜６上に、絶縁膜２６を形成する。絶縁膜２６は、耐酸化性および耐洗浄性を有する材料からなり、例えば窒化シリコン膜からなる。絶縁膜２６の厚さは、酸化シリコン膜６ａより薄く、後述の前洗浄処理に際して除去されない程度に形成されており、例えば０.５〜１．０μｍ程度である。絶縁膜２６の形成方法としては、例えばＣＶＤ法またはＪＶＤ法等によって酸化シリコン膜上に窒化シリコン系の絶縁膜を堆積させる方法か、あるいはプラズマ窒化処理やラジカル窒化処理等のような前記ＰＲＮ処理または熱窒化処理により酸化シリコン膜６の表層を改質させる方法等がある。特に、上記改質処理の場合（特にＰＲＮ処理を用いた場合）には、非常に薄い絶縁膜２６を高い精度で形成することが可能となる。また、絶縁膜２６は、窒素と酸化シリコン膜とが結合された状態で形成されることから結合状態が高く、高い耐エッチング性を持つことが可能となる。
続いて、図４７に示すように、前記実施の形態１等と同様のフォトレジストパターン８を絶縁膜２６上に形成した後、これをエッチングマクスとして、薄膜部の領域Ｂの絶縁膜２６および酸化シリコン膜６を順次エッチング除去する。その後、フォトレジストパターン８を除去した後、前記実施の形態１等と同様の前洗浄処理を施すことにより、図４８に示す構造を得る。この前洗浄処理の際、絶縁膜２６は、ほとんどエッチング除去されない。したがって、厚膜部の領域Ａには酸化シリコン膜６および絶縁膜２６が残されている。
次いで、半導体基板１に対して熱酸化処理を施すことにより、図４９に示すように、薄膜部の領域Ｂの半導体基板１の主面上に酸化シリコン膜９ｂを形成する。一方、厚膜部の領域Ａにおいては、耐酸化性の強い絶縁膜２６が形成されているために膜は形成されず、酸化シリコン膜６とその上の絶縁膜２６とからなる積層膜が形成される。その後、図５０に示すように、前記実施の形態１と同様に酸化シリコン膜９ｂおよび絶縁膜２６上にゲート電極１０を形成する。これ以降は前記実施の形態１等と同じなので説明を省略する。本実施の形態９においても、厚膜部の領域Ａのゲート絶縁膜には、窒化シリコンからなる絶縁膜２６が形成されているので、前記実施の形態４と同様に、次の効果が得られる。すなわち、厚膜部におけるゲート絶縁膜の形成制御を容易にすることが可能となる。また、厚膜部のＭＩＳＦＥＴにおいてゲート電極と半導体基板との間にゲート電流（トンネル電流）が流れるのを抑制または防止することが可能となる。
（実施の形態１０）
本実施の形態１０は前記実施の形態９の変形例を説明するものである。
まず、図４６〜図４８の工程を同様に経た後、図５１に示すように、半導体基板１上に、誘電率の高い絶縁膜２７を形成する。これにより、薄膜部の領域Ｂには、絶縁膜２７で構成されたゲート絶縁膜が形成され、厚膜部の領域Ａには、酸化シリコン膜６上に絶縁膜２６を介して絶縁膜２７が積層されてなるゲート絶縁膜が形成される。絶縁膜２７は、例えば絶縁膜２６と同様に、ＣＶＤ法、ＲＰＮ法またはＪＶＤ法によって形成された窒化シリコン系の絶縁膜、あるいは、酸化タンタル（ＴａｘＯｙ：例えばＴａ２Ｏ５）、酸化チタン（ＴｉＯｘ：例えばＴｉＯ２）またはＳｉＯＮからなる。絶縁膜２７の厚さは、薄膜部の領域Ｂのゲート絶縁膜に必要な厚さでよい。本実施の形態２７においては、絶縁膜２７の誘電率が高いので、あまり薄くしなくても、薄い酸化シリコン膜９ｂ（図４９等参照）と同様のＭＳＩＦＥＴの性能を得ることができる。したがって、厚膜部の領域Ａおよび薄膜部の領域Ｂのゲート絶縁膜を比較的厚くすることができるので、前記実施の形態４と同様に、膜厚制御性を向上させることができ、また、ゲート電極と半導体基板との間のリーク電流を抑制または防止することが可能となる。その後、図５２に示すように、前記実施の形態１と同様に厚膜部の領域Ａおよび薄膜部の領域Ｂの絶縁膜２７上にゲート電極１０を形成する。これ以降は前記実施の形態１等と同じなので説明を省略する。
（実施の形態１１）
本実施の形態１１は、ＭＩＳＦＥＴのゲート電極の変形例を説明するものであって、いわゆるデュアルゲート・ポリメタルゲート電極構造を形成する方法を説明するものあり、前記実施の形態１〜１０のいずれにも適用できる。
まず、前記実施の形態１等で用いた図１４〜図２３と同様の工程を経た後、図５３に示すように、半導体基板１の主面上に、多結晶シリコン膜２８をＣＶＤ法等によって堆積する。続いて、図５４に示すように、その多結晶シリコン膜２８上に、ｎチャネルＭＩＳＦＥＴ形成領域が露出され、それ以外が覆われるようなフォトレジストパターン２９を形成した後、これをマクスとして、フォトレジストパターン２９から露出する多結晶シリコン膜２８部分に、例えばＰ（リン）等のような不純物をイオン注入する。これにより、ｐ形ウエル４上の多結晶シリコン膜２８部分をｎ−形にする。その後、そのフォトレジストパターン２９を除去した後、図５５に示すように、その多結晶シリコン膜２８上に、ｐチャネルＭＩＳＦＥＴ形成領域が露出され、それ以外が覆われるようなフォトレジストパターン３０を形成した後、これをマクスとして、フォトレジストパターン３０から露出する多結晶シリコン膜２８部分に、例えばＢ（ホウ素）等のような不純物をイオン注入する。これにより、ｎ形ウエル５上の多結晶シリコン膜２８部分をｐ＋形にする。
次いで、図５６に示すように、多結晶シリコン膜２８上に、例えば窒化タングステンや窒化チタン等のような導体膜３１をスパッタリング法等によって堆積した後、図５７に示すように、その上に、例えばタングステン等からなる導体膜３２をスパッタリング法によって形成し、さらにその上に、例えば酸化シリコン膜または窒化シリコン膜からなるキャップ用絶縁膜３３をＣＶＤ法等によって堆積する。導体膜３１は、導体膜３２中のタングステンと多結晶シリコン膜２８中のシリコンとが反応してシリサイド層が形成されてしまうのを抑制する機能を有している。続いて、多結晶シリコン膜２８，導体膜３１，３２およびキャップ用絶縁膜３３をフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより、前記実施の形態１と同様にゲート電極１０およびその上にキャップ用絶縁膜３３を形成する。これ以降は前記実施の形態１等と同じなので説明を省略する。
本実施の形態１１においても、前記実施の形態１〜１０と同様の効果を得ることができる。特に、本実施の形態１１のゲート電極構造を、前記実施の形態５，９，１０に適用した場合、次の効果を得ることができる。すなわち、前記実施の形態５においては、厚膜部および薄膜部のＭＩＳＦＥＴにおけるゲート絶縁膜の表層に窒化膜（窒化層）が形成されているので、また、前記実施の形態９，１０においては、厚膜部のＭＩＳＦＥＴにおけるゲート絶縁膜が、酸化シリコン膜６上に窒化シリコンからなる絶縁膜２６や２７が積み重ねられて構成されているので（図５０，図５２参照）、ゲート電極１０中の拡散係数の高いホウ素が酸化シリコン膜６側に拡散してしまうのを上記窒化層または絶縁膜２６や２７によって抑制または阻止することができる。したがって、ｐチャネル形のＭＩＳＦＥＴの動作信頼性および歩留まりを向上させることが可能となる。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば前記実施の形態１〜１１においては、例えばＣＭＩＳ回路を有する半導体集積回路装置およびＤＲＡＭに本発明を適用した場合について説明したが、これに限定されるものではなく種々適用可能であり、例えばＳＲＡＭ（Static Random Access Memory ）またはフラッシュメモリ（ＥＥＰＲＯＭ；Electric Erasable Programmable Read Only Memory ）等のようなメモリ回路を有する半導体装置、マイクロプロセッサ等のような論理回路を有する半導体装置あるいは上記メモリ回路と論理回路とを同一半導体基板に設けている混載型の半導体装置にも適用できる。
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
（ａ）〜（ｄ）は本発明の技術思想である半導体集積回路装置の製造工程中における半導体基板の要部断面図である。 （ａ）、（ｂ）は本発明の技術思想の２種ゲート絶縁膜プロセスを用いた場合の酸化シリコン膜の耐圧測定結果を示すグラフ図である。 （ａ）〜（ｄ）は本発明者検討の２種ゲート絶縁膜プロセスを用いた場合の酸化シリコン膜の耐圧測定結果を比較のために示すグラフ図である。 （ａ）、（ｂ）は１種ゲート絶縁膜プロセスで形成された酸化シリコン膜の耐圧測定結果を比較のために示すグラフ図である。 本発明者の実験結果によって得られた図であって、前洗浄処理後の薄膜部における酸化シリコン膜の厚さ方向のエッチング量（洗浄時間と等価）と、半導体基板上に残される酸化シリコン膜の膜厚との関係を示すグラフ図である。 本発明の技術思想におけるゲート電流とゲート電圧との関係（Ｉ−Ｖ特性）を測定した結果を示すグラフ図である。 図６に対応する図であって本発明者検討の技術におけるゲート電流とゲート電圧との関係（Ｉ−Ｖ特性）を測定した結果を示すグラフ図である。 前洗浄処理時における厚膜部の酸化シリコン膜のエッチング削れ量と欠陥密度との関係を示すグラフ図である。 前洗浄処理に際して薄膜部における酸化シリコン膜を１ｎｍ程度の厚さ相当削った場合における薄膜部側の酸化シリコン膜の破壊電界強度と欠陥度数との関係を示しており、（ａ）は１種ゲート絶縁膜プロセス、（ｂ）は本発明の技術思想である２種ゲート絶縁膜プロセスの場合を示すグラフ図である。 （ａ）および（ｂ）は、本発明の技術思想をサリサイドプロセスに適用した場合における厚膜部のゲート絶縁膜を構成する酸化シリコン膜の耐圧測定結果を示すグラフ図である。 （ａ）および（ｂ）は、本発明者検討の２種ゲート絶縁膜プロセスをサリサイドプロセスに適用した場合における厚膜部のゲート絶縁膜を構成する酸化シリコン膜の耐圧測定結果を示すグラフ図である。 前洗浄処理による厚膜部における酸化シリコン膜の削れ量毎の破壊時間（破壊が発生するまでの時間）と累積破壊率との関係を示すグラフ図である。 前洗浄処理後に厚膜部に酸化シリコン膜が残った状態で半導体基板に対して酸化処理を施したときの完成膜厚における酸化シリコン膜の膜厚依存性を示すグラフ図である。 本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。 本発明の一実施 の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。 本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。 本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。 本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。 本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。 本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。 本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。 本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。 本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。 本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。 本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。 本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示す半導体基板の要部断面図である。 実施の形態１を適用した厚いゲート絶縁膜を構成する酸化シリコン膜の耐圧評価結果を示すグラフ図である。 実施の形態１における厚いゲート絶縁膜を構成する酸化シリコン膜の膜厚と、フォトレジスト膜に接するＣＶＤ法で形成された酸化シリコン膜の膜厚との関係示すグラフ図である。 実施の形態１の他の半導体集積回路装置を構成する半導体チップの平面図である。 本発明の他の実施の形態であるＭＩＳＦＥＴのゲート絶縁膜の製造方法を示す半導体基板の要部断面図である。 本発明の他の実施の形態であるＭＩＳＦＥＴのゲート絶縁膜の製造方法を示す半導体基板の要部断面図である。 本発明の他の実施の形態であるＭＩＳＦＥＴのゲート絶縁膜の製造方法を示す半導体基板の要部断面図である。 本発明の他の実施の形態であるＭＩＳＦＥＴのゲート絶縁膜の製造方法を示す半導体基板の要部断面図である。 本発明の他の実施の形態で用いる成膜装置の説明図である。 図３４の成膜装置で形成された絶縁膜の厚さ方向における含有元素の分布を示す説明図である。 熱酸窒化処理によって形成された絶縁膜の厚さ方向における含有元素の分布を示す説明図である。 本発明の他の実施の形態であるＭＩＳＦＥＴのゲート絶縁膜の製造方法を示す半導体基板の要部断面図である。 本発明の他の実施の形態であるＭＩＳＦＥＴのゲート絶縁膜の製造方法を示す半導体基板の要部断面図である。 本発明の他の実施の形態であるＭＩＳＦＥＴのゲート絶縁膜の製造方法を示す半導体基板の要部断面図である。 本発明の他の実施の形態であるＭＩＳＦＥＴのゲート絶縁膜の製造方法を示す半導体基板の要部断面図である。 本発明の他の実施の形態であるＭＩＳＦＥＴのゲート絶縁膜の製造方法を示す半導体基板の要部断面図である。 本発明の他の実施の形態であるＭＩＳＦＥＴのゲート絶縁膜の製造方法を示す半導体基板の要部断面図である。 本発明の他の実施の形態であるＭＩＳＦＥＴのゲート絶縁膜の製造方法を示す半導体基板の要部断面図である。 本発明の他の実施の形態であるＭＩＳＦＥＴのゲート絶縁膜の製造方法を示す半導体基板の要部断面図である。 （ａ）〜（ｄ）は本発明の他の技術思想を説明するための半導体集積回路装置の製造工程中における半導体基板の要部断面図である。 本発明の他の実施の形態である半導体集積回路装置の製造工程中における半導体基板の要部断面図である。 図４６に続く半導体集積回路装置の製造工程中における半導体基板の要部断面図である。 図４７に続く半導体集積回路装置の製造工程中における半導体基板の要部断面図である。 図４８に続く半導体集積回路装置の製造工程中における半導体基板の要部断面図である。 図４９に続く半導体集積回路装置の製造工程中における半導体基板の要部断面図である。 本発明のさらに他の実施の形態である半導体集積回路装置の製造工程中における半導体基板の要部断面図である。 図５１に続く半導体集積回路装置の製造工程中における半導体基板の要部断面図である。 本発明の他の実施の形態である半導体集積回路装置の製造工程中における半導体基板の要部断面図である。 図５３に続く半導体集積回路装置の製造工程中における半導体基板の要部断面図である。 図５４に続く半導体集積回路装置の製造工程中における半導体基板の要部断面図である。 図５５に続く半導体集積回路装置の製造工程中における半導体基板の要部断面図である。 図５６に続く半導体集積回路装置の製造工程中における半導体基板の要部断面図である。 （ａ）〜（ｄ）は本発明者が本発明をするのに検討した２種ゲート絶縁膜プロセス中における半導体基板の要部断面図である。
符号の説明
１ 半導体基板
１Ｃ 半導体チップ
２ 浅溝
３ 酸化シリコン膜
４ ｐ形ウエル
５ ｎ形ウエル
６ 酸化シリコン膜
６ａ 酸化シリコン膜
７ 酸化シリコン膜
７ａ 酸化シリコン膜
８ フォトレジストパターン
９ａ 酸化シリコン膜
９ｂ 酸化シリコン膜
９ｃ 酸化シリコン膜
１０ ゲート電極
１１ａ ｎ-形半導体領域
１１ｂ ｎ+形半導体領域
１２ａ ｐ-形半導体領域
１２ｂ ｐ+形半導体領域
１３ サイドウォールスペーサ
１４ チタンシリサイド膜
１５ 層間絶縁膜
１６ コンタクトホール
１７ 配線層
１８ 不純物
１９ チャネル層
２０ 犠牲酸化膜
２１ａ，２１ｂ フォトレジストパターン
２２ａ，２２ｂ しきい値電圧制御層
２３ 周辺回路部
２４ メモリセル部
２５ ＰＲＮ装置
２６ 絶縁膜
２７ 絶縁膜
２８ 多結晶シリコン膜
２９ フォトレジストパターン
３０ フォトレジストパターン
３１ 導体膜
３２ 導体膜
３３ キャップ用絶縁膜
Ｑｎ ｎチャネルＭＩＳＦＥＴ
Ｑｐ ｐチャネルＭＩＳＦＥＴ
Ａ 厚いゲート絶縁膜が形成される領域
Ｂ 薄いゲート絶縁膜が形成される領域

Claims (11)

  1. 半導体基板の第１領域に第１ゲート絶縁膜を有する第１電界効果トランジスタを含み、且つ、前記半導体基板の第２領域に、前記第１ゲート絶縁膜よりも膜厚が薄い第２ゲート絶縁膜を有する第２電界効果トランジスタを含む半導体集積回路装置の製造方法であって、
    （ａ）前記第１領域および前記第２領域の前記半導体基板の表面に、熱酸化法によって、酸化シリコン膜からなる第１絶縁膜を形成する工程と、
    （ｂ）前記第１絶縁膜上に、化学的気相成長法によって、酸化シリコン膜からなる第２絶縁膜を形成する工程と、
    （ｃ）前記第２領域の前記第２絶縁膜および前記第１絶縁膜を順次除去する工程と、
    （ｄ）前記（ｃ）工程の後、前記半導体基板に対して希フッ酸による洗浄処理を施すことで、前記第１領域の前記第１絶縁膜を残しつつ、前記第１領域の前記第２絶縁膜が除去される工程と、
    （ｅ）前記（ｄ）工程後、前記第２領域の前記半導体基板上に、酸化シリコン膜からなる第３絶縁膜を形成する工程と、
    （ｆ）前記（ｅ）工程の後、化学的気相成長法によって、前記第１領域の前記第１絶縁膜上および前記第２領域の前記第３絶縁膜上に、酸化シリコン膜よりも誘電率の高い材料からなる第４絶縁膜を形成する工程と、
    を有し、
    前記第１ゲート絶縁膜は前記第１絶縁膜および前記第４絶縁膜からなり、
    前記第２ゲート絶縁膜は前記第３絶縁膜および前記第４絶縁膜からなることを特徴とする半導体集積回路装置の製造方法。
  2. 請求項１に記載の半導体集積回路装置の製造方法において、
    前記第４絶縁膜は、酸化タンタル膜または酸化チタン膜であることを特徴とする半導体集積回路装置の製造方法。
  3. 請求項２に記載の半導体集積回路装置の製造方法において、
    前記第４絶縁膜は、Ｔａ２Ｏ５膜またはＴｉＯ２膜であることを特徴とする半導体集積回路装置の製造方法。
  4. 請求項１〜３のいずれか１項に記載の半導体集積回路装置の製造方法において、
    前記第３絶縁膜の膜厚は、１ｎｍであることを特徴とする半導体集積回路装置の製造方法。
  5. 請求項１〜４のいずれか１項に記載の半導体集積回路装置の製造方法において、
    前記第２絶縁膜の膜厚は、前記第１絶縁膜の膜厚よりも薄いことを特徴とする半導体集積回路装置の製造方法。
  6. 請求項１〜５のいずれか１項に記載の半導体集積回路装置の製造方法において、
    前記第２絶縁膜のエッチング速度は前記第１絶縁膜のエッチング速度よりも大きいことを特徴とする半導体集積回路装置の製造方法。
  7. 請求項１〜６のいずれか１項に記載の半導体集積回路装置の製造方法において、
    前記（ｄ）工程における前記第１絶縁膜の膜厚の減少量が１ｎｍよりも小さいことを特徴とする半導体集積回路装置の製造方法。
  8. 請求項７に記載の半導体集積回路装置の製造方法において、
    前記第１絶縁膜の膜厚の減少量が０．２〜０．４ｎｍであることを特徴とする半導体集積回路装置の製造方法。
  9. 請求項１〜８のいずれか１項に記載の半導体集積回路装置の製造方法において、
    前記（ａ）工程の前記第１絶縁膜の形成の後に、熱窒化処理を施すことを特徴とする半導体集積回路装置の製造方法。
  10. 請求項１〜８のいずれか１項に記載の半導体集積回路装置の製造方法において、
    前記（ａ）工程の前記第１絶縁膜の形成の後に、プラズマ窒化処理またはラジカル窒化処理を施すことを特徴とする半導体集積回路装置の製造方法。
  11. 請求項１〜１０のいずれか１項に記載の半導体集積回路装置の製造方法において、
    前記（ｆ）工程後に、前記第１ゲート絶縁膜上に、前記第１電界効果トランジスタのゲート電極を形成する工程と、
    前記（ｆ）工程後に、前記第２ゲート絶縁膜上に、前記第２電界効果トランジスタのゲート電極を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
JP2008121271A 1999-04-26 2008-05-07 半導体集積回路装置の製造方法 Expired - Fee Related JP4951585B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008121271A JP4951585B2 (ja) 1999-04-26 2008-05-07 半導体集積回路装置の製造方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP11781599 1999-04-26
JP1999117815 1999-04-26
JP2008121271A JP4951585B2 (ja) 1999-04-26 2008-05-07 半導体集積回路装置の製造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP22599199A Division JP4149095B2 (ja) 1999-04-26 1999-08-10 半導体集積回路装置の製造方法

Publications (2)

Publication Number Publication Date
JP2008277835A true JP2008277835A (ja) 2008-11-13
JP4951585B2 JP4951585B2 (ja) 2012-06-13

Family

ID=40055337

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2008121271A Expired - Fee Related JP4951585B2 (ja) 1999-04-26 2008-05-07 半導体集積回路装置の製造方法
JP2008121272A Pending JP2008277836A (ja) 1999-04-26 2008-05-07 半導体集積回路装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2008121272A Pending JP2008277836A (ja) 1999-04-26 2008-05-07 半導体集積回路装置

Country Status (1)

Country Link
JP (2) JP4951585B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10818656B2 (en) 2018-09-12 2020-10-27 Kabushiki Kaisha Toshiba Semiconductor device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1022397A (ja) * 1996-07-05 1998-01-23 Ricoh Co Ltd 半導体装置の製造方法
JPH10313106A (ja) * 1997-05-14 1998-11-24 Matsushita Electron Corp 半導体装置の製造方法
JP2001015612A (ja) * 1999-04-26 2001-01-19 Hitachi Ltd 半導体集積回路装置の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5147032B1 (ja) * 1970-03-30 1976-12-13
JPH05315608A (ja) * 1992-05-13 1993-11-26 Tadahiro Omi 半導体装置
JPH08250742A (ja) * 1995-03-14 1996-09-27 Toshiba Corp 半導体装置
JPH10178170A (ja) * 1996-12-19 1998-06-30 Fujitsu Ltd 半導体装置及びその製造方法
JPH11111978A (ja) * 1997-09-30 1999-04-23 Toshiba Corp 半導体装置
KR100273281B1 (ko) * 1998-02-27 2000-12-15 김영환 반도체 소자의 절연막 형성 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1022397A (ja) * 1996-07-05 1998-01-23 Ricoh Co Ltd 半導体装置の製造方法
JPH10313106A (ja) * 1997-05-14 1998-11-24 Matsushita Electron Corp 半導体装置の製造方法
JP2001015612A (ja) * 1999-04-26 2001-01-19 Hitachi Ltd 半導体集積回路装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10818656B2 (en) 2018-09-12 2020-10-27 Kabushiki Kaisha Toshiba Semiconductor device

Also Published As

Publication number Publication date
JP2008277836A (ja) 2008-11-13
JP4951585B2 (ja) 2012-06-13

Similar Documents

Publication Publication Date Title
JP4149095B2 (ja) 半導体集積回路装置の製造方法
US7196384B2 (en) Semiconductor device and method for manufacturing thereof
JP4633554B2 (ja) フラッシュメモリ素子の製造方法
US7271060B2 (en) Semiconductor processing methods
CN100334732C (zh) 半导体集成电路器件及其制造方法
JP2003017555A (ja) 半導体集積回路装置およびその製造方法
JP2007173840A (ja) 半導体素子のデュアルゲート形成方法
US7638396B2 (en) Methods for fabricating a semiconductor device
US6162677A (en) Semiconductor device fabricating method
US6265267B1 (en) Fabricating method for a semiconductor device comprising gate oxide layers of various thicknesses
WO2004017418A1 (ja) 半導体集積回路装置およびその製造方法
JP2010021200A (ja) 半導体装置の製造方法
KR100814372B1 (ko) 반도체 장치의 제조 방법
JP4951585B2 (ja) 半導体集積回路装置の製造方法
US20030124793A1 (en) Method of manufacturing semiconductor device
US7790620B2 (en) Method for fabricating semiconductor device
US8008216B2 (en) Nitrogen profile in high-K dielectrics using ultrathin disposable capping layers
TWI792239B (zh) 閘介電層的製造方法
JP2001085531A (ja) 半導体集積回路装置の製造方法
JPH113974A (ja) 半導体集積回路装置およびその製造方法
JP4005269B2 (ja) 半導体装置の製造方法
US20050073015A1 (en) Ammonia-treated polysilicon semiconductor device
KR20030050595A (ko) 듀얼 게이트산화막을 구비한 반도체장치의 제조 방법
JP2003023100A (ja) 半導体集積回路装置の製造方法
JP2008124523A (ja) 半導体装置

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100528

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111129

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120111

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120214

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120312

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150316

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4951585

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees