JP2001284283A - 半導体集積回路装置の製造方法および半導体集積回路装置 - Google Patents

半導体集積回路装置の製造方法および半導体集積回路装置

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Abstract

(57)【要約】 【課題】 ＳｉＧｅを有するゲート電極の形状を良好に
する。 【解決手段】 ＳｉＧｅ層１５ｂを有するゲート電極１
５Ｇをドライエッチング法によってパターニングした
後、Ａｒ／ＣＨＦ3ガス雰囲気中においてプラズマ処理
（後処理）を施す。これにより、ゲート電極１５Ｇの両
側面（ＳｉＧｅ層１５ｂ）にサイドエッチングを生じる
ことなく、ゲート電極１５Ｇを形成できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造方法および半導体集積回路装置技術に関し、特
に、多結晶または単結晶のシリコン（Ｓｉ）とゲルマニ
ウム（Ｇｅ）との合金（以下、単にＳｉＧｅという）を
ゲート電極材料として有する半導体集積回路装置の製造
方法および半導体集積回路装置に適用して有効な技術に
関するものである。
【０００２】
【従来の技術】ＳｉＧｅをゲート電極材料に用いる半導
体集積回路装置技術については、例えばＪ．Ｖａｃ．Ｓ
ｃｉ．Ｔｅｃｈｎｏｌ Ｊｕｌ／Ａｕｇ １９９７ ｐ
１８７４〜ｐ１８８０、Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈ
ｎｏｌ Ｊｕｌ／Ａｕｇ １９９８ ｐ１８３３〜ｐ１
８４０または特開平１１−３３０４６３号公報に記載が
あり、ＳｉＧｅゲート電極のパターニング技術について
開示されている。
【０００３】また、本発明者は、ＳｉＧｅ層を有するゲ
ート電極の形成技術について検討した。以下は、公知と
された技術ではないが、本発明者によって検討された技
術であり、その概要は次の通りである。
【０００４】ＳｉＧｅ層を有するゲート電極の形成処理
は、ゲート電極形成膜の堆積、そのパターニングおよび
後処理の３つの処理工程を有している。すなわち、ま
ず、半導体基板の主面上にゲート絶縁膜を形成した後、
その上にＳｉＧｅ層を有するゲート電極形成膜を堆積す
る。続いて、そのゲート電極形成膜上にフォトレジスト
パターンを形成した後、これをエッチングマスクとし
て、例えば塩素（Ｃｌ2）および臭素（Ｂｒ）を含むエ
ッチングガスを用いて、そのゲート電極形成膜をパター
ニングすることにより、ＳｉＧｅ層を有するゲート電極
を形成する。その後、そのゲート電極の形成時に半導体
基板の表面に付着したＣｌ、Ｂｒ、それらを含む反応生
成物およびＳｉを含む反応生成物（以下、付着物ともい
う）を除去するために、半導体基板に対して所定のガス
雰囲気中においてプラズマ処理を施す（後処理）。
【０００５】この後処理は、多結晶シリコンをパターニ
ングすることによりゲート電極を形成した後にも行われ
ている処理であり、この後処理を行わないと、例えば次
のような弊害がある。すなわち、上記反応生成物を除去
しないと、異物の発生原因となり、半導体集積回路装置
の信頼性や歩留まりが低下する。上記付着物がゲート電
極をパターニングする前の他の半導体基板の主面に付着
することにより、他の半導体基板のゲート電極をパター
ニングする際に、その付着物がマスクとなり、ゲート電
極材料のエッチング残りが生じる。また、半導体基板の
表面に付着したＣｌやＢｒ等を除去しないと、そのＣｌ
やＢｒ等によって半導体製造装置の部品が腐食する。さ
らに、ＣｌやＢｒは毒性が高いため人体に悪影響を及ぼ
す。
【０００６】ＳｉＧｅをゲート電極材料として用いた場
合の後処理時のガスは、安定した放電範囲が得られ、ま
た、ゲート電極材料として多結晶シリコンを用いる場合
の後処理において一般的に使用されておりデータ量も豊
富で導入が容易である等の理由から、多結晶シリコンを
ゲート電極材料として用いた場合の後処理と同じく、例
えばＯ2／ＣＨＦ3ガスを用いている。
【０００７】
【発明が解決しようとする課題】ところが、上記したＳ
ｉＧｅ層を有するゲート電極の形成技術においては、以
下の課題があることが、本発明者らの実験・評価によっ
て初めて見い出された。
【０００８】すなわち、ゲート電極におけるＳｉＧｅ層
部分の両側面が中心に向かって削られる、いわゆるサイ
ドエッチングが生じる課題である。
【０００９】まず、本発明者らは、ＳｉＧｅのエッチン
グ加工性を評価したところ、サイドエッチングが生じ易
いことが判明した。そこで、さらに詳細に評価を行うう
ちに、エッチングチャンバでの処理ではサイドエッチン
グは生じないが、後処理チャンバでの後処理を行うとサ
イドエッチングが生じることが判明した。また、サイド
エッチング発生の有無はＧｅ濃度に依存していることも
判明した。さらに、このサイドエッチング形状は、後処
理でのＣＨＦ3の濃度の低減や放電パワーの低減等を検
討しても改善しなかった。
【００１０】本発明の目的は、ＳｉＧｅを有するゲート
電極の形状を良好にすることのできる技術を提供するこ
とにある。
【００１１】また、本発明の他の目的は、ＳｉＧｅを有
するゲート電極の加工寸法精度を向上させることのでき
る技術を提供することにある。
【００１２】また、本発明の他の目的は、ＳｉＧｅを有
するゲート電極を持つ半導体集積回路装置の歩留まりを
向上させることのできる技術を提供することにある。
【００１３】また、本発明の他の目的は、ＳｉＧｅを有
するゲート電極を持つ半導体集積回路装置の性能を向上
させることのできる技術を提供することにある。
【００１４】また、本発明の他の目的は、ＳｉＧｅを有
するゲート電極を持つ半導体集積回路装置の製造工程を
簡略化することのできる技術を提供することにある。
【００１５】また、本発明の他の目的は、ＳｉＧｅを有
するゲート電極を持つ半導体集積回路装置の開発および
製造時間を短縮することのできる技術を提供することに
ある。
【００１６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１７】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１８】すなわち、本発明は、ＳｉＧｅ層を有する
ゲート電極形成膜をパターニングすることにより、前記
ＳｉＧｅ層を有するゲート電極を半導体基板上に形成し
た後、半導体基板に対して、Ｇｅとの反応性の乏しい第
１のガスおよびＳｉのエッチング機能を有する第２のガ
スの混合ガス雰囲気中においてプラズマ処理を施す工程
を有するものである。
【００１９】また、本発明は、半導体基板上に堆積され
たゲート電極形成膜をパターニングすることにより、半
導体基板上にゲート電極を形成した後、その半導体基板
に対して、Ｇｅとの反応性の乏しい第１のガスおよびＳ
ｉのエッチング機能を有する第２のガスの混合ガス雰囲
気中においてプラズマ処理を施す工程を有し、前記ゲー
ト電極形成膜の堆積工程は、ＳｉＧｅ層を堆積する工程
および前記ＳｉＧｅ層よりも上層に多結晶シリコン層を
堆積する工程を有するものである。
【００２０】また、本発明は、前記プラズマ処理後、前
記ゲート電極の側面に側壁絶縁膜を形成する工程、前記
ゲート電極の上面と、前記半導体基板の主面一部とを露
出させる工程、前記半導体基板上に高融点金属膜を堆積
する工程、前記ゲート電極の上面と、前記半導体基板の
主面の一部とに高融点金属シリサイド層を形成する工程
を有するものである。
【００２１】また、本発明は、前記高融点金属シリサイ
ド層を、コバルトシリサイドとするものである。
【００２２】また、本発明は、半導体基板上に堆積され
たゲート電極形成膜をパターニングすることにより、半
導体基板上にゲート電極を形成した後、その半導体基板
に対して、Ｇｅとの反応性の乏しい第１のガスおよびＳ
ｉのエッチング機能を有する第２のガスの混合ガス雰囲
気中においてプラズマ処理を施す工程を有し、前記ゲー
ト電極形成膜の堆積工程は、ＳｉＧｅ層を堆積する工程
および前記ＳｉＧｅ層よりも上層に金属層を堆積する工
程を有するものである。
【００２３】また、本発明は、前記ＳｉＧｅ層にホウ素
を導入する工程を有するものである。
【００２４】また、本発明は、前記第１のガスを不活性
ガスとするものである。
【００２５】また、本発明は、第１のガスを、Ａｒ、Ｈ
ｅ、ＫｒまたはＸｅとするものである。
【００２６】また、本発明は、前記第１のガスを、窒素
ガスとするものである。
【００２７】また、本発明は、前記第２のガスを、フッ
素を含むガスとするものである。
【００２８】また、本発明は、前記第２のガスを、ＣＨ
Ｆ3、ＣＦ4、Ｃ2Ｆ6またはＳＦ6とするものである。
【００２９】また、本発明は、前記第１のガスをＡｒガ
スとした際には、その雰囲気中の圧力を７０Ｐａ以下と
するものである。
【００３０】また、本発明は、前記第１のガスをＡｒガ
スとした際には、プラズマ形成のためのマイクロ波パワ
ーを７５０Ｗとするものである。
【００３１】また、本発明は、前記第１のガスをＡｒガ
スとし、前記第２のガスをＣＨＦ3ガスとした際には、
その第２のガスの濃度を全体の５％以下とするものであ
る。
【００３２】また、本発明は、前記ＳｉＧｅ層を有する
ゲート電極形成膜をパターニングする際に、塩素、臭素
またはこれらの混合ガス雰囲気中においてプラズマエッ
チング処理を施すものである。
【００３３】また、本発明は、前記ＳｉＧｅ層のＧｅの
濃度を、全体の１０％以上とするものである。
【００３４】また、本発明は、前記ＳｉＧｅ層のＧｅの
濃度を、全体の２０％以上とするものである。
【００３５】また、本発明は、前記ＳｉＧｅ層のＧｅの
濃度を、全体の４０％以上とするものである。
【００３６】また、本発明は、前記ゲート電極のパター
ニング工程後の半導体基板を、真空状態を維持した状態
で、前記プラズマ処理工程に移行させる半導体集積回路
装置の製造工程を有するものである。
【００３７】また、本発明は、前記プラズマ処理後のゲ
ート電極の両側面におけるサイドエッチング量を、前記
ゲート電極のＳｉＧｅ層以外の部分におけるチャネル長
方向の長さの４０％以下とするものである。
【００３８】また、本発明は、前記プラズマ処理後のゲ
ート電極のＳｉＧｅ層におけるチャネル長方向の長さ
は、ゲート電極のＳｉＧｅ層以外の部分におけるチャネ
ル長方向の長さと等しいものである。
【００３９】また、本発明は、前記ゲート電極を、同一
半導体基板に形成されたｎチャネル型の電界効果トラン
ジスタおよびｐチャネル型の電界効果トランジスタのゲ
ート電極として使用するものである。
【００４０】
【発明の実施の形態】本願発明の実施の形態を説明する
にあたり、半導体ウエハ（半導体基板）とは、半導体集
積回路の製造に用いるシリコン単結晶基板（一般にほぼ
平面円形状）、サファイア基板、ガラス基板、その他の
絶縁、反絶縁または半導体基板等並びにそれらの複合的
基板を言う。また、本願において半導体装置というとき
は、シリコンウエハやサファイア基板等の半導体または
絶縁体基板上に作られるものの他、特に、そうでない旨
明示された場合を除き、ＴＦＴ（Tin-Film-Transisto
r）およびＳＴＮ（Super-Twisted-Nematic）液晶等のよ
うなガラス等の他の絶縁基板上に作られるもの等も含む
ものとする。
【００４１】以下の実施の形態においては便宜上その必
要があるときは、複数のセクションまたは実施の形態に
分割して説明するが、特に明示した場合を除き、それら
はお互いに無関係なものではなく、一方は他方の一部ま
たは全部の変形例、詳細、補足説明等の関係にある。
【００４２】また、以下の実施の形態において、要素の
数等（個数、数値、量、範囲等を含む）に言及する場
合、特に明示した場合および原理的に明らかに特定の数
に限定される場合等を除き、その特定の数に限定される
ものではなく、特定の数以上でも以下でも良い。
【００４３】さらに、以下の実施の形態において、その
構成要素（要素ステップ等も含む）は、特に明示した場
合および原理的に明らかに必須であると考えられる場合
等を除き、必ずしも必須のものではないことは言うまで
もない。
【００４４】同様に、以下の実施の形態において、構成
要素等の形状、位置関係等に言及するときは、特に明示
した場合および原理的に明らかにそうでないと考えられ
る場合等を除き、実質的にその形状等に近似または類似
するもの等を含むものとする。このことは、上記数値お
よび範囲についても同様である。
【００４５】また、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【００４６】また、本実施の形態においては、電界効果
トランジスタを代表するＭＩＳＦＥＴ（Metal Insulato
r Semiconductor Field Effect Transistor）を単にＭ
ＩＳと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳと
略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。
【００４７】以下、本発明の実施の形態を図面に基づい
て詳細に説明する。
【００４８】（実施の形態１）図１は、本実施の形態１
の半導体集積回路装置の製造方法で用いたエッチング装
置１の構成を例示している。
【００４９】エッチング装置１は、ＳｉＧｅ層を有する
配線形成膜を所定の形状にパターニングするための一連
の処理を行う装置である。エッチング処理が施される半
導体ウエハは、ウエハカセット台２ａ〜２ｃの任意の場
所に載置されている。このウエハカセット台２ａ〜２ｃ
の半導体ウエハは、大気搬送ロボット３によってアライ
メントユニット４に搬送される。アライメントユニット
４では、半導体ウエハのノッチまたはオリエンテーショ
ンフラットの方向合わせが行われる。このアライメント
処理が終了した半導体ウエハは、再び大気搬送ロボット
３によってロードロック室５に搬送される。ロードロッ
ク室５では、半導体ウエハが搬送されると真空引きを行
う。ロードロック室５内の真空引きが終了すると、半導
体ウエハは、真空搬送ロボット６によって真空搬送室７
を通り、エッチングチャンバ８に搬入される。なお、真
空搬送室７は、真空状態が維持されている。
【００５０】エッチングチャンバ８では、例えばプラズ
マ・ドライエッチング処理によって上記ＳｉＧｅ層を有
する配線形成膜を所定形状にパターニングする。エッチ
ングチャンバ８での放電方式は、例えばＥＣＲ（Electr
on Cyclotron Resonance）、ＲＩＥ（Reactive Ion Etc
hing）、２周波ＲＩＥ、マグネトロンＲＩＥまたはＩＣ
Ｐ(Inductively Coupled Plasma)等、全ての放電方式を
使用できる。エッチングガスは、後ほど詳細に説明する
ように、Ｃｌ2、ＨＢｒ、Ｏ2のうちの単独ガスまたは混
合ガスによって行われる。このエッチング処理の第１ス
テップでは、例えば酸化シリコン膜（ＳｉＯ2）に対し
て選択比の低いＣｌ2単独ガスを用い、第２ステップ以
降では、異方性形状を得るために、例えばＨＢｒ／Ｃｌ
2またはＨＢｒ／Ｃｌ2／Ｏ2等のようなガスを用いる。
また、このエッチング処理の終点検出ステップおよびオ
ーバーエッチングステップでは、例えば酸化シリコン膜
に対する選択比の高いＨＢｒ／Ｏ2またはＣｌ2／Ｏ2等
のようなガスを用いる。
【００５１】エッチング処理の終了した半導体ウエハ
は、再び真空搬送ロボット６によって真空搬送室７を通
り、後処理チャンバ９に搬入される。すなわち、エッチ
ング処理後の半導体ウエハは、真空状態を維持したまま
外気に触れることなく、後処理チャンバ９に搬入され
る。後処理チャンバ９では、後ほど詳細に説明するよう
に、半導体ウエハに対してプラズマ処理を施す。後処理
チャンバ９での放電方式は、上記エッチングチャンバ８
と同様に、例えばＥＣＲ、ＲＩＥ、２周波ＲＩＥ、マグ
ネトロンＲＩＥまたはＩＣＰ等、全ての放電方式を使用
できる。後処理の終了した半導体ウエハは、再び真空搬
送ロボット６によってアンロード室１０に搬送され、さ
らに大気搬送ロボット３によってウエハカセット台２ａ
〜２ｃに戻る構成になっている。
【００５２】次に、本実施の形態１においては、例えば
本発明を、同一半導体基板にロジック回路とメモリ回路
とを有するシステムＬＳＩ（Large Scale Integrated c
ircuit；半導体集積回路装置）の製造方法に適用した場
合について図２〜図１５によって説明する。なお、図４
〜図９および図１１〜図１５の各々の（ｂ）は、各図の
（ａ）のｎＭＩＳ形成領域の要部拡大断面図である。ｐ
ＭＩＳ形成領域のゲート電極構造は、ｎＭＩＳ形成領域
のゲート電極構造と同じなので図示を省略してある。ま
た、図８は、本発明者らが本発明をするのに検討した技
術の課題を説明するための図である。
【００５３】まず、図２に示すように、例えばｐ型の単
結晶シリコンからなる半導体基板１１Ｓを用意する。こ
の段階の半導体基板１１Ｓは、半導体ウエハと称する、
例えば８インチ（＝約２０ｃｍ）程度平面円形状の半導
体の薄板である。この半導体基板１１Ｓの主面に深さ３
００〜４００ｎｍ程度の溝１２ａを形成する。この溝１
２ａは、半導体基板１１Ｓの素子形成領域を窒化シリコ
ン膜で覆った後、この窒化シリコン膜をマスクにして素
子分離領域の半導体基板１１をドライエッチングするこ
とにより形成する。
【００５４】続いて、上記溝１２ａの内部を含む半導体
基板１１Ｓ上に、例えば膜厚６００ｎｍ程度の酸化シリ
コン膜をＣＶＤ（Chemical Vapor Deposition）法等で
堆積した後、この酸化シリコン膜を化学的機械研磨(Che
mical Mechanical Polishing;ＣＭＰ)法で研磨して溝１
２ａの内部のみに残すことにより、半導体基板１１Ｓの
素子分離領域に、例えば溝型の素子分離部１２（トレン
チアイソレーション）を形成し、それに平面的に取り囲
まれた素子形成領域に活性領域を形成する。
【００５５】その後、図３に示すように、半導体基板１
１ＳのｎＭＩＳ形成領域に、例えばホウ素をイオン注入
してｐ型ウエル１３Ｐを形成し、ｐＭＩＳ形成領域に、
例えばリンをイオン注入してｎ型ウエル１３Ｎを形成す
る。また、このとき、ｎＭＩＳ形成領域に、ｎＭＩＳの
しきい値電圧を制御するための不純物（例えばホウ素）
をイオン注入し、ｐＭＩＳ形成領域に、ｐＭＩＳのしき
い値電圧を制御するための不純物（例えばリン）をイオ
ン注入する。
【００５６】次いで、上記ｐ型ウエル１３Ｐおよびｎ型
ウエル１３Ｎのそれぞれの表面をＨＦ（フッ酸）系の洗
浄液を使って洗浄した後、半導体基板１１Ｓを、例えば
８５０℃程度の高温でウェット酸化することにより、ｐ
型ウエル１３Ｐおよびｎ型ウエル１３Ｎのそれぞれの表
面に酸化シリコン膜からなる清浄なゲート絶縁膜１４を
形成する。ゲート絶縁膜１４の膜厚は、例えば３ｎｍ以
下、例えば２．５ｎｍ程度とした。なお、ここでいうゲ
ート絶縁膜１４の膜厚とは、二酸化シリコン換算膜厚で
あり、実際の膜厚と一致しない場合もある。
【００５７】ゲート絶縁膜１４は、酸化シリコン膜に代
えて酸窒化シリコン膜で構成しても良い。すなわち、ゲ
ート絶縁膜１４の膜厚が薄くなると、後述のようにゲー
ト電極の一部を構成するＳｉＧｅ層中の不純物（ホウ
素）の一部がプロセス中の熱処理によってゲート絶縁膜
１４を貫通して半導体基板１１Ｓに拡散し、しきい電圧
が変動し易くなる。酸窒化シリコン膜は、酸化シリコン
膜に比べて不純物が貫通し難いので、ゲート絶縁膜１４
を酸窒化シリコン膜で構成することにより、しきい値電
圧の変動を抑制することができる。また、酸窒化シリコ
ン膜は、酸化シリコン膜に比べて膜中における界面準位
の発生を抑制したり、電子トラップを低減したりする効
果が高いので、ゲート絶縁膜１４のホットキャリア耐性
を向上でき、絶縁耐性を向上させることができる。
【００５８】酸窒化シリコン膜を形成するには、例えば
半導体基板１をＮＯ、ＮＯ2またはＮＨ3といった含窒素
ガス雰囲気中で熱処理すれば良い。また、ｐ型ウエル１
３Ｐおよびｎ型ウエル１３Ｎのそれぞれの表面に酸化シ
リコンからなるゲート絶縁膜１４を形成した後、半導体
基板１１Ｓを上記した含窒素ガス雰囲気中で熱処理し、
ゲート絶縁膜１４と半導体基板１１Ｓとの界面に窒素を
偏析させることによっても、上記と同様の効果を得るこ
とができる。
【００５９】また、ゲート絶縁膜１４を、例えば窒化シ
リコン膜あるいは酸化シリコン膜と窒化シリコン膜との
複合絶縁膜で形成しても良い。酸化シリコンからなるゲ
ート絶縁膜１４を二酸化シリコン換算膜厚で５ｎｍ未
満、特に３ｎｍ未満まで薄くすると、直接トンネル電流
の発生やストレス起因のホットキャリア等による絶縁耐
圧の低下が顕在化する。窒化シリコン膜は、酸化シリコ
ン膜よりも誘電率が高いためにその二酸化シリコン換算
膜厚は実際の膜厚よりも薄くなる。すなわち、窒化シリ
コン膜を有する場合には、物理的に厚くても、相対的に
薄い二酸化シリコン膜と同等の容量を得ることができ
る。従って、ゲート絶縁膜１４を単一の窒化シリコン膜
あるいはそれと酸化シリコンとの複合膜で構成すること
により、その実効膜厚を、酸化シリコン膜で構成された
ゲート絶縁膜よりも厚くすることができるので、トンネ
ル漏れ電流の発生やホットキャリアによる絶縁耐圧の低
下を改善することができる。
【００６０】ここで、単一絶縁膜または複合絶縁膜の二
酸化シリコン換算膜厚（以下、単に換算膜厚ともいう）
ｄrとは、対象となる絶縁膜の比誘電率をεi、その膜厚
をｄi、二酸化シリコンの比誘電率をεsとしたときに、
次式で定義される膜厚である。
【００６１】
【数１】
【００６２】例えば酸化シリコン（ＳｉＯ2）および窒
化シリコン（Ｓｉ3Ｎ4）の誘電率は、それぞれ４〜４．
２および８である。そこで、窒化シリコンの誘電率を酸
化シリコンの誘電率の２倍として計算すると、例えば膜
厚６ｎｍの窒化シリコン膜の二酸化シリコン換算膜厚は
３ｎｍとなる。すなわち、膜厚６ｎｍの窒化シリコン膜
からなるゲート絶縁膜と膜厚３ｎｍの酸化シリコン膜か
らなるゲート絶縁膜とは容量が等しい。また、膜厚２ｎ
ｍの酸化シリコン膜と膜厚２ｎｍの窒化シリコン膜（換
算膜厚＝１ｎｍ）との複合膜からなるゲート絶縁膜の容
量は、膜厚３ｎｍの単一酸化シリコン膜からなるゲート
絶縁膜の容量と同じである。
【００６３】続いて、図４（ａ），（ｂ）に示すよう
に、半導体基板１１Ｓ上に、多結晶シリコン層１５ａ、
ＳｉＧｅ層１５ｂおよび多結晶シリコン層１５ｃをＣＶ
Ｄ法等により下層から順に堆積することにより、ゲート
電極形成膜１５を形成する。
【００６４】多結晶シリコン層１５ａは、電気的特性に
影響を与えることなく、ＳｉＧｅ層１５ｂの形成を助け
る機能を有している。すなわち、多結晶シリコン層１５
ａは、その上のＳｉＧｅ層１５ｂの成膜時における成膜
初期の核形成を助け、均一な厚さのＳｉＧｅ層１５ｂを
形成する。この多結晶シリコン層１５ａがないと、Ｓｉ
Ｇｅ層１５ｂの成膜初期の核形成が行われ難くなり、Ｓ
ｉＧｅ層１５ｂの表面の凹凸が大きくなる。多結晶シリ
コン層１５ａの厚さは、例えば３ｎｍ程度である。
【００６５】この多結晶シリコン層１５ａ上には、Ｓｉ
Ｇｅ層１５ｂが堆積されている。ＳｉＧｅ層１５ｂの厚
さは、例えば１００〜２００ｎｍ程度である。また、Ｓ
ｉＧｅ層１５ｂの組成は、Ｇｅの濃度が全体の１０％以
上にされている。このＳｉＧｅ層１５ｂのＧｅの濃度は
高い方が好ましい。これは、例えば次の理由からであ
る。ＳｉＧｅ層１５ｂには、低抵を低減し、かつ、その
仕事関数を所定値に設定するためにホウ素が導入される
が、そのＳｉＧｅ層１５ｂのＧｅの濃度が高ければ、そ
のホウ素の濃度を低減できるので、ホウ素抜けを抑制で
き、ホウ素抜けに起因する空乏化を抑制または防止でき
るからである。ホウ素の濃度を低減できる理由は、Ｓｉ
Ｇｅ層１５ｂのＧｅ濃度が高ければ、ホウ素の活性効率
を向上させることができるので、ホウ素の濃度が低くて
もＳｉＧｅ層１５ｂの抵抗を下げることができるからで
ある。また、ＳｉＧｅ層１５ｂのＧｅ濃度が高ければ、
ホウ素の濃度が低くても、ＳｉＧｅ層１５ｂの仕事関数
を所定値にすることができるからである。
【００６６】そこで、本実施の形態１においては、Ｇｅ
の濃度を全体の２０％以上、好ましくは４０％以上とさ
れている。後述するように、ＳｉＧｅ層１５ｂのＧｅの
濃度を高くすると、ＳｉＧｅ層１５ｂのパターニング後
の後処理の際にＳｉＧｅ層１５ｂの側面が削られる、い
わゆるサイドエッチングが生じるが、本実施の形態１で
は、そのサイドエッチングを抑制または防止できるの
で、Ｇｅの濃度を高くすることができる。
【００６７】特に、ＳｉＧｅ層１５ｂのＧｅの濃度が４
０％以上の領域においては、ＣＭＩＳ（Complementary
MIS）回路においてゲート電極をシングルゲート電極構
造とすることが可能である。すなわち、多結晶シリコン
をゲート電極材料とする場合は、ＣＭＯＳ回路のｎＭＩ
Ｓのゲート電極はリンを導入してｎ型多結晶シリコンで
構成し、ｐＭＩＳのゲート電極はホウ素を導入してｐ型
多結晶シリコンで構成する、いわゆるデュアルゲート電
極構造を採用している場合がある。この構造は、ゲート
電極の仕事関数をｎＭＩＳおよびｐＭＩＳに応じて変え
てやることで、半導体基板の不純物濃度を高くすること
なく、ｎＭＩＳおよびｐＭＩＳのしきい値電圧の低下を
防止することができる。しかし、リンおよびホウ素を別
々のフォトレジスト膜をマスクとして選択的に導入する
ので、製造工程が複雑となり、また、製造工程数が増加
するので製品のコスト増大を招く。さらに、エッチング
処理によってゲート電極をパターニングする際にｎＭＩ
ＳとｐＭＩＳとでゲート電極部に含まれる不純物が異な
ることからゲート電極の形状に差が生じ、ゲート電極の
加工寸法にばらつきが生じ、その加工寸法精度が劣化す
る。
【００６８】これに対して、本実施の形態１において
は、ＳｉＧｅ層１５ｂのＧｅの濃度を４０％以上とする
ことにより、ＳｉＧｅ層１５ｂの仕事関数を上記ホウ素
の導入によりｎ型多結晶シリコンの仕事関数（約４．１
５Ｖ）とｐ型多結晶シリコンの仕事関数（約５．１５
Ｖ）との間の値に容易に設定できる。したがって、ゲー
ト電極に対しては、リンおよびホウ素の２種の不純物を
導入する必要性がなくなる。すなわち、ｎＭＩＳおよび
ｐＭＩＳの両方のゲート電極を、ホウ素のみを導入した
ｐ型のシングルゲート電極構造とすることができる。し
たがって、本実施の形態１によれば、半導体基板１１Ｓ
の不純物濃度を高くすることなく、ＣＭＯＳ回路を構成
するｎＭＩＳおよびｐＭＩＳのしきい値電圧の低下を防
止することができる。また、半導体集積回路装置の製造
工程を簡略化することができる。また、半導体集積回路
装置の製造工程数を低減できる。したがって、半導体集
積回路装置の開発および製造時間を短縮させることが可
能となる。また、半導体集積回路装置のコストを低減さ
せることが可能となる。また、ゲート電極のパターニン
グの際にｎＭＩＳとｐＭＩＳとでゲート電極の形状差を
考慮する必要性が無くなり、ｎＭＩＳおよびｐＭＩＳに
おけるゲート電極の加工寸法のばらつきを低減させるこ
とができるので、ゲート電極の加工寸法精度を向上させ
ることが可能となる。したがって、半導体集積回路装置
の歩留まりを向上させることが可能となる。また、半導
体集積回路装置の性能を向上させることが可能となる。
【００６９】このようなＳｉＧｅ層１５ｂは、例えばモ
ノシラン（ＳｉＨ4）とゲルマン（ＧｅＨ4）との混合ガ
スを用いたＣＶＤ法等によって形成することができる。
ただし、ＳｉＧｅ層１５ｂを、例えばシラン（Ｓｉ
Ｈ4）、ゲルマン（ＧｅＨ4）およびジボラン（Ｂ2Ｈ6）
をソースガスに用いたＣＶＤ法で堆積することにより、
ＳｉＧｅ層１５ｂの成膜中にホウ素をインサイチュにて
導入しても良い。
【００７０】このＳｉＧｅ層１５ｂ上には、多結晶シリ
コン層１５ｃが堆積されている。この多結晶シリコン層
１５ｃは、後述するようにコバルト（Ｃｏ）を堆積し、
コバルトシリサイド層を形成することを考慮して設けら
れたものである。すなわち、ＳｉＧｅ層１５ｂ上に直接
Ｃｏを形成した場合、ＳｉＧｅとＣｏとでは、整合性が
低く、ゲート電極の抵抗値が高くなるので、それを防止
するために設けられている。多結晶シリコン層１５ｃの
厚さは、後述するように多結晶シリコン層１５ｃ上に形
成される酸化シリコンからなるマスクをエッチング除去
する際にそのオーバーエッチング処理においても突き抜
けないように設定されており、例えば５０ｎｍ程度とさ
れている。これは、そのマスクのエッチング除去後に行
う洗浄処理の際にＳｉＧｅ層１５ｂが直接、洗浄液に曝
されないようにするためである。
【００７１】次いで、図４の矢印で示すように、ゲート
電極形成膜１５に上記したホウ素をイオン注入法等によ
って導入する。上記したようにＧｅの濃度が４０％以上
のＳｉＧｅ層１５ｂにおいては、ホウ素のみのシングル
ゲート電極構造となる。なお、上記したようにＳｉＧｅ
層１５ｂの成膜中にホウ素をインサイチュにて導入した
場合には、再度、ホウ素をイオン注入する必要性はな
い。
【００７２】続いて、図５に示すように、多結晶シリコ
ン層１５ｃ上に、例えば酸化シリコン膜からなる絶縁膜
１６をＣＶＤ法によって形成する。この絶縁膜１６は、
ゲート電極形成膜をドライエッチング法等によってパタ
ーニングする際のマスクとなる。絶縁膜１６の膜厚は、
ＳｉＧｅ層１５ｂをエッチングする際に下地をエッチン
グしないように充分な厚さに設定する必要があり、例え
ば５０ｎｍ程度である。
【００７３】その後、絶縁膜１６上に、例えば厚さ０．
１μｍ程度の反射防止膜１７を塗布した後、その上に、
例えば厚さ０．５μｍ程度のフォトレジストパターン１
８を形成する。このフォトレジストパターン１８は、反
射防止膜１７上に有機系のフォトレジスト膜を塗布した
後、そのフォトレジスト膜に対してエキシマレーザ光等
のような露光光をフォトマスクを介して照射することに
より露光することで形成されている。
【００７４】次いで、そのフォトレジストパターン１８
をエッチングマスクとして、そこから露出する反射防止
膜１７および絶縁膜１６をドライエッチング法等によっ
てエッチング除去する。ここでは、反射防止膜１７およ
び絶縁膜１６のエッチング処理に際して、例えば平行平
板型のエッチング装置を使用したが、反射防止膜１７と
絶縁膜１６とで別々のチャンバでエッチング処理を行っ
た。
【００７５】反射防止膜１７のエッチング処理時にはプ
ロセスガスとして、例えばＯ2／Ｎ2／ＣＦ4を用いた。
また、絶縁膜１６のエッチング処理時にはプロセスガス
として、例えばＣ4Ｆ8／Ａｒ／Ｏ2を用いた。絶縁膜１
６のエッチング処理時に、Ｃ4Ｆ8等のようなカーボン比
率の高いガスを用いることにより、下地の多結晶シリコ
ン層１５ｃに対するエッチレートの選択性を得ることが
できるので、多結晶シリコン層１５ｃの削れ量を小さく
することができる。
【００７６】続いて、フォトレジストパターン１８およ
び反射防止膜１７をアッシングによって図６に示すよう
に除去した後、半導体基板１１Ｓに対してウエット洗浄
処理を施すことにより、上記ドライエッチング処理によ
って生じたポリマーを除去する。
【００７７】その後、上記ドライエッチング処理によっ
てパターニングされた絶縁膜１６をエッチングマスクと
して、そこから露出するゲート電極形成膜１５（すなわ
ち、多結晶シリコン層１５ａ，ＳｉＧｅ層１５ｂおよび
多結晶シリコン層１５ｃ）をドライエッチング法等によ
ってエッチング除去する。
【００７８】このドライエッチング処理は、前記図１に
示したエッチング装置１内のエッチングチャンバ８内で
行う。この処理においては、異方性形状（垂直性）およ
び下地のゲート絶縁膜１４に対する高選択性が要求され
る。そのため、本実施の形態１においては、例えばマイ
クロ波エッチャを用い、エッチング条件を、例えば次の
ような５段階ステップとした。
【００７９】第１ステップは、酸化シリコン膜に対して
非選択の条件とした。プロセスガスは、例えばＣｌ2を
用い、その流量は、例えば８０ｍｌ／ｍｉｎ程度とし
た。また、圧力は、例えば０．４Ｐａ程度とした。ま
た、マイクロ波／ＲＦは、例えば４００／８０Ｗ程度と
した。処理時間は、例えば５ｓｅｃ程度とした。
【００８０】第２ステップは、主として放電の安定性を
得るための条件とした。プロセスガスは、例えばＨＢｒ
／Ｃｌ2を用い、その流量は、例えば９０／２０ｍｌ／
ｍｉｎ程度とした。また、圧力は、例えば０．４Ｐａ程
度とした。また、マイクロ波／ＲＦは、例えば８００／
４０Ｗ程度とした。処理時間は、例えば２ｓｅｃ程度と
した。
【００８１】第３ステップは、酸化シリコン膜に対して
選択性の低い条件とした。この第３ステップによりＳｉ
Ｇｅ層１５ｂの途中の厚さ位置までをエッチング除去す
る。プロセスガスは、例えばＨＢｒ／Ｃｌ2／Ｏ2を用
い、その流量は、例えば９０／２０／３ｍｌ／ｍｉｎ程
度とした。また、圧力は、例えば０．４Ｐａ程度とし
た。また、マイクロ波／ＲＦは、例えば４００／３０
（または４０）Ｗ程度とした。処理時間は、例えば３０
ｓｅｃ程度とした。
【００８２】第４ステップは、酸化シリコン膜に対して
選択性の高い条件とした。この第４ステップにより最下
層の多結晶シリコン層１５ａまで全てエッチング除去す
る（ジャストエッチング）。ここで言うジャストエッチ
ングは、素子分離部１２の段差部を除いた部分において
ゲート絶縁膜１４が露出された時点のことである。プロ
セスガスは、例えばＨＢｒ／Ｏ2を用い、その流量は、
例えば７４／３ｍｌ／ｍｉｎ程度とした。また、圧力
は、例えば０．４Ｐａ程度とした。また、マイクロ波／
ＲＦは、例えば４００／２５Ｗ程度とした。処理時間
は、上記ジャストエッチングまでとした。この際、ＨＢ
ｒ／Ｏ2を用いた場合は、ＳｉＢｒ（波長＝４２６ｎ
ｍ）を検出することで、また、Ｃｌ2／Ｏ2を用いた場合
は、ＳｉＣｌ（波長＝３９１ｎｍ）を検出することで、
それぞれ終点検出をすることが可能となる。
【００８３】第５ステップは、オーバーエッチング処理
であり、多結晶シリコン層１５ａ，１５ｂのエッチ残り
を除去する条件とした。プロセスガスとしては、前記し
たように酸化シリコン膜に対して選択性の高い、例えば
ＨＢｒ／Ｏ2またはＣｌ2／Ｏ 2を用い、その流量は、例
えば１０５／８ｍｌ／ｍｉｎ程度とした。また、圧力
は、例えば０．６Ｐａ程度とした。また、マイクロ波／
ＲＦは、例えば４００／４５Ｗ程度とした。処理時間
は、例えば３０ｓｅｃ程度とした。
【００８４】このようなゲート電極形成膜のエッチング
処理により、図７に示すように、ゲート電極１５Ｇを形
成する。この処理後においては、ゲート電極１５Ｇの側
面が、半導体基板１１Ｓの主面に対してほぼ垂直に形成
されている。すなわち、ゲート電極１５Ｇの側面には、
前記サイドエッチが生じていない。
【００８５】次いで、このような処理が終了した半導体
基板１１Ｓを、前記図１のエッチング装置１のエッチン
グチャンバ８から取り出し、真空を維持した状態で外気
に曝すことなく、後処理チャンバ９内に搬入する。この
後処理の目的は、上記ゲート電極形成膜１５のエッチン
グ処理中に生成されたＳｉを含む反応生成物（ＳｉＣ
ｌ、ＳｉＯＣｌ、ＳｉＯＢｒ等）、半導体基板１１Ｓの
表面に吸着したＣｌ、ＢｒまたはＣｌ、Ｂｒを含む反応
生成物を除去することにある。
【００８６】この後処理を行わないと、この後の洗浄処
理だけでは反応生成物（特にＳｉを含む反応生成物）等
を除去できないため、これはその後の工程中に剥離して
異物の原因となる。また、エッチング処理が終了した後
の半導体基板１１Ｓをウエハカセットに戻した際にエッ
チング処理前の別の半導体基板１１Ｓの主面に上記反応
生成物等が付着し、その別の半導体基板１１Ｓに対して
ゲート電極形成膜のエッチング処理を行う際に、その付
着物がマスクとなりエッチング残りが生じる。また、半
導体基板１１Ｓの表面に付着したＣｌやＢｒ等を除去し
ないと、そのＣｌやＢｒ等によってエッチング装置の部
品が腐食する。さらに、ＣｌやＢｒは毒性が高いため人
体に悪影響を及ぼす。したがって、そのエッチング処理
後の後処理は必須である。ゲート電極材料として多結晶
シリコンを用いる場合も、この後処理は行われており、
その場合のプロセスガスとしては、例えばＯ2／ＣＨＦ3
を用いている。
【００８７】そこで、ゲート電極材料としてＳｉＧｅ層
を有する場合においても、同一条件で後処理を行った。
すなわち、多結晶シリコンをゲート電極材料として用い
た場合の後処理と同じく、例えばＯ2／ＣＨＦ3ガスを用
いて後処理を行った。この後処理においてＯ2／ＣＨＦ3
ガスを用いたのは、安定した放電範囲が得られ、また、
ゲート電極材料として多結晶シリコンを用いる場合の後
処理において一般的に使用されておりデータ量も豊富で
導入が容易である等の理由からである。
【００８８】その結果、図８に示すように、ＳｉＧｅ層
１５ｂの両側面が中心に向かって削られる、サイドエッ
チングが発生することが本発明者らによって初めて見出
された。なお、本明細書中においてサイドエッチング量
を図８を用いて説明すると次の通りである。すなわち、
サイドエッチング量（ＬＳ１＋ＬＳ２）は、ゲート電極
１５Ｇの多結晶シリコン層１５ａ，１５ｃのチャネル方
向（半導体基板１１Ｓの主面に沿う方向）の長さＬＡか
らＳｉＧｅ層１５ｂのチャネル方向の長さＬＢを引いた
値（ＬＳ１＋ＬＳ２＝（ＬＡ−ＬＢ））である。ここ
で、サイドエッチング量を、残されている多結晶シリコ
ン層１５ａ，１５ｂのチャネル方向の長さに対する割合
で定義すると、（（ＬＡ−ＬＢ）／ＬＡ）×１００
（％）で表すことができる。図８では、サイドエッチン
グ量が７０％程度である（すなわち、７０％が削られて
しまっている）。
【００８９】図８は、例えばＳｉＧｅ層１５ｂのＧｅ濃
度が５０％とした場合を示している。詳細な後処理条件
は、例えばＯ2／ＣＨＦ3＝６００／４０（ｍｌ／ｍｉ
ｎ）、圧力１００Ｐａ、マイクロ波パワー１０００Ｗ、
放電時間２０ｓｅｃとした。
【００９０】また、本発明者らは、その後処理条件を、
Ｏ2流量を減少させた条件、例えばＯ2／ＣＨＦ3＝１０
０／１０（ｍｌ／ｍｉｎ）で後処理を行ったが、その場
合も上記サイドエッチングが発生した。すなわち、Ｏ2
量を減少させただけではサイドエッチングを防止するこ
とができないことが判明した。
【００９１】ただし、Ｏ2ガス単独条件においては、上
記サイドエッチングは発生しない。これは、フッ素系の
ガスが無いためにＳｉのエッチングが進行したないため
である。しかし、Ｏ2のみでは、半導体基板表面の上記
付着物を除去することができないので、実際のプロセス
に使用することはできない。
【００９２】また、Ｏ2にＣＨＦ3を微少添加した条件、
例えばＯ2／ＣＨＦ3＝６００／１０（ｍｌ／ｍｉｎ）の
条件でもサイドエッチングが発生した。さらに、本発明
者らの実験では、ＳｉＧｅ層のＧｅ濃度が２０％では、
上記サイドエッチングが生じなかった。
【００９３】本発明者らは、以上のような実験結果に基
づいて検討した結果、後処理条件にＯ2／ＣＨＦ3を使用
すると、プラズマ中においてＯとＧｅとが爆発的に反応
し、揮発性の高いＧｅＯを生成する（このため、Ｇｅ濃
度が高くなるとサイドエッチング量が増える）結果、サ
イドエッチングが発生するモデルが考えられることを初
めて見出した。
【００９４】そこで、本実施の形態１においては、後処
理条件として、Ｇｅに対する反応性の乏しいガスと、Ｓ
ｉのエッチング機能を有するガスとの混合ガス雰囲気中
においてプラズマ処理を施すようにした。Ｇｅに対して
反応性の乏しいガスとしては、例えばアルゴン（Ａｒ）
ガス等のような不活性ガスを用いた。また、Ｓｉのエッ
チング機能を有するガスとしては、例えばＣＨＦ3等の
ようなフッ素を含むガスを用いた。
【００９５】その結果、図９に示すように、ゲート電極
１５の側面の垂直形状を達成することができる。図９で
は、多少のサイドエッチングが生じている場合を例示し
たが、本後処理条件によれば、サイドエッチングが無い
状態でゲート電極１５Ｇを形成することも可能である。
なお、この際の後処理時間は、多結晶シリコン層１５ｃ
の削れ量がＯ2／ＣＨＦ3条件とほぼ揃うように設定され
ており、エッチング量が少ないためにサイドエッチング
が生じなかった訳ではない。
【００９６】具体的な後処理条件の一例をあげると、次
の通りである。すなわち、例えばＡｒ／ＣＨＦ3＝４０
０／２０（ｍｌ／ｍｉｎ）程度、圧力が７０Ｐａ程度、
マイクロ波パワーが７５０Ｗ程度、放電時間が２０ｓｅ
ｃ程度である。また、ＳｉＧｅ層１５ｂのＧｅ濃度は、
例えば２０％以上である。本発明者らの実験結果によれ
ば、後処理時のＣＨＦ3の濃度が高い条件、例えばＡｒ
／ＣＨＦ3＝６００／４０（ｍｌ／ｍｉｎ）のような条
件では、例えばＳｉ、Ｈ（水素）、Ｆ（フッ素）を含む
化合物のデポジションが生じ、エッチングが進行しなく
なる。よって、ＣＨＦ3の濃度は、５％以下程度が適切
である。また、Ａｒ／ＣＨＦ3は、Ｏ2／ＣＨＦ3条件に
比べて放電安定領域が狭く、圧力８０Ｐａ以上またはマ
イクロ波パワー１０００Ｗ以上のような条件では放電が
不安定になる。したがって、以上の条件から後処理条件
は、ＣＨＦ3濃度が５％程度で、圧力７０Ｐａ以下、マ
イクロ波パワーが７５０Ｗ程度が好ましい。
【００９７】また、上記後処理条件においては、Ｇｅに
対して反応性の乏しいガスとして、放電安定性の高いＡ
ｒを用いたが、これに限定されるものではなく種々変更
可能であり、Ａｒに代えて、例えばヘリウム（Ｈｅ）、
ネオン（Ｎｅ）、クリプトン（Ｋｒ）、キセノン（Ｘ
ｅ）等のような他の不活性ガスを用いることもできる。
また、Ａｒに代えて窒素（Ｎ2）ガス等を用いることも
できる。その場合、後処理中にゲート電極の表面（側面
や上面）に窒化シリコン（ＳｉＮ）膜が形成される結
果、そのＳｉＮ膜が保護膜となりゲート電極両側面のサ
イドエッチングを防ぐように機能する。
【００９８】また、Ｓｉをエッチングする機能を有する
ガスとして、ＣＨＦ3を用いたが、これに限定されるも
のではなく種々変更可能であり、ＣＨＦ3に代えて、例
えばＣＦ4、Ｃ2Ｆ6またはＳＦ6等のようなフッ素を含む
ガスを用いることもできる。Ａｒ／ＣＦ4の後処理ガス
条件では、多結晶シリコン層１５ａ，１５ｃのエッチレ
ートが速い。例えばＡｒ／ＣＦ4＝４００／４０（ｍｌ
／ｍｉｎ）では、エッチレートが、Ａｒ／ＣＨＦ3の約
９倍となる。そこで、この場合は、後処理時間を短縮
し、例えば５ｓｅｃ程度とした。この場合、Ａｒ／ＣＨ
Ｆ3に比べて上記サイドエッチング量は大きく、約２０
％程度であったが、Ｏ2／ＣＨＦ3条件のようなサイドエ
ッチングは生じない。すなわち、比較的サイドエッチン
グが大きいＡｒ／ＣＦ4のガス系でサイドエッチング量
が２０％程度である。このように本発明によれば、上記
サイドエッチング量を、４０％以下、Ａｒ／ＣＦ4ガス
を用いた場合は実際に得られた結果とした２０％程度、
Ａｒ／ＣＨＦ3ガスを用いた場合は実際に得られた結果
として１０％以下とすることが可能となる。
【００９９】このように、本実施の形態１によれば、後
処理後であっても、ＳｉＧｅ層１５ｂを有するゲート電
極１５Ｇの断面形状を良好にすることができる。すなわ
ち、そのゲート電極１５Ｇの加工寸法精度を向上させる
ことが可能となる。したがって、本実施の形態１によれ
ば、半導体集積回路装置の歩留まりを向上させることが
可能となる。また、半導体集積回路装置の性能を向上さ
せることが可能となる。
【０１００】また、半導体基板１１Ｓに付着したＣｌ、
Ｂｒ等の除去性を全反射蛍光Ｘ線により調べた結果を図
１０に示す。図１０の横軸のＡ１〜Ａ３は、後処理ガス
としてＡｒ／ＣＨＦ3を用いた場合（本発明）を示して
おり、Ａ１は後処理時間が１０ｓｅｃ、Ａ２は後処理時
間が２０ｓｅｃ、Ａ３は後処理時間が２５ｓｅｃの場合
である。また、Ｂは、後処理ガスとしてＡｒ／ＣＦ4を
用いた場合（本発明）であり、後処理時間が５ｓｅｃの
場合である。また、Ｃは、後処理ガス条件としてＯ2／
ＣＨＦ3を用いた場合（発明者が検討した技術）であ
り、後処理時間が２０ｓｅｃである。Ｄは、後処理を行
わなかった場合、Ｅはゲート電極のパターニングも後処
理も行わなかった場合である。この図１０からＡｒ／Ｃ
ＨＦ3条件では、ＣｌおよびＢｒの除去性に関してＯ2／
ＣＨＦ3条件と同等以上の効果があることが分かる。以
上のような後処理の後、半導体基板１１Ｓを図１に示し
たエッチング装置１から取り出す。
【０１０１】次いで、図１１に示すように、ゲート電極
１５ＧをマスクとしてｎＭＩＳ形成領域に、例えばリン
をイオン注入することによって、ｎＭＩＳのソース・ド
レイン（ＬＤＤ；lightly Doped Drain）を構成する低
不純物濃度のｎ-型半導体領域１９ａを形成する。続い
て、ゲート電極１５ＧをマスクとしてｐＭＩＳ形成領域
に、例えばホウ素をイオン注入することによって、ｐＭ
ＩＳのソース・ドレイン（ＬＤＤ）を構成する低不純物
濃度のｐ-型半導体領域２０ａを形成する。
【０１０２】続いて、半導体基板１１Ｓ上に、例えば酸
化シリコンからなる絶縁膜をＣＶＤ法等によって堆積し
た後、これを異方性のドライエッチングによってエッチ
バックする。この際、絶縁膜１６もエッチバックされて
多結晶シリコン層１５ｃがむき出しになる。このように
して図１２に示すように、ゲート電極１５Ｇの両側面に
サイドウォール（側壁絶縁膜）２１を形成する。
【０１０３】その後、図１３に示すように、ゲート電極
１５Ｇおよびサイドウォール２１をマスクとしてｎＭＩ
Ｓ形成領域に、例えばリンをイオン注入することによっ
て、ｎＭＩＳのソース・ドレインを構成する高不純物濃
度のｎ+型半導体領域１９ｂを形成する。続いて、ゲー
ト電極１５Ｇおよびサイドウォール２１をマスクとして
ｐＭＩＳ形成領域に、例えばホウ素をイオン注入するこ
とによって、ｐＭＩＳのソース・ドレインを構成する高
不純物濃度のｐ+型半導体領域２０ｂを形成する。ここ
までの工程により、ＬＤＤ構造のソース、ドレインを有
するｎＭＩＳＱｎおよびｐＭＩＳＱｐが略完成する。
【０１０４】次いで、半導体基板１１Ｓ上に、例えばコ
バルト（Ｃｏ）をスパッタリング法によって堆積した
後、熱処理を施すことにより、Ｃｏ層と半導体基板１１
Ｓおよび多結晶シリコン層１５ｃとの接触界面部分に、
図１４に示すように、例えばコバルトシリサイド（Ｃｏ
Ｓｉx）等からなるシリサイド層２２を形成する（サリ
サイドプロセス）。このようなシリサイド層２２を形成
することにより、配線とｎ+型半導体領域１９ｂ、ｐ+型
半導体領域２０ｂおよびゲート電極１５Ｇとの接触抵抗
を低減できる。また、寄生容量を低減できる。したがっ
て、微細な素子（ｎＭＩＳＱｎやｐＭＩＳＱｐ等）を有
する半導体集積回路装置の動作速度の向上を推進させる
ことが可能となる。なお、コバルトシリサイド層に代え
て、タングステンシリサイド層やチタンシリサイド層と
することもできる。
【０１０５】続いて、図１５に示すように、半導体基板
１１Ｓ上に、例えば酸化シリコン膜からなる絶縁膜２３
ａをＣＶＤ法等によって堆積した後、その絶縁膜２３ａ
にシリサイド層２２が露出するようなコンタクトホール
２４を穿孔する。その後、半導体基板１１Ｓ上に、例え
ばタングステンまたは窒化チタン（ＴｉＮ）等をスパッ
タリング法等によって堆積した後、その上に、例えばタ
ングステンをＣＶＤ法等によって堆積し、さらに、それ
ら導体膜がコンタクトホール２４内のみに残されるよう
にその導体膜をＣＭＰ（Chemical Mechanical Polish）
法等によって研磨することにより、コンタクトホール２
４内にプラグ２５ａを形成する。
【０１０６】次いで、絶縁膜２３ａおよびプラグ２５ａ
上に、例えば窒化チタン、アルミニウム（またはアルミ
ニウム合金）および窒化チタンを下層から順にスパッタ
リング法等によって堆積した後、これを通常のフォトリ
ソグラフィ技術およびドライエッチング技術によってパ
ターニングすることにより、第１層配線２６ａを形成す
る。
【０１０７】続いて、絶縁膜２３ａ上に、例えば酸化シ
リコン膜からなる絶縁膜２３ｂをＣＶＤ法等によって堆
積した後、その絶縁膜２３ｂに第１層配線２６ａの一部
が露出するようなスルーホール２７を穿孔する。その
後、プラグ２５ａと同様にしてスルーホール２７内にプ
ラグ２５ｂを形成した後、第１層配線２６ａと同様にし
て絶縁膜２３ｂ上に第２層配線２６ｂを形成する。以下
は、通常の半導体集積回路装置の製造方法により、多層
配線構造のシステムＬＳＩを製造する。
【０１０８】（実施の形態２）本実施の形態２において
は、例えばＳｉＧｅ層を含むポリメタルゲート電極構造
を有するシステムＬＳＩの製造方法に本発明を適用した
場合について図１６〜図２２によって説明する。なお、
図１６〜図２２の各々の（ｂ）は、各図の（ａ）のｎＭ
ＩＳ形成領域の要部拡大断面図である。ここでもｐＭＩ
Ｓ形成領域のゲート電極構造は、ｎＭＩＳ形成領域のゲ
ート電極構造と同じなので図示を省略してある。
【０１０９】まず、前記実施の形態１で用いた図２およ
び図３の工程を経た後、図１６に示すように、前記実施
の形態１と同様に、半導体基板１１Ｓの主面上に、ゲー
ト絶縁膜１４を形成する。続いて、半導体基板１１Ｓ上
に、前記実施の形態１と同様に、多結晶シリコン層１５
ａおよびＳｉＧｅ層１５ｂを下層から順に堆積する。そ
の後、図１６の矢印で示すように、前記実施の形態１と
同様に、ＳｉＧｅ層１５ｂに上記したホウ素をイオン注
入法等によって導入する。上記したように本実施の形態
２においてもＧｅの濃度が４０％以上のＳｉＧｅ層１５
ｂにおいては、ホウ素のみのシングルゲート電極構造と
なる。また、上記したようにＳｉＧｅ層１５ｂの成膜中
にホウ素をインサイチュにて導入した場合には、再度、
ホウ素をイオン注入する必要性はない。
【０１１０】次いで、図１７に示すように、ポリメタル
ゲート電極構造とすべく、ＳｉＧｅ層１５ｂ上に、例え
ば厚さが５ｎｍ程度の窒化タングステン（ＷＮ）または
窒化チタン（ＴｉＮ）等からなるバリア導体層１５ｄを
スパッタリング法等によって堆積した後、その上に、例
えば厚さが８０ｎｍ程度のタングステン（Ｗ）またはモ
リブデン（Ｍｏ）等のような金属層１５ｅをスパッタリ
ング法等によって堆積することにより、ゲート電極形成
膜１５を形成する。バリア導体層１５ｄは、例えばＳｉ
Ｇｅ層１５ｂと金属層１５ｅとのストレス緩和および接
着性向上のために設けられている。
【０１１１】続いて、金属層１５ｅ上に、例えば窒化シ
リコン膜（Ｓｉ3Ｎ4）等からなる絶縁膜２８を形成す
る。ここでは、絶縁膜２８が、プラズマＣＶＤ法によっ
て形成された窒化シリコン膜上に熱ＣＶＤ法等によって
形成された窒化シリコン膜が堆積されてなる。これは、
熱ＣＶＤ法等による窒化シリコン膜の方が、プラズマＣ
ＶＤ法による窒化シリコン膜よりも、エッチングレート
が低い（酸化シリコン膜に対して選択比を高くとれる）
からである。すなわち、後の工程でコンタクトホールを
形成する際にコンタクトホールから絶縁膜２８が露出さ
れたとしても絶縁膜２８がエッチング除去されないよう
にするためである。
【０１１２】その後、絶縁膜２８上に、前記実施の形態
１と同様に、反射防止膜１７およびフォトレジストパタ
ーン１８を形成した後、そのフォトレジストパターン１
８をエッチングマスクとして、そこから露出する反射防
止膜１７および絶縁膜２８をドライエッチング法等によ
ってエッチング除去する。ここでは、反射防止膜１７お
よび絶縁膜２８のエッチング処理に際して、例えば平行
平板型のエッチング装置を使用したが、反射防止膜１７
と絶縁膜２８とで別々のチャンバでエッチング処理を行
った。絶縁膜２８のエッチング処理時にはプロセスガス
として、例えばＣＦ4／Ａｒを用いた。
【０１１３】次いで、前記実施の形態１と同様に、フォ
トレジストパターン１８および反射防止膜１７をアッシ
ングによって図１８に示すように除去し、半導体基板１
１Ｓに対してウエット洗浄処理を施し上記ドライエッチ
ング処理によって生じたポリマーを除去した後、上記ド
ライエッチング処理によってパターニングされた絶縁膜
２８をエッチングマスクとして、そこから露出するゲー
ト電極形成膜１５（すなわち、金属層１５ｅ、バリア導
体層１５ｄ、ＳｉＧｅ層１５ｂおよび多結晶シリコン層
１５ａ）をドライエッチング法等によってエッチング除
去する。
【０１１４】このドライエッチング処理は、前記図１に
示したエッチング装置１内のエッチングチャンバ８内で
行う。金属層１５ｅおよびバリア導体層１５ｄのエッチ
ング処理に際しては、例えばＣｌ／Ｏ2ガスを用いた高
温（例えば１００〜１５０℃程度）エッチング処理、ま
たは、例えばＣＦ4／Ｏ2／Ｎ2／Ｃｌ2ガスを用いた常温
エッチング処理を行った。ＳｉＧｅ層１５ｂおよび多結
晶シリコン層１５ａのエッチング処理は、前記実施の形
態１と同じなので説明を省略する。
【０１１５】このようなゲート電極形成膜１５のエッチ
ング処理により、図１９に示すように、ＳｉＧｅ層１５
ｂ上に金属層１５ｅを有するポリメタル構造のゲート電
極１５Ｇを形成する。この処理後も、ゲート電極１５Ｇ
の側面が、半導体基板１１Ｓの主面に対してほぼ垂直に
形成されている。すなわち、ゲート電極１５Ｇの側面に
は、前記サイドエッチが生じていない。
【０１１６】次いで、このような処理が終了した半導体
基板１１Ｓを、前記実施の形態１と同様に、後処理チャ
ンバ９内に搬入し、前記実施の形態１と同様に後処理を
施す。これにより、図２０に示すように、ポリメタル構
造のゲート電極１５の側面の垂直形状を達成することが
できる。図２０においても、多少のサイドエッチングが
生じている場合を例示したが、本後処理条件によれば、
サイドエッチングが無い状態でゲート電極１５Ｇを形成
することも可能である。以上のような後処理の後、半導
体基板１１Ｓを図１に示したエッチング装置１から取り
出す。
【０１１７】続いて、図２１に示すように、前記実施の
形態１と同様に、ｎＭＩＳ形成領域に低不純物濃度のｎ
-型半導体領域１９ａを形成した後、ｐＭＩＳ形成領域
に低不純物濃度のｐ-型半導体領域２０ａを形成する。
その後、半導体基板１１Ｓ上に、例えば窒化シリコンか
らなる絶縁膜をＣＶＤ法等によって堆積した後、これを
異方性のドライエッチングによってエッチバックするこ
とにより、ゲート電極１５Ｇおよび絶縁膜２８の両側面
に窒化シリコン膜等からなるサイドウォール２１を形成
する。その後、図２２に示すように、前記実施の形態１
と同様に、ｎＭＩＳ形成領域に高不純物濃度のｎ+型半
導体領域１９ｂを形成した後、ｐＭＩＳ形成領域に高不
純物濃度のｐ+型半導体領域２０ｂを形成する。ここま
での工程により、ＬＤＤ構造のソース、ドレインを有す
るｎＭＩＳＱｎおよびｐＭＩＳＱｐが略完成する。
【０１１８】次いで、半導体基板１１Ｓ上に、例えば酸
化シリコン膜からなる絶縁膜２３ａをＣＶＤ法等によっ
て堆積した後、その絶縁膜２３ａにコンタクトホール２
４を穿孔する。この際、酸化シリコン膜と窒化シリコン
膜とのエッチング選択比を高くし、酸化シリコン膜の方
がエッチングされ易いエッチング条件でエッチング処理
を行いコンタクトホール２４を形成する。この場合、図
２２（ｂ）に示すように、コンタクトホール２４が多少
平面的にゲート電極１５Ｇにかかったとしても窒化シリ
コン等からなるサイドウォール２１および絶縁膜２８に
よりゲート電極１５Ｇが露出することがない（すなわ
ち、コンタクトホール２４をゲート電極１５Ｇに対して
自己整合的に形成できる）ので、素子の集積度を向上さ
せることが可能となる。これ以降は、前記実施の形態１
と同様にして多層配線構造のシステムＬＳＩを製造す
る。
【０１１９】このような本実施の形態２においても前記
実施の形態１と同様の効果を得ることが可能となる。
【０１２０】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【０１２１】例えば前記実施の形態１，２においては、
ゲート電極をパターニングするためのエッチングチャン
バと後処理チャンバとを別々にしたが、これに限定され
るものではなく、そのエッチング処理と後処理とを同一
チャンバ内で行うこともできる。この場合、後処理チャ
ンバが不要となるので、エッチング装置のコストを低減
することが可能となる。
【０１２２】また、前記実施の形態１，２においては、
ＳｉＧｅ層を有するゲート電極の加工技術に本発明を適
用した場合について説明したが、これに限定されるもの
ではなく、例えばＧｅ化合物を有する配線の加工技術に
本発明を適用することも可能である。
【０１２３】また、前記実施の形態１，２においては、
ゲート絶縁膜の厚さ（ＳｉＯ2換算膜厚）が同一の素子
のみが形成されている場合について説明したが、これに
限定されるものではなく、同一の半導体基板上にゲート
絶縁膜の厚さが異なる素子が複数形成される場合にも本
発明を適用できる。この場合、相対的に高い電源電圧を
用いるＭＩＳのゲート絶縁膜の膜厚を、相対的に低い電
源電圧で駆動し、高速動作が要求されるようなＭＩＳの
ゲート絶縁膜の膜厚よりも厚くする。
【０１２４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるシステ
ムＳＩの製造技術に適用した場合について説明したが、
それに限定されるものではなく、例えばＤＲＡＭ（Dyna
mic Random Access Memory）、ＳＲＡＭ（Static Rando
m Access Memory）またはフラッシュメモリ（ＥＥＰＲ
ＯＭ；Electric Erasable Read Only Electric Erasabl
e Read Only Memory）等のようなメモリ回路を有する半
導体集積回路装置やマイクロプロセッサ等のような論理
回路を有する半導体集積回路装置にも適用できる。
【０１２５】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。 (1).本発明によれば、ＳｉＧｅ層を有するゲート電極を
パターニングした後、半導体基板に対して、Ｇｅとの反
応性の乏しい第１のガスおよびＳｉのエッチング機能を
有する第２のガスの混合ガス雰囲気中においてプラズマ
処理を施すことにより、ＳｉＧｅ層を有するゲート電極
の形状を良好にすることが可能となる。 (2).本発明によれば、ＳｉＧｅ層を有するゲート電極を
パターニングした後、半導体基板に対して、Ｇｅとの反
応性の乏しい第１のガスおよびＳｉのエッチング機能を
有する第２のガスの混合ガス雰囲気中においてプラズマ
処理を施すことにより、ＳｉＧｅを有するゲート電極の
加工寸法精度を向上させることが可能となる。 (3).上記(1)または(2)により、ＳｉＧｅを有するゲート
電極を持つ半導体集積回路装置の歩留まりを向上させる
ことが可能となる。 (4).上記(1)または(2)により、ＳｉＧｅを有するゲート
電極を持つ半導体集積回路装置の性能を向上させること
が可能となる。 (5).本発明によれば、半導体基板上にｎチャネル型およ
びｐチャネル型の電界効果トランジスタを有する半導体
集積回路装置の製造方法において、その各々の電界効果
トランジスタのＳｉＧｅ層を有するゲート電極をパター
ニングした後、半導体基板に対して、Ｇｅとの反応性の
乏しい第１のガスおよびＳｉのエッチング機能を有する
第２のガスの混合ガス雰囲気中においてプラズマ処理を
施すことにより、ＳｉＧｅを有するゲート電極を持つ半
導体集積回路装置の開発および製造時間を短縮すること
が可能となる。 (6).本発明によれば、半導体基板上にｎチャネル型およ
びｐチャネル型の電界効果トランジスタを有する半導体
集積回路装置の製造方法において、その各々の電界効果
トランジスタのＳｉＧｅ層を有するゲート電極をパター
ニングした後、半導体基板に対して、Ｇｅとの反応性の
乏しい第１のガスおよびＳｉのエッチング機能を有する
第２のガスの混合ガス雰囲気中においてプラズマ処理を
施すことにより、ＳｉＧｅを有するゲート電極を持つ半
導体集積回路装置の製造工程を簡略化することが可能と
なる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体集積回路装
置の製造方法に用いたエッチング装置の説明図である。
【図２】本発明の一実施の形態である半導体集積回路装
置の製造工程中の要部断面図である。
【図３】図２に続く半導体集積回路装置の製造工程中の
要部断面図である。
【図４】（ａ）は図３に続く半導体集積回路装置の製造
工程中の要部断面図、（ｂ）は（ａ）のｎチャネル型Ｍ
ＩＳＦＥＴの形成領域の要部拡大断面図である。
【図５】（ａ）は図４に続く半導体集積回路装置の製造
工程中の要部断面図、（ｂ）は（ａ）のｎチャネル型Ｍ
ＩＳＦＥＴの形成領域の要部拡大断面図である。
【図６】（ａ）は図５に続く半導体集積回路装置の製造
工程中の要部断面図、（ｂ）は（ａ）のｎチャネル型Ｍ
ＩＳＦＥＴの形成領域の要部拡大断面図である。
【図７】（ａ）は図６に続く半導体集積回路装置の製造
工程中の要部断面図、（ｂ）は（ａ）のｎチャネル型Ｍ
ＩＳＦＥＴの形成領域の要部拡大断面図である。
【図８】（ａ）は本発明者らが本発明をするのに検討し
た技術の課題を説明するための後処理後の半導体基板の
部分断面図、（ｂ）は（ａ）の要部拡大断面図である。
【図９】（ａ）は図７に続く半導体集積回路装置の製造
工程中の要部断面図、（ｂ）は（ａ）のｎチャネル型Ｍ
ＩＳＦＥＴの形成領域の要部拡大断面図である。
【図１０】半導体基板に付着したＣｌ、Ｂｒ等が本発明
の後処理により除去されたか否かを全反射蛍光Ｘ線によ
り調べた結果を示すグラフ図である。
【図１１】（ａ）は図９に続く半導体集積回路装置の製
造工程中の要部断面図、（ｂ）は（ａ）のｎチャネル型
ＭＩＳＦＥＴの形成領域の要部拡大断面図である。
【図１２】（ａ）は図１１に続く半導体集積回路装置の
製造工程中の要部断面図、（ｂ）は（ａ）のｎチャネル
型ＭＩＳＦＥＴの形成領域の要部拡大断面図である。
【図１３】（ａ）は図１２に続く半導体集積回路装置の
製造工程中の要部断面図、（ｂ）は（ａ）のｎチャネル
型ＭＩＳＦＥＴの形成領域の要部拡大断面図である。
【図１４】（ａ）は図１３に続く半導体集積回路装置の
製造工程中の要部断面図、（ｂ）は（ａ）のｎチャネル
型ＭＩＳＦＥＴの形成領域の要部拡大断面図である。
【図１５】図１４に続く半導体集積回路装置の製造工程
中の要部断面図である。
【図１６】（ａ）は本発明の他の実施の形態である半導
体集積回路装置の製造工程中の要部断面図、（ｂ）は
（ａ）のｎチャネル型ＭＩＳＦＥＴの形成領域の要部拡
大断面図である。
【図１７】（ａ）は図１６に続く半導体集積回路装置の
製造工程中の要部断面図、（ｂ）は（ａ）のｎチャネル
型ＭＩＳＦＥＴの形成領域の要部拡大断面図である。
【図１８】（ａ）は図１７に続く半導体集積回路装置の
製造工程中の要部断面図、（ｂ）は（ａ）のｎチャネル
型ＭＩＳＦＥＴの形成領域の要部拡大断面図である。
【図１９】（ａ）は図１８に続く半導体集積回路装置の
製造工程中の要部断面図、（ｂ）は（ａ）のｎチャネル
型ＭＩＳＦＥＴの形成領域の要部拡大断面図である。
【図２０】（ａ）は図１９に続く半導体集積回路装置の
製造工程中の要部断面図、（ｂ）は（ａ）のｎチャネル
型ＭＩＳＦＥＴの形成領域の要部拡大断面図である。
【図２１】（ａ）は図２０に続く半導体集積回路装置の
製造工程中の要部断面図、（ｂ）は（ａ）のｎチャネル
型ＭＩＳＦＥＴの形成領域の要部拡大断面図である。
【図２２】（ａ）は図２１に続く半導体集積回路装置の
製造工程中の要部断面図、（ｂ）は（ａ）のｎチャネル
型ＭＩＳＦＥＴの形成領域の要部拡大断面図である。
【符号の説明】
１ エッチング装置 ２ａ〜２ｃ ウエハカセット台 ３ 大気搬送ロボット ４ アライメントユニット ５ ロードロック室 ６ 真空搬送ロボット ７ 真空搬送室 ８ エッチングチャンバ ９ 後処理チャンバ １０ アンロードロック室 １１Ｓ 半導体基板 １２ 素子分離部 １２ａ 溝 １３Ｐ ｐ型ウエル １３Ｎ ｎ型ウエル １４ ゲート絶縁膜 １５ ゲート電極形成膜 １５ａ 多結晶シリコン層 １５ｂ ＳｉＧｅ層 １５ｃ 多結晶シリコン層 １５ｄ バリア導体層 １５ｅ 金属層 １６ 絶縁膜 １７ 反射防止膜 １８ フォトレジストパターン １９ａ ｎ-型半導体領域 １９ｂ ｎ+型半導体領域 ２０ａ ｎ-型半導体領域 ２０ｂ ｎ+型半導体領域 ２１ サイドウォール（側壁絶縁膜） ２２ シリサイド層 ２３ａ 絶縁膜 ２４ コンタクトホール ２５ａ プラグ ２５ｂ プラグ ２６ａ 第１層配線 ２６ｂ 第２層配線 ２７ スルーホール ２８ 絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 27/08 ３２１Ｄ ５Ｆ１１０ 27/10 ４６１ 29/46 Ｆ 29/43 29/78 ３０１Ｇ 29/78 ６１７Ｊ 29/786 (72)発明者 草刈 浩介 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 池田 武信 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 田所 昌洋 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 4M104 AA01 BB01 BB16 BB18 BB20 BB30 BB33 BB38 BB40 CC05 DD02 DD37 DD43 DD45 DD65 DD78 DD84 DD86 EE09 EE17 FF14 FF18 GG08 GG09 GG10 GG14 GG16 HH14 5F004 AA05 BA04 BA14 DA00 DA01 DA02 DA04 DA16 DA18 DA22 DA23 DA25 DA26 DB00 DB02 DB03 EA22 EA28 FA08 5F040 DA06 DB03 DC01 EA08 EA09 EC02 EC04 EC07 ED01 ED03 ED04 EF02 EH02 EK05 FA05 FA16 FB02 FC19 FC21 FC23 5F048 AA07 AA09 AB01 AB03 AC03 AC04 BA01 BA16 BA17 BB04 BB05 BB07 BB08 BB09 BB11 BB12 BC06 BC16 BE03 BG01 BG14 BH03 DA18 DA19 DA25 DA27 5F083 AD00 BS00 ER22 GA28 JA31 JA32 MA06 MA19 NA01 PR21 PR40 ZA12 5F110 AA16 CC02 DD02 DD04 DD05 EE01 EE09 EE15 EE45 FF02 FF04 FF09 FF23 GG02 GG12 HJ01 HJ13 HL05 HM15 NN23 NN35 QQ04 QQ11

Claims (33)

    【特許請求の範囲】
  1. 【請求項１】 （ａ）半導体基板上にゲート絶縁膜を形
    成する工程、（ｂ）前記ゲート絶縁膜上に、ＳｉＧｅ層
    を有するゲート電極形成膜を堆積する工程、（ｃ）前記
    ゲート電極形成膜をパターニングすることにより、前記
    ＳｉＧｅ層を有するゲート電極を形成する工程、（ｄ）
    前記（ｃ）工程後、前記半導体基板に対して、Ｇｅとの
    反応性の乏しい第１のガスおよびＳｉのエッチング機能
    を有する第２のガスの混合ガス雰囲気中においてプラズ
    マ処理を施す工程を有することを特徴とする半導体集積
    回路装置の製造方法。
  2. 【請求項２】 請求項１記載の半導体集積回路装置の製
    造方法において、前記第１のガスが、不活性ガスである
    ことを特徴とする半導体集積回路装置の製造方法。
  3. 【請求項３】 請求項２記載の半導体集積回路装置の製
    造方法において、前記不活性ガスが、アルゴンガスであ
    ることを特徴とする半導体集積回路装置の製造方法。
  4. 【請求項４】 請求項１記載の半導体集積回路装置の製
    造方法において、前記第１のガスが、窒素ガスであるこ
    とを特徴とする半導体集積回路装置の製造方法。
  5. 【請求項５】 請求項１記載の半導体集積回路装置の製
    造方法において、前記第２のガスが、フッ素を含むガス
    であることを特徴とする半導体集積回路装置の製造方
    法。
  6. 【請求項６】 請求項５記載の半導体集積回路装置の製
    造方法において、前記フッ素を含むガスが、ＣＨＦ3で
    あることを特徴とする半導体集積回路装置の製造方法。
  7. 【請求項７】 請求項１記載の半導体集積回路装置の製
    造方法において、前記第１のガスの濃度は、前記第２の
    ガスの濃度よりも相対的に高いことを特徴とする半導体
    集積回路装置の製造方法。
  8. 【請求項８】 請求項１記載の半導体集積回路装置の製
    造方法において、前記ＳｉＧｅ層のＧｅの濃度が全体の
    １０％以上であることを特徴とする半導体集積回路装置
    の製造方法。
  9. 【請求項９】 請求項１記載の半導体集積回路装置の製
    造方法において、前記ＳｉＧｅ層のＧｅの濃度が全体の
    ２０％以上であることを特徴とする半導体集積回路装置
    の製造方法。
  10. 【請求項１０】 請求項１記載の半導体集積回路装置の
    製造方法において、前記ＳｉＧｅ層のＧｅの濃度が全体
    の４０％以上であることを特徴とする半導体集積回路装
    置の製造方法。
  11. 【請求項１１】 請求項１記載の半導体集積回路装置の
    製造方法において、前記（ｄ）工程後のゲート電極の両
    側面におけるサイドエッチング量は、前記（ｃ）工程後
    に残されたゲート電極形成膜であって前記ＳｉＧｅ層以
    外の部分におけるチャネル長方向の長さの４０％以下で
    あることを特徴とする半導体集積回路装置の製造方法。
  12. 【請求項１２】 請求項１記載の半導体集積回路装置の
    製造方法において、前記（ｄ）工程後のゲート電極のＳ
    ｉＧｅ層におけるチャネル長方向の長さは、前記（ｄ）
    工程後のゲート電極の前記ＳｉＧｅ層以外の部分におけ
    るチャネル長方向の長さと等しいことを特徴とする半導
    体集積回路装置の製造方法。
  13. 【請求項１３】 請求項１記載の半導体集積回路装置の
    製造方法において、 前記半導体基板に前記ゲート電極を有するｎチャネル型
    の電界効果トランジスタおよびｐチャネル型の電界効果
    トランジスタを形成することを特徴とする半導体集積回
    路装置の製造方法。
  14. 【請求項１４】 請求項１記載の半導体集積回路装置の
    製造方法において、前記（ｃ）工程後の半導体基板を、
    真空状態を維持した状態で、前記（ｄ）工程に移行させ
    ることを特徴とする半導体集積回路装置の製造方法。
  15. 【請求項１５】 請求項１記載の半導体集積回路装置の
    製造方法において、 前記（ｂ）工程は、前記ゲート電極形成膜にホウ素を導
    入する工程を有することを特徴とする半導体集積回路装
    置の製造方法。
  16. 【請求項１６】 請求項１記載の半導体集積回路装置の
    製造方法において、 前記（ｂ）工程は、前記ＳｉＧｅ層上に多結晶シリコン
    層を堆積する工程を有し、 前記（ｄ）工程後、 （ｅ）前記ゲート電極の側面に側壁絶縁膜を形成する工
    程、（ｆ）前記ゲート電極の上面と、前記半導体基板の
    主面一部とを露出させる工程、（ｇ）前記半導体基板上
    に高融点金属膜を堆積する工程、（ｈ）前記ゲート電極
    の上面と、前記半導体基板の主面の一部とに高融点金属
    シリサイド層を形成する工程を有することを特徴とする
    半導体集積回路装置の製造方法。
  17. 【請求項１７】 （ａ）半導体基板の主面上にゲート絶
    縁膜を形成する工程、（ｂ）前記ゲート絶縁膜上にゲー
    ト電極形成膜を堆積する工程、（ｃ）前記ゲート電極形
    成膜をパターニングすることによりゲート電極を形成す
    る工程、（ｄ）前記（ｃ）工程後、前記半導体基板に対
    して、Ｇｅとの反応性の乏しい第１のガスおよびＳｉの
    エッチング機能を有する第２のガスの混合ガス雰囲気中
    においてプラズマ処理を施す工程を有し、 前記（ｂ）工程は、ＳｉＧｅ層を堆積する工程および前
    記ＳｉＧｅ層よりも上層に多結晶シリコン層を堆積する
    工程を有することを特徴とする半導体集積回路装置の製
    造方法。
  18. 【請求項１８】 請求項１７記載の半導体集積回路装置
    の製造方法において、前記第１のガスが、不活性ガスで
    あることを特徴とする半導体集積回路装置の製造方法。
  19. 【請求項１９】 請求項１８記載の半導体集積回路装置
    の製造方法において、前記不活性ガスが、アルゴンガス
    であることを特徴とする半導体集積回路装置の製造方
    法。
  20. 【請求項２０】 請求項１７記載の半導体集積回路装置
    の製造方法において、前記第１のガスが、窒素ガスであ
    ることを特徴とする半導体集積回路装置の製造方法。
  21. 【請求項２１】 請求項１７記載の半導体集積回路装置
    の製造方法において、前記第２のガスが、フッ素を含む
    ガスであることを特徴とする半導体集積回路装置の製造
    方法。
  22. 【請求項２２】 請求項２１記載の半導体集積回路装置
    の製造方法において、前記フッ素を含むガスが、ＣＨＦ
    3であることを特徴とする半導体集積回路装置の製造方
    法。
  23. 【請求項２３】 請求項１７記載の半導体集積回路装置
    の製造方法において、前記ＳｉＧｅ層のＧｅの濃度が全
    体の１０％以上であることを特徴とする半導体集積回路
    装置の製造方法。
  24. 【請求項２４】 請求項１７記載の半導体集積回路装置
    の製造方法において、前記（ｄ）工程後のゲート電極の
    両側面におけるサイドエッチング量は、前記（ｃ）工程
    後に残された前記多結晶シリコン層のチャネル長方向の
    長さの４０％以下であることを特徴とする半導体集積回
    路装置の製造方法。
  25. 【請求項２５】 請求項１７記載の半導体集積回路装置
    の製造方法において、 前記（ｄ）工程後、（ｅ）前記ゲート電極の側面に側壁
    絶縁膜を形成する工程、（ｆ）前記ゲート電極の上面
    と、前記半導体基板の主面一部とを露出させる工程、
    （ｇ）前記半導体基板上に高融点金属膜を堆積する工
    程、（ｈ）前記ゲート電極の上面と、前記半導体基板の
    主面の一部とに高融点金属シリサイド層を形成する工程
    を有することを特徴とする半導体集積回路装置の製造方
    法。
  26. 【請求項２６】 請求項１７記載の半導体集積回路装置
    の製造方法において、 前記（ｄ）工程後、前記半導体基板のｎチャネル型の電
    界効果トランジスタの形成領域に第１の不純物を導入す
    る工程、 前記（ｄ）工程後、前記半導体基板のｐチャネル型の電
    界効果トランジスタの形成領域に、前記第１の不純物で
    形成される半導体領域とは反対の導電型の半導体領域を
    形成する第２の不純物を導入する工程を有することを特
    徴とする半導体集積回路装置の製造方法。
  27. 【請求項２７】 （ａ）半導体基板の主面上にゲート絶
    縁膜を形成する工程、（ｂ）前記ゲート絶縁膜上にゲー
    ト電極形成膜を堆積する工程、（ｃ）前記ゲート電極形
    成膜をパターニングすることによりゲート電極を形成す
    る工程、（ｄ）前記（ｃ）工程後、前記半導体基板に対
    して、Ｇｅとの反応性の乏しい第１のガスおよびＳｉの
    エッチング機能を有する第２のガスの混合ガス雰囲気中
    においてプラズマ処理を施す工程を有し、 前記（ｂ）工程は、ＳｉＧｅ層を堆積する工程、前記Ｓ
    ｉＧｅ層よりも上層に金属層を堆積する工程を有するこ
    とを特徴とする半導体集積回路装置の製造方法。
  28. 【請求項２８】 請求項２７記載の半導体集積回路装置
    の製造方法において、前記（ｄ）工程後のゲート電極の
    両側面におけるサイドエッチング量は、前記（ｃ）工程
    後に残された前記金属層のチャネル長方向の長さの４０
    ％以下であることを特徴とする半導体集積回路装置の製
    造方法。
  29. 【請求項２９】 請求項２７記載の半導体集積回路装置
    の製造方法において、 前記（ｂ）工程は、前記ＳｉＧｅ層にホウ素を導入した
    後、前記金属層を堆積する工程を有することを特徴とす
    る半導体集積回路装置の製造方法。
  30. 【請求項３０】 以下の構成を含むことを特徴とする半
    導体集積回路装置；（ａ）半導体基板の主面上に形成さ
    れたゲート絶縁膜、（ｂ）前記ゲート絶縁膜上に形成さ
    れたゲート電極を有し、 前記半導体基板は、前記ゲート電極の形成工程後に、Ｇ
    ｅとの反応性の乏しい第１のガスおよびＳｉのエッチン
    グ機能を有する第２のガスの混合ガス雰囲気中において
    プラズマ処理が施されており、 前記ゲート電極は、ＳｉＧｅ層とその上層に形成された
    多結晶シリコン層とを有し、 前記ゲート電極の両側面におけるサイドエッチング量
    は、前記ゲート電極を構成する多結晶シリコン層のチャ
    ネル長方向の長さの４０％以下であることを特徴とする
    半導体集積回路装置。
  31. 【請求項３１】 以下の構成を含むことを特徴とする半
    導体集積回路装置；（ａ）半導体基板の主面上に形成さ
    れたゲート絶縁膜、（ｂ）前記ゲート絶縁膜上に形成さ
    れたゲート電極を有し、 前記半導体基板は、前記ゲート電極の形成工程後に、Ｇ
    ｅとの反応性の乏しい第１のガスおよびＳｉのエッチン
    グ機能を有する第２のガスの混合ガス雰囲気中において
    プラズマ処理が施されており、 前記ゲート電極は、ＳｉＧｅ層とその上層に形成された
    多結晶シリコン層とを有し、 前記ゲート電極のＳｉＧｅ層におけるチャネル長方向の
    長さは、前記ゲート電極を構成する多結晶シリコン層の
    チャネル長方向の長さと等しいことを特徴とする半導体
    集積回路装置。
  32. 【請求項３２】 以下の構成を含むことを特徴とする半
    導体集積回路装置；（ａ）半導体基板の主面上に形成さ
    れたゲート絶縁膜、（ｂ）前記ゲート絶縁膜上に形成さ
    れたゲート電極を有し、 前記半導体基板は、前記ゲート電極の形成工程後に、Ｇ
    ｅとの反応性の乏しい第１のガスおよびＳｉのエッチン
    グ機能を有する第２のガスの混合ガス雰囲気中において
    プラズマ処理が施されており、 前記ゲート電極は、ＳｉＧｅ層とその上層に形成された
    金属層とを有し、 前記ゲート電極の両側面におけるサイドエッチング量
    は、前記ゲート電極を構成する金属層のチャネル長方向
    の長さの４０％以下であることを特徴とする半導体集積
    回路装置。
  33. 【請求項３３】 以下の構成を含むことを特徴とする半
    導体集積回路装置；（ａ）半導体基板の主面上に形成さ
    れたゲート絶縁膜、（ｂ）前記ゲート絶縁膜上に形成さ
    れたゲート電極を有し、 前記半導体基板は、前記ゲート電極の形成工程後に、Ｇ
    ｅとの反応性の乏しい第１のガスおよびＳｉのエッチン
    グ機能を有する第２のガスの混合ガス雰囲気中において
    プラズマ処理が施されており、 前記ゲート電極のＳｉＧｅ層におけるチャネル長方向の
    長さは、前記ゲート電極を構成する金属層のチャネル長
    方向の長さと等しいことを特徴とする半導体集積回路装
    置。
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