JP4777337B2 - エッチング方法及び装置 - Google Patents

エッチング方法及び装置 Download PDF

Info

Publication number
JP4777337B2
JP4777337B2 JP2007503962A JP2007503962A JP4777337B2 JP 4777337 B2 JP4777337 B2 JP 4777337B2 JP 2007503962 A JP2007503962 A JP 2007503962A JP 2007503962 A JP2007503962 A JP 2007503962A JP 4777337 B2 JP4777337 B2 JP 4777337B2
Authority
JP
Japan
Prior art keywords
etch
layer
providing
etching
silicon germanium
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007503962A
Other languages
English (en)
Other versions
JP2007529904A5 (ja
JP2007529904A (ja
Inventor
コエムツォポウロス・シー．・ロバート
葉子 アダムス・山口
睦工 宮本
テイラー・ユーサン・キム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lam Research Corp
Original Assignee
Lam Research Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lam Research Corp filed Critical Lam Research Corp
Publication of JP2007529904A publication Critical patent/JP2007529904A/ja
Publication of JP2007529904A5 publication Critical patent/JP2007529904A5/ja
Application granted granted Critical
Publication of JP4777337B2 publication Critical patent/JP4777337B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は、半導体デバイスに関する。特に、本発明は、ドープポリシリコン及びシリコンゲルマニウムスタックを有する半導体デバイスに関する。
ポリシリコン及びシリコンゲルマニウム（ＳｉＧｅ）のドープ及び非ドープ領域の膜スタックの形成は、半導体デバイスのゲート電極の形成に使用される。
上記を達成するために、本発明の目的に従って、処理チャンバ内で、基板上に少なくとも一つのシリコンゲルマニウム層を有するスタックをエッチングする方法を提供する。シリコンゲルマニウムエッチングを提供する。エッチャントガスは、処理チャンバ内に提供され、エッチャントガスは、Ｏ2とＮ2の少なくとも一方と、ＨＢｒと、不活性希釈剤と、を含む。基板は、４０℃未満の温度に冷却される。エッチャントガスは、シリコンゲルマニウム層をエッチングするために、プラズマに転換される。
本発明の別の実施では、ポリシリコン層が少なくとも一つのドープ領域を有する状態で、基板上のポリシリコン層をエッチングする方法が提供される。基板は、処理チャンバ内に配置される。エッチャントガスは、処理チャンバ内に提供され、エッチャントガスは、Ｎ2と、ＳＦ6と、ＣＨＦ3及びＣＨ2Ｆ2の少なくとも一方と、を含む。エッチャントガスは、ポリシリコン層をエッチングするために、プラズマに転換される。
本発明の別の実施では、基板上に少なくとも一つのシリコンゲルマニウム層を有するスタックをエッチングする装置を提供する。装置は、処理チャンバと、ガスソースと、励起ソースと、基板の温度を制御するための温度制御デバイスと、コントローラとを含む。コントローラは、ＨＢｒと、不活性希釈剤と、Ｏ2及びＮ2の少なくとも一方とを含むエッチャントガスを、ガスソースから処理チャンバへ提供するためのコンピュータ読み取り可能なコードと、基板を４０℃未満の温度に冷却するためのコンピュータ読み取り可能なコードと、励起ソースを使用して、エッチャントガスをプラズマに転換し、シリコンゲルマニウム層をエッチングするためのコンピュータ読み取り可能なコードと、を含むコンピュータ読み取り可能な媒体を含む。
本発明の上記その他の特徴は、次の図面と併せて、本発明の詳細な説明において、以下でさらに詳細に説明する。
以下、同様の参照番号が類似する要素を示す添付図面の各図において、本発明を限定的ではなく例示的に示す。
本発明について、添付図面に例示した幾つかの好適な実施形態を参照して、詳細に説明する。以下の説明では、本発明の完全な理解を提供するために、多数の具体的な詳細について述べる。しかしながら、こうした具体的な詳細の一部又は全部がなくとも、本発明を実施し得ることは、当業者には明白であろう。別の事例において、本発明を不必要に曖昧にしないために、周知の処理工程及び／又は構造については詳細な説明を省略する。
理解を容易にするため、図１は、ゲート電極として使用し得るエッチング膜スタックを形成するための高レベルフローチャートである。積層スタックが形成される（工程１０４）。積層スタックをエッチングする（工程１０８）。図２は、積層スタックの形成のさらに詳細なフローチャートである（工程１０４）。ゲート酸化層が形成される（工程２０４）。図３Ａは、基板３０８上に形成されたゲート酸化層３０４を有する膜スタックの断面図である。シリコンシード層３１２は、ゲート酸化層３０４上に形成される（工程２０８）。シリコンゲルマニウム（ＳｉＧｅ）層３１６は、ゲート酸化層３０４上に形成される（工程２１２）。ポリシリコン層３２０は、ＳｉＧｅ層３１６上に形成される（工程２１６）。ポリシリコン層３２０は、デュアルドープ層と非ドープ層３２４とを含む。デュアルドープ層は、ドープ領域３２８と非ドープ領域３２２とを含む。様々な構成のドープ領域及び非ドープ領域を使用してよい。一般には、ポリシリコン層３２０の最も強くドープされた領域をドープ領域３２８の上部近くにして、最も強くドープされた領域を有する上部から、最も弱いドープ領域又は非ドープ領域を有するポリシリコン層の底部へ、勾配を形成してよい。強くドープした領域は、ポリシリコン層の上部に位置する。ドーピングレベルは、さらに深い位置で減少し、最終的に、ポリシリコンは、さらに深い位置で非ドープ状態となる。底部反射防止膜（ＢＡＲＣ）層等の反射防止膜（ＡＲＣ）層３２２は、デュアルドープポリシリコン層３２０上に配置される（工程２２０）。フォトレジストマスク３３６は、ＡＲＣ層３３２上に形成される（工程２２４）。
スタックの一例において、ゲート酸化層３０４は、厚さ約１．５ｎｍにしてよい。シリコンシード層３１２は、厚さ約１０ｎｍにしてよい。ＳｉＧｅ層３１６は、厚さ約２０ｎｍにしてよい。デュアルドープポリシリコン層３２０は、厚さ約１００ｎｍにしてよい。デュアルドープポリシリコン層３２０の最も強くドープされた領域３２８は、５０乃至７０ｎｍの深さを有してよい。ＡＲＣ層３３２は、厚さ約１００ｎｍにしてよい。１９３ｎｍフォトレジストマスクは、厚さ約１９０ｎｍにしてよい。
こうしたスタックのエッチングは、ドープポリシリコン領域のエッチング特性が非ドープポリシリコン領域をエッチングする特性とは異なる点において、一層困難なものとなっている。その結果、非ドープポリシリコン領域に垂直なエッチングプロファイルを提供し得るエッチング処理では、ドープポリシリコン領域にアンダカットをもたらす恐れがある。別の例において、ドープポリシリコン領域に垂直なエッチングプロファイルを提供し得るエッチングでは、非ドープポリシリコン領域にテーパプロファイル又はフッタをもたらす恐れがある。
デュアルドープポリシリコン層３２０の下のＳｉＧｅ層３１６は、デュアルドープポリシリコン層３２０とは異なるエッチング特性を有する。ＳｉＧｅ層３１６の異なるエッチング特性と、ＳｉＧｅ層３１６及びシリコンシード層３１２の薄さとにより、エッチングにはさらに問題が生じる。こうした問題において、デュアルドープポリシリコン層３２０の垂直エッチングを提供し得るエッチング処理は、ＳｉＧｅ層３１６におけるアンダカット、或いはシリコンシード層３１２におけるフッタの形成を発生させる恐れがある。ＳｉＧｅ層及びシード層の薄さにより生じる問題の理由の一部は、こうした薄層に対して別個のエッチング工程を有するのが比較的困難なことにある。ＳｉＧｅ層及びシードシリコン層の両方をエッチングするために、単一のエッチング工程が使用される。垂直エッチングは重要であり、スタック底部近くの寸法はゲート長を定めるのに役立つことから、スタックの底部近くでは重要性がさらに増加する。したがって、アンダカット又はフットの形成は、ゲート長を変化させる。
加えて、フォトレジストは、好ましくは、旧世代のレジストより軟質の１９３ｎｍ以降の世代のレジストである。したがって、本発明のエッチングは、より選択的となる必要があり、エッチングの停止を発生させる過剰なパッシベーションをもたらすことなく、フォトレジストエッチングマスクを保護するために、ある程度のパッシベーションを提供する必要もある
図４は、積層スタックをエッチングする工程のさらに詳細なフローチャートである（工程１０８）。フォトレジストマスクをトリミングする（工程４０４）。以下に説明するように、ここでは新規のトリミング処理を使用して、フォトレジストマスクの限界寸法を低減してよい。この実施形態ではＢＡＲＣであるＡＲＣ層をエッチングする（工程４０８）。ここでは従来のＢＡＲＣエッチング処理を使用して、ＢＡＲＣ層をエッチングしてよい。
次に、ブレークスルエッチングを使用して、ポリシリコン層３２０の非ドープ領域３２２及びドープ領域３２８により形成されたデュアルドープ領域の少なくとも一部をエッチングする（工程４１２）。ポリシリコン層の上部の非ドープ領域３２２及びドープ領域３２８は、同時にエッチングされる。この実施形態において、ブレークスルエッチングは、Ｎ2と、ＳＦ6と、ＣＨＦ3及びＣＨ2Ｆ2の少なくとも一方と、を含むエッチャントガスを提供する。エッチャントガスは、プラズマに転換され、ポリシリコン層３２０のドープ領域３２８及び非ドープ領域３２２をエッチングするのに使用される。ブレークスルエッチングはポリシリコン上に形成された自然酸化物のエッチングを意味し得るが、この工程で使用されるブレークスルエッチングは、デュアルドープポリシリコン上に形成された自然酸化物と、デュアルドープポリシリコン層の最も強くドープされた領域との両方をエッチングするのに使用される。本発明のブレークスルエッチングは、ドープ及び非ドープ領域が同じエッチング特性でエッチングされ、ドープ及び非ドーププロファイルが類似して見えるような、最少ドープ／非ドーププロファイルローディング結果を提供する。
ブレークスルエッチングに続いて、非ドープポリシリコン層３２４をエッチングするのに使用される第一のメインエッチングが行われる（工程４１６）。この実施形態において、非ドープポリシリコン層の第一のメインエッチングでは、Ｃｌ2、ＨＢｒ、Ｏ2、及びＣＦ4の少なくとも一つを含むエッチャントガスを使用する。このエッチング工程は、ＳｉＧｅ層３１６に特徴部をエッチングするのに使用してよい。このエッチング処理は、ゲート酸化物に対して低感度であることが分かっているため、エッチング特徴部がゲート酸化物に達する前に、ブレークスルエッチングを停止するのが望ましい。干渉計の終点を使用して、ゲート酸化層６０４から約４０ｎｍの距離に特徴部をエッチングし得る。さらに、光学発光の終点を使用して、ポリシリコン／ＳｉＧｅ界面においてエッチングを停止し得る。
第一のメインエッチングに続いて、ゲート酸化層であるエッチング停止部に対する高い選択性を有する第二のメインエッチング（工程４２０）が行われる。この実施形態において、第二のメインエッチングは、ＨＢｒ又はＯ2のエッチャントガスを使用する。第二のメインエッチングは、ポリシリコン層、ＳｉＧｅ層、及びシリコンシード層を高い選択性でエッチングするのに使用される。
第二のメインエッチングがエッチング停止部に到達した後、ＳｉＧｅ層及びシリコンシード層のエッチングを完了されるために、オーバエッチング工程が実行される（工程４２４）。そのため、この実施形態では、ＳｉＧｅエッチングをポリシリコンオーバエッチング工程として使用して、ポリシリコン層３２０、ＳｉＧｅ層、及びシリコンシード層のエッチングを完了させる。この実施形態において、ＳｉＧｅ層及びシリコンシード層のエッチングは、ＨＢｒ、Ｈｅ、及びＯ2のエッチャントガスを使用する。このオーバエッチングは、エッチングを完了させ、残留物を除去するために使用される。このエッチングを４０℃未満の温度で実行することが、ＳｉＧｅ及びシリコンシード層の両方において、アンダカット、ボーイング、或いはフットの形成のない、垂直エッチングプロファイルを提供するという予想外の結果が生じることが発見された。
数ヶ月の期間に渡って実験を行い、デュアルドープポリシリコン層、ＳｉＧｅ層、及びシード層をエッチングする時に、垂直エッチングプロファイルを提供する処理の発見を試みた。４０℃未満の低い処理温度を使用した実験をＳｉＧｅエッチング中に使用して、アンダカット、ボーイング、或いはフットの形成のない所望のプロファイルが予想外に提供されるまで、試行したエッチング処理で所望の結果を提供するものは発見されなかった。
一般には、各エッチング工程に、オーバエッチング工程を提供してよい。エッチングモニタを使用して終点に達する時期を決定する場合、オーバエッチング工程は、終点を過ぎて一定量をエッチングする時間に、追加エッチングを提供するために使用してよい。
実施例１
本発明の例では、積層スタックが形成される。積層スタックは、図２において説明した工程を使用して形成され、図３Ａに示した積層スタックが形成される。この例において、ゲート酸化層３０４は、厚さ１．５ｎｍである。シリコンシード層３１２は、厚さ１０ｎｍである。ＳｉＧｅ層３１６は、厚さ２０ｎｍである。デュアルドープポリシリコン層は、厚さ１００ｎｍである。ＡＲＣ層３３２は、厚さ１００ｎｍである。１９３フォトレジストマスク３３６は、厚さ１９０ｎｍである。次に、基板３０８は、処理チャンバ内に配置される。
図５は、本発明の好適な実施形態において使用し得る処理チャンバ５００の概略図である。この例において、処理チャンバは、カリフォルニア州フレモントのＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎの２３００Ｖｅｒｓｙｓ Ｓｉｌｉｃｏｎを含む。プラズマ処理チャンバ５００は、誘導コイル５０４と、下部電極５０８と、ガスソース５１０と、排出ポンプ５２０とを含んでよい。プラズマ処理チャンバ５００内において、基板３０８は、下部電極５０８上に位置決めされる。下部電極５０８には、基板３０８を指示するために、適切な基板チャック機構（例えば、静電、機械クランプ、その他）が組み込まれる。リアクタ上部５２８には、誘電体窓が組み込まれる。チャンバ上部５２８、チャンバ壁５５２、及び下部電極５０８は、閉じ込めプラズマ容積５４０を定める。ガスは、ガスソース５１０により、ガス入口５４３を介して閉じ込めプラズマ容積へ供給され、排出ポンプ５２０により、閉じ込めプラズマ容積から排出される。排出ポンプ５２０は、プラズマ処理チャンバのガス出口を形成する。第一のＲＦソース５４４は、コイル５０４に電気的に接続される。第二のＲＦソース５４８は、下部電極５０８に電気的に接続される。この実施形態において、第一及び第二のＲＦソース５４４、５４８は、１３．５６ＭＨｚ電源を含む。ＲＦ電力を電極に接続する異なる組み合わせも可能である。コントローラ５３５は、第一のＲＦソース５４４、第二のＲＦソース５４５、排出ポンプ５２０、及びガスソース５１０と制御可能に接続される。基板冷却システムは、冷却剤を冷却する冷却器５５２と、冷却剤を冷却器５５２から下部電極５０８（静電チャック）へ送り、再び冷却器へ戻す流体送給デバイス５５６とを含む。冷却された下部電極５０８は、基板を冷却する。加えて、基板を加熱するために、ヒータ５６０が設けられ、下部電極の内部に位置決めされる。ヒータ５６０、基板冷却システム、及びコントローラ５３５は、以下の説明に記載するように、様々な工程で異なる基板温度を提供するために、温度を十分に制御できる。
図６Ａ及び６Ｂは、本発明の実施形態において使用されるコントローラ５３５を実施するのに適したコンピュータシステム８００を示す。図６Ａは、コンピュータシステムの可能な物理的形態の一つである。当然ながら、コンピュータシステムは、集積回路、プリント回路基板、及び小型ハンドヘルドデバイスから、巨大なスーパコンピュータまで、多くの物理形態を有し得る。コンピュータシステム８００は、モニタ８０２と、ディスプレイ８０４と、筐体８０６と、ディスクドライブ８０８と、キーボード８１０と、マウス８１２とを含む。ディスク８１４は、コンピュータシステム８００との間でデータを転送するために使用されるコンピュータ読み取り可能な媒体である。
図６Ｂは、コンピュータシステム８００のブロック図の例である。システムバス８２０には、広範なサブシステムが取り付けられる。プロセッサ（群）８２２（中央演算処理装置又はＣＰＵとも呼ばれる）は、メモリ８２４を含む記憶装置に結合される。メモリ８２４は、ランダムアクセスメモリ（ＲＡＭ）及び読み出し専用メモリ（ＲＯＭ）を含む。この技術において周知であるように、ＲＯＭは、データ及び命令をＣＰＵへ一方向で転送する役割を果たし、ＲＡＭは、通常、データ及び命令を双方向で転送するために使用される。こうしたタイプのメモリは、両方とも、以下に説明する任意の適切なコンピュータ読み取り可能な媒体を含んでよい。固定ディスク８２６も、ＣＰＵ８２２に双方向で結合され、追加のデータ記憶容量を提供し、同じく以下に説明する任意のコンピュータ読み取り可能な媒体を含んでよい。固定ディスク８２６は、プログラム、データ、その他を格納するのに使用してよく、通常は、一次記憶装置より低速の二次記憶媒体（ハードディスク等）である。固定ディスク８２６内に保持される情報は、適切である場合には、標準的な方法で、メモリ８２４内に仮想メモリとして組み込んでよいことは理解されよう。リムーバブルディスク８１４は、以下に説明する任意のコンピュータ読み取り可能な媒体の形態を取り得る。
ＣＰＵ８２２は、ディスプレイ８０４、キーボード８１０、マウス８１２、及びスピーカ８３０等の様々な入出力デバイスにも結合される。一般に、入出力デバイスは、ビデオディスプレイ、トラックボール、マウス、キーボード、マイクロフォン、タッチセンシティブディスプレイ、トランスデューサカードリーダ、磁気又は紙テープリーダ、タブレット、スタイラス、音声又は手書き認識装置、生体認証リーダ、又は他のコンピュータのいずれかにしてよい。ＣＰＵ８２２は、随意的に、ネットワークインタフェース８４０を使用して、別のコンピュータ又は電気通信ネットワークに結合され得る。こうしたネットワークインタフェースにより、ＣＰＵは、上記の方法工程を実行する過程で、ネットワークから情報を受領すること、或いはネットワークへ情報を出力することが考えられる。さらに、本発明の方法の実施形態は、ＣＰＵ８２２単独で実行し得るものであり、或いは、処理の一部を共有するリモートＣＰＵと連動して、インターネット等のネットワーク上で実行し得る。
加えて、本発明の実施形態は、さらに、様々なコンピュータ実施動作を実行するためにコンピュータコードを有するコンピュータ読み取り可能な媒体を備えたコンピュータストレージ製品に関する。媒体及びコンピュータコードは、本発明のために特別に設計及び構築されたものにしてよく、或いは、コンピュータソフトウェア技術に関する当業者に周知であり利用可能な種類のものにしてよい。コンピュータ読み取り可能な媒体の例には、一部として、ハードディスク、フレキシブルディスク、及び磁気テープといった磁気媒体と、ＣＤ−ＲＯＭ及びホログラフィックデバイスといった光学媒体と、フロプティカルディスク等の光磁気媒体と、特定用途向け集積回路（ＡＳＩＣ）、プログラム可能論理デバイス（ＰＬＤ）、及びＲＯＭ及びＲＡＭデバイスといった、プログラムコードを格納及び実行するために特別に構成されたハードウェアデバイスとが含まれる。コンピュータコードの例には、コンパイラによって生成されるようなマシンコードと、インタプリタを使用してコンピュータで実行される高レベルコードを含むファイルとが含まれる。コンピュータ読み取り可能な媒体は、搬送波に埋め込まれたコンピュータデータ信号によって送信され、プロセッサによって実行可能な命令のシーケンスを表すコンピュータコードにしてもよい。
フォトレジストのトリミングは、処理チャンバ５００内、或いは基板を処理チャンバ５００内に配置する前に達成してよい。好適なトリミング処理の実施形態では（工程４０４）、フォトレジストをトリミングするために、ＨＢｒ、Ｏ2、及びＣＨＦ3が処理チャンバ内に提供される。この例において、トリミングガスは、３０ｓｃｃｍのＨＢｒと、３０ｓｃｃｍのＯ2と、４０ｓｃｃｍのＣＨＦ3とである。処理チャンバ内の圧力は、５ｍＴｏｒｒである。処理チャンバに供給されるＴＣＰ電力は、２５０ワットである。バイアス電圧は７０ボルトである。静電チャックには、８Ｔｏｒｒのヘリウム背面圧力を提供する。６０℃の静電チャック温度を提供した。この工程を４４秒間維持した。この好適な実施形態は、フォトレジストのトリミングの改善をもたらした。
次にＢＡＲＣ層が開口される。従来のＢＡＲＣ開口工程を使用してよい。ＢＡＲＣのエッチングは、処理チャンバ５００内、或いは基板を処理チャンバ５００内に配置する前に達成してよい。こうしたＢＡＲＣ開口処理（工程４０８）では、ＢＡＲＣのエッチングにＣｌ2、Ｏ2、及びＨｅを使用してよい。
ブレークスル工程（工程４１２）では、Ｎ2と、ＳＦ6と、ＣＨＦ3及びＣＨ2Ｆ2の少なくとも一方と、を含むエッチャントガスを提供する。この例において、エッチャントガスは、１００ｓｃｃｍのＣＨＦ3と、５０ｓｃｃｍのＮ2と、２０ｓｃｃｍのＳＦ6とである。処理チャンバ内の圧力は、５ｍＴｏｒｒである。処理チャンバに供給されるＴＣＰ電力は、２７５ワットである。バイアス電圧は１３５ボルトである。静電チャックには、８Ｔｏｒｒのヘリウム背面圧力を提供する。６０℃の静電チャック温度を提供した。この工程を２３秒間維持した。
第一のメインエッチング工程（工程４１６）では、Ｃｌ2、ＨＢｒ、Ｏ2、及びＣＦ4の少なくとも一つを含むエッチャントガスを提供する。この例において、エッチャントガスは、５０ｓｃｃｍのＣｌ2と、２５０ｓｃｃｍのＨＢｒと、５０ｓｃｃｍのＣＦ4と、５ｓｃｃｍのＯ2とである。処理チャンバ内の圧力は、１０ｍＴｏｒｒである。処理チャンバに供給されるＴＣＰ電力は、６００ワットである。バイアス電圧は１２５ボルトである。８Ｔｏｒｒのヘリウム背面圧力を提供する。６０℃の静電チャック温度を提供した。この工程を１７秒間維持した。
第二のメインエッチング工程（工程４２０）では、ＨＢｒと、不活性希釈剤と、Ｏ2及びＮ2の少なくとも一方とを含むエッチャントガスを提供する。この例において、エッチャントガスは、１８０ｓｃｃｍのＨＢｒと、５ｓｃｃｍのＯ2とである。処理チャンバ内の圧力は、６ｍＴｏｒｒである。処理チャンバに供給されるＴＣＰ電力は、３５０ワットである。バイアス電圧は６５ボルトである。８Ｔｏｒｒのヘリウム背面圧力を提供する。６０℃の静電チャック温度を提供した。この工程を１４秒間維持した。
オーバエッチング工程（工程４２４）は、ＳｉＧｅエッチングでもあり、ＨＢｒと、不活性希釈剤と、Ｏ2及びＮ2の少なくとも一方とを含むエッチャントガスを提供する。この例において、エッチャントガスは、１３３ｓｃｃｍのＨＢｒと、２ｓｃｃｍのＯ2とである。処理チャンバ内の圧力は、８０ｍＴｏｒｒである。処理チャンバに供給されるＴＣＰ電力は、５００ワットである。バイアス電圧は２１０ボルトである。８Ｔｏｒｒのヘリウム背面圧力を提供する。３０℃の静電チャック温度を提供した。この工程を７２秒間維持した。低い処理温度のため、ＳｉＧｅエッチング工程は、非常に堅牢であり、ＳｉＧｅ層の横方向の攻撃なしで、工程時間を延長できる。ヘリウム等の不活性ガスをエッチャントガスに追加してもよい。この例では、２６７ｓｃｃｍのＨｅが追加される。本発明の装置のヒータ及びクーラは、工程間で基板温度を６０℃から３０℃へ変更可能な、所望の温度制御を提供できる。ヒータ及びクーラは、温度を迅速に変化させる能力を提供する。
この例は、ウェーハ全体で均一なエッチングを提供することが分かっている。
その他の実施例
表１は、ブレークスルエッチングに対する好適な範囲、さらに好適な範囲、及び最も好適な範囲を提供する。
Figure 0004777337
表２は、第一のメインエッチングに対する好適な範囲、さらに好適な範囲、及び最も好適な範囲を提供する。
Figure 0004777337
表３は、第二のメインエッチングに対する好適な範囲、さらに好適な範囲、及び最も好適な範囲を提供する。
Figure 0004777337
Ｏ2の代わりにＮ2を使用する場合、Ｎ2は、上記の例におけるＯ2と同じ流量及び流量比を有する。さらに、窒素を酸素に加えて、同じ量で使用できる。
表４は、ＳｉＧｅ及びシリコンシード層をエッチング（ＳｉＧｅエッチング）するポリシリコンのオーバエッチングに対する好適な範囲、さらに好適な範囲、及び最も好適な範囲を提供する。
Figure 0004777337
Ｏ2の代わりにＮ2を使用する場合、Ｎ2は、上記の例におけるＯ2と同じ流量及び流量比を有する。さらに、窒素を酸素に加えて、同じ量で使用できる。
上記の例において、エッチングガスは、基本的には、指定された成分ガスで構成される。その他の実施形態では、その他の成分ガス、或いは追加の成分ガスを使用してよい。
別の例では、圧力５ｍＴｏｒｒ、ＴＣＰ電力３００ワット、バイアス５３ボルト、チャック温度６０℃のブレークスルレシピにより、ＣＨ2Ｆ2、ＳＦ6、及びＮ2のブレークスルガス混合物を使用できた。一例において、ブレークスルガス混合物は、３０ｓｃｃｍのＣＨ2Ｆ2と、２０ｓｃｃｍのＳＦ6と、５０ｓｃｃｍのＮ2とを含み、３７秒間維持した。別の例において、ブレークスルガス混合物は、４０ｓｃｃｍのＣＨ2Ｆ2と、２０ｓｃｃｍのＳＦ6と、５０ｓｃｃｍのＮ2とを含み、５２秒間維持した。こうしたレシピは良好な結果を提供したが、ＣＨ2Ｆ2を使用した時の処理ウィンドウは、ＣＨ3Ｆを使用した時の処理ウィンドウと比べて小さくなると思われることが分かった。ＴＣＰ電力を少なくとも６００ワットまで増加させることで、ネッキングの低減に役立つことが分かった。
６０℃での実験により、ＳｉＧｅエッチング中にＨＢｒ／Ｈｅ比を低下させることで、ＳｉＧｅ層のボーイングが減少するが、シリコンシード層に小さなフットが生じ得ることが分かった。さらに、ＳｉＧｅエッチング工程を延長することで、ＳｉＧｅプロファイルのボーイングが増加することが分かった。
ＳｉＧｅエッチング工程中に、基板温度を４０℃未満、好ましくは約３０℃にすることで、シードシリコン層、ポリシリコン層、及びＳｉＧｅ層のそれぞれがほぼ同じエッチング特性を有するエッチングが生じることが分かった。基板温度の低下は、非常に堅牢な処理を提供し、パラメータの僅かな変化により、アンダカット又はボーイング、或いはフッタの形成は大幅に増加しなくなる。したがって、ＳｉＧｅエッチング中の温度低減により、エッチング特徴部の垂直プロファイルに影響を与えることなく、処理パラメータのある程度の変動が可能となる。基板を３０℃に維持することは、冷却器５５２により冷却液を２０℃にすることで達成し得る。冷却液は、下部電極５０８を通過して、下部電極を２０℃に冷却し、下部電極は基板３０８を２０℃に冷却する。その後、ヒータ５６０を使用して、基板を３０℃に加熱する。
本発明の他の実施形態では、第一のメインエッチングをブレークスルエッチングに置き換えるため、ブレークスルエッチングが延長され、第一のメインエッチングが除去される。
他の実施形態では、さらに堅牢な結果を得るために、第二のメインエッチングを４０℃未満の温度で実行してよい。本発明のエッチングは、エッチングの停止を発生されることなく、アンダカットを防止するのに十分なパッシベーションも提供する。別の例では、第二のメインエッチング中に少量のＣｌ2を提供し、第二のエッチング中に形成される任意のフットを除去又は低減する。
本発明のエッチングは、さらに、ラインエッジの粗さの低減をもたらすことが分かった。本発明は、トリミング工程中、側壁の粗さを低減するパッシベーションを増やすことができると考えられる。
本発明の他の実施形態では、ポリシリコンのオーバエッチングとしてではなく、本発明のＳｉＧｅエッチングを単独で提供してよい。
理解を容易にするため、図７Ａ乃至７Ｄは、様々な処理を使用してエッチングされた様々なプロファイルの概略図であり、図７Ａ乃至７Ｃは、従来技術の処理を使用してエッチングしたプロファイルの概略図であり、図７Ｄは、本発明を使用してエッチングしたプロファイルの概略図である。図７Ａは、基板７８０上のゲート酸化層上のスタックの概略図であり、スタックは、シリコンシード層７１２と、ＳｉＧｅ層７１６と、ドープ及び非ドープ領域を有するポリシリコン層７２２とを含む。この例の従来技術のエッチング処理では、ボーイングのあるＳｉＧｅ部分７２２とシードシリコンのフット７２４とが形成される。この例において、ボーイング及びフットの組み合わせは、何らかのＣＤの増加を形成しない。図７Ｂは、小さなボーイングを有するＳｉＧｅ部分７３２と大きなシードシリコンのフット７３４とを形成する、従来技術のエッチングによるスタックの概略図であり、ボーイング及びフットの組み合わせは、ＣＤの増加を発生させる。図７Ｃは、垂直なＳｉＧｅ部分とシードシリコンのフット７４４とを形成する、従来技術のエッチングによるスタックの概略図であり、フットがＣＤの増加を発生させる。図７Ｄは、垂直なＳｉＧｅ層及びシードシリコンエッチングを形成する、本発明を使用したエッチングによるスタックの概略図である。
以上、本発明について幾つかの好適な実施形態により説明してきたが、本発明の範囲に含まれる変更、置換、及び等価物が存在する。さらに、本発明の方法及び装置を実施する数多くの代替方法が存在することにも留意されたい。したがって、添付特許請求の範囲は、本発明の本来の趣旨及び範囲に入るこうした全ての変更、置換、及び等価物を含むと解釈されるべきである。
ゲート電極として使用し得るエッチングスタックを形成するための高レベルフローチャートである。 積層スタックの形成のさらに詳細なフローチャートである。 基板上に形成されたゲート酸化層３０４を有する膜スタックの模式断面図である。 基板上に形成されたゲート酸化層３０４を有する膜スタックの模式断面図である。 積層スタックのエッチングのさらに詳細なフローチャートである。 本発明の好適な実施形態において使用し得る処理チャンバの概略図である。 コントローラを実施するのに適したコンピュータシステムを示す図である。 コントローラを実施するのに適したコンピュータシステムを示す図である。 エッチング膜スタックの概略図である。 エッチング膜スタックの概略図である。 エッチング膜スタックの概略図である。 エッチング膜スタックの概略図である。
符号の説明
３０４…ゲート酸化層
３０８…基板
３１２…シリコンシード層
３２０…デュアルドープポリシリコン層
３２２…非ドープ領域
３２４…非ドープポリシリコン層
３２８…ドープ領域
３３６…フォトレジストマスク
５００…処理チャンバ
５００…プラズマ処理チャンバ
５０４…誘導コイル
５０８…下部電極
５１０…ガスソース
５２０…排出ポンプ
５２８…チャンバ上部
５２８…リアクタ上部
５３５…コントローラ
５４０…プラズマ容積
５４３…ガス入口
５５２…チャンバ壁
５５２…冷却器
５５６…流体送給デバイス
５６０…ヒータ
６０４…ゲート酸化層
７１２…シリコンシード層
７２２…ポリシリコン層
７８０…基板
８００…コンピュータシステム
８０２…モニタ
８０４…ディスプレイ
８０６…筐体
８０８…ディスクドライブ
８１０…キーボード
８１２…マウス
８１４…ディスク
８１４…リムーバブルディスク
８２０…システムバス
８２２…ＣＰＵ
８２４…メモリ
８２６…固定ディスク
８３０…スピーカ
８４０…ネットワークインタフェース

Claims (11)

  1. 処理チャンバ内で、基板上に少なくとも一つのシリコンゲルマニウム層と前記シリコンゲルマニウム層上のポリシリコン層とを有するスタックをエッチングする方法であって、
    前記ポリシリコン層は、少なくとも一つのドープ領域と少なくとも一つの非ドープ領域とを含み、
    前記方法は、
    前記シリコンゲルマニウム層上のポリシリコン層にブレークスルーエッチングを提供して、前記少なくとも一つのドープ領域と前記少なくとも一つの非ドープ領域とを同時にエッチングする工程と、
    前記ブレークスルーエッチングの後にポリシリコンメインエッチングを提供する工程と、
    前記ポリシリコンメインエッチングの後にシリコンゲルマニウムエッチングを提供する工程と、
    を備え、
    前記ブレークスルーエッチングを提供する工程は、
    ＣＨＦ 3 とＣＨ 2 Ｆ 2 の少なくとも一方と、Ｎ 2 と、ＳＦ 6 と、を含む前記エッチャントガスを前記処理チャンバ内に提供する工程と、
    前記ポリシリコン層の前記少なくとも一つのドープ領域と前記少なくとも一つの非ドープ領域とを同時にエッチングするために、前記エッチャントガスをプラズマに転換する工程と、
    を含み、
    前記ポリシリコンメインエッチングを提供する工程は、
    Ｃｌ 2 、ＨＢｒ、Ｏ 2 、及びＣＦ 4 の少なくとも一つを含むエッチャントガスを提供する工程と、
    前記シリコンゲルマニウム層に至るまで前記ポリシリコン層をエッチングするために、前記エッチャントガスをプラズマに転換する工程と、
    を含み、
    前記シリコンゲルマニウムエッチングを提供する工程は、
    Ｏ2とＮ2の少なくとも一方と、ＨＢｒと、不活性希釈剤と、を含むエッチャントガスを前記処理チャンバ内に提供する工程と、
    ４０℃未満の温度に前記基板を冷却する工程と、
    前記シリコンゲルマニウム層をエッチングするために、前記エッチャントガスをプラズマに転換する工程と、
    を含む、エッチング方法。
  2. 請求項１記載のエッチング方法であって、
    前記シリコンゲルマニウム層及び前記ポリシリコン層を前記エッチングする工程は、垂直なプロファイルを提供するエッチング方法。
  3. 請求項１又は２に記載のエッチング方法であって、
    前記スタックは、さらに、前記シリコンゲルマニウム層下にシードシリコン層を備え、
    前記シリコンゲルマニウムエッチングは、前記シードシリコン層をエッチングするエッチング方法。
  4. 請求項３記載のエッチング方法であって、
    前記シードシリコン層及びシリコンゲルマニウム層の合計厚さは、１０乃至５０ナノメートルであるエッチング方法。
  5. 請求項１ないし４のいずれかに記載のエッチング方法であって、さらに、
    前記スタック上にフォトレジストマスクを提供する工程を備えるエッチング方法。
  6. 請求項５記載のエッチング方法であって、
    前記フォトレジストマスクは、１９３ｎｍ世代以降の世代のフォトレジストであるエッチング方法。
  7. 請求項３記載のエッチング方法であって、
    前記シードシリコン層及びシリコンゲルマニウム層の合計厚さは、前記ポリシリコン層の厚さの半分未満であるエッチング方法。
  8. 少なくとも一つのドープ領域と少なくとも一つの非ドープ領域とを有する、基板上のポリシリコン層をエッチングする方法であって、
    処理チャンバ内に前記基板を配置する工程と、
    ＣＨＦ3とＣＨ2Ｆ2の少なくとも一方と、Ｎ2と、ＳＦ6と、を含むエッチャントガスを前記処理チャンバ内に提供する工程と、
    前記ポリシリコン層の前記少なくとも一つのドープ領域と前記少なくとも一つの非ドープ領域とを同時にエッチングするために、前記エッチャントガスをプラズマに転換する工程と、
    ポリシリコンメインエッチングを提供する工程と、
    を備え、
    前記ポリシリコンメインエッチングを提供する工程は、
    Ｃｌ 2 、ＨＢｒ、Ｏ 2 、及びＣＦ 4 の少なくとも一つを含むエッチャントガスを提供する工程と、
    前記ポリシリコン層をエッチングするために、前記エッチャントガスをプラズマに転換する工程と、
    を含む、エッチング方法。
  9. 請求項８記載のエッチング方法であって、さらに、
    前記スタック上にフォトレジストマスクを提供する工程を備えるエッチング方法。
  10. 請求項９記載のエッチング方法であって、
    前記フォトレジストマスクは、１９３ｎｍ世代以降の世代のフォトレジストであるエッチング方法。
  11. 基板上に少なくとも一つのシリコンゲルマニウム層と前記シリコンゲルマニウム層上のポリシリコン層とを有するスタックをエッチングする装置であって、
    処理チャンバと、
    ガスソースと、
    励起ソースと、
    前記基板の温度を制御するための温度制御デバイスと、
    コントローラと、を備え、
    前記ポリシリコン層は、少なくとも一つのドープ領域と少なくとも一つの非ドープ領域とを含み、
    前記コントローラは、
    前記シリコンゲルマニウム層上のポリシリコン層にブレークスルーエッチングを提供して、前記少なくとも一つのドープ領域と前記少なくとも一つの非ドープ領域とを同時にエッチングするコンピュータ読み取り可能なコードと、
    前記ブレークスルーエッチングの後にポリシリコンメインエッチングを提供するコンピュータ読み取り可能なコードと、
    前記ポリシリコンメインエッチングの後にシリコンゲルマニウムエッチングを提供するコンピュータ読み取り可能なコードと、
    を格納するコンピュータ読み取り可能な媒体を備え、
    前記ブレークスルーエッチングを提供するためのコンピュータ読み取り可能なコードは、
    ＣＨＦ 3 とＣＨ 2 Ｆ 2 の少なくとも一方と、Ｎ 2 と、ＳＦ 6 と、を含む前記エッチャントガスを前記ガスソースから前記処理チャンバ内に提供するコンピュータ読み取り可能なコードと、
    前記ポリシリコン層の前記少なくとも一つのドープ領域と前記少なくとも一つの非ドープ領域とを同時にエッチングするために、前記励起ソースを用いて前記エッチャントガスをプラズマに転換するコンピュータ読み取り可能なコードと、
    を含み、
    前記ポリシリコンメインエッチングを提供するコンピュータ読み取り可能なコードは、
    Ｃｌ 2 、ＨＢｒ、Ｏ 2 、及びＣＦ 4 の少なくとも一つを含むエッチャントガスを前記ガスソースから前記処理チャンバ内に提供するコンピュータ読み取り可能なコードと、
    前記シリコンゲルマニウム層に至るまで前記ポリシリコン層をエッチングするために、前記励起ソースを用いて前記エッチャントガスをプラズマに転換するコンピュータ読み取り可能なコードと、
    を含み、
    前記シリコンゲルマニウムエッチングを提供するコンピュータ読み取り可能なコードは、
    Ｏ2とＮ2の少なくとも一方と、ＨＢｒと、不活性希釈剤と、を含むエッチャントガスを、前記ガスソースから前記処理チャンバへ提供するためのコンピュータ読み取り可能なコードと、
    前記基板を４０℃未満の温度に冷却するためのコンピュータ読み取り可能なコードと、
    前記励起ソースを使用して、前記エッチャントガスをプラズマに転換し、前記シリコンゲルマニウム層をエッチングするためのコンピュータ読み取り可能なコードと、
    を含む、エッチング装置。
JP2007503962A 2004-03-17 2005-03-08 エッチング方法及び装置 Expired - Fee Related JP4777337B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/803,342 2004-03-17
US10/803,342 US7682985B2 (en) 2004-03-17 2004-03-17 Dual doped polysilicon and silicon germanium etch
PCT/US2005/007750 WO2005091338A2 (en) 2004-03-17 2005-03-08 Dual doped polysilicon and silicon germanium etch

Publications (3)

Publication Number Publication Date
JP2007529904A JP2007529904A (ja) 2007-10-25
JP2007529904A5 JP2007529904A5 (ja) 2008-04-24
JP4777337B2 true JP4777337B2 (ja) 2011-09-21

Family

ID=34963139

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007503962A Expired - Fee Related JP4777337B2 (ja) 2004-03-17 2005-03-08 エッチング方法及び装置

Country Status (6)

Country Link
US (1) US7682985B2 (ja)
JP (1) JP4777337B2 (ja)
KR (1) KR101191699B1 (ja)
CN (1) CN100530566C (ja)
TW (1) TWI456650B (ja)
WO (1) WO2005091338A2 (ja)

Families Citing this family (144)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7985688B2 (en) * 2005-12-16 2011-07-26 Lam Research Corporation Notch stop pulsing process for plasma processing system
US7351664B2 (en) * 2006-05-30 2008-04-01 Lam Research Corporation Methods for minimizing mask undercuts and notches for plasma processing system
US7851369B2 (en) * 2006-06-05 2010-12-14 Lam Research Corporation Hardmask trim method
JP5119696B2 (ja) * 2007-03-20 2013-01-16 富士通セミコンダクター株式会社 半導体装置の製造方法
US8709951B2 (en) * 2007-07-19 2014-04-29 Texas Instruments Incorporated Implementing state-of-the-art gate transistor, sidewall profile/angle control by tuning gate etch process recipe parameters
US9059116B2 (en) 2007-11-29 2015-06-16 Lam Research Corporation Etch with pulsed bias
US8865553B2 (en) * 2009-09-30 2014-10-21 X-Fab Semiconductor Foundries Ag Semiconductor component with a window opening as an interface for ambient coupling
US9324576B2 (en) 2010-05-27 2016-04-26 Applied Materials, Inc. Selective etch for silicon films
WO2012039932A2 (en) * 2010-09-21 2012-03-29 Applied Materials, Inc. Methods for forming layers on a substrate
US10283321B2 (en) 2011-01-18 2019-05-07 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
JP5719648B2 (ja) * 2011-03-14 2015-05-20 東京エレクトロン株式会社 エッチング方法、およびエッチング装置
US8999856B2 (en) 2011-03-14 2015-04-07 Applied Materials, Inc. Methods for etch of sin films
US9064815B2 (en) 2011-03-14 2015-06-23 Applied Materials, Inc. Methods for etch of metal and metal-oxide films
US8808563B2 (en) 2011-10-07 2014-08-19 Applied Materials, Inc. Selective etch of silicon by way of metastable hydrogen termination
US8906248B2 (en) 2011-12-13 2014-12-09 Lam Research Corporation Silicon on insulator etch
US9267739B2 (en) 2012-07-18 2016-02-23 Applied Materials, Inc. Pedestal with multi-zone temperature control and multiple purge capabilities
US9373517B2 (en) 2012-08-02 2016-06-21 Applied Materials, Inc. Semiconductor processing with DC assisted RF power for improved control
US9034770B2 (en) 2012-09-17 2015-05-19 Applied Materials, Inc. Differential silicon oxide etch
US9023734B2 (en) 2012-09-18 2015-05-05 Applied Materials, Inc. Radical-component oxide etch
US9390937B2 (en) 2012-09-20 2016-07-12 Applied Materials, Inc. Silicon-carbon-nitride selective etch
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
CN103779278A (zh) * 2012-10-22 2014-05-07 中芯国际集成电路制造(上海)有限公司 Cmos管的形成方法
US8969212B2 (en) 2012-11-20 2015-03-03 Applied Materials, Inc. Dry-etch selectivity
US8980763B2 (en) 2012-11-30 2015-03-17 Applied Materials, Inc. Dry-etch for selective tungsten removal
US9111877B2 (en) 2012-12-18 2015-08-18 Applied Materials, Inc. Non-local plasma oxide etch
US8921234B2 (en) 2012-12-21 2014-12-30 Applied Materials, Inc. Selective titanium nitride etching
US9305797B2 (en) * 2013-01-17 2016-04-05 Applied Materials, Inc. Polysilicon over-etch using hydrogen diluted plasma for three-dimensional gate etch
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US9362130B2 (en) 2013-03-01 2016-06-07 Applied Materials, Inc. Enhanced etching processes using remote plasma sources
US9040422B2 (en) 2013-03-05 2015-05-26 Applied Materials, Inc. Selective titanium nitride removal
US20140271097A1 (en) 2013-03-15 2014-09-18 Applied Materials, Inc. Processing systems and methods for halide scavenging
US9493879B2 (en) 2013-07-12 2016-11-15 Applied Materials, Inc. Selective sputtering for pattern transfer
US9773648B2 (en) 2013-08-30 2017-09-26 Applied Materials, Inc. Dual discharge modes operation for remote plasma
US9236265B2 (en) * 2013-11-04 2016-01-12 Applied Materials, Inc. Silicon germanium processing
US9576809B2 (en) 2013-11-04 2017-02-21 Applied Materials, Inc. Etch suppression with germanium
US9520303B2 (en) 2013-11-12 2016-12-13 Applied Materials, Inc. Aluminum selective etch
CN104658896B (zh) * 2013-11-19 2017-12-29 中芯国际集成电路制造(上海)有限公司 蚀刻方法、半导体器件
US9245762B2 (en) 2013-12-02 2016-01-26 Applied Materials, Inc. Procedure for etch rate consistency
US9287095B2 (en) 2013-12-17 2016-03-15 Applied Materials, Inc. Semiconductor system assemblies and methods of operation
US9287134B2 (en) 2014-01-17 2016-03-15 Applied Materials, Inc. Titanium oxide etch
US9396989B2 (en) 2014-01-27 2016-07-19 Applied Materials, Inc. Air gaps between copper lines
US9293568B2 (en) 2014-01-27 2016-03-22 Applied Materials, Inc. Method of fin patterning
US9385028B2 (en) 2014-02-03 2016-07-05 Applied Materials, Inc. Air gap process
US9499898B2 (en) 2014-03-03 2016-11-22 Applied Materials, Inc. Layered thin film heater and method of fabrication
US9299575B2 (en) 2014-03-17 2016-03-29 Applied Materials, Inc. Gas-phase tungsten etch
US9299537B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9903020B2 (en) 2014-03-31 2018-02-27 Applied Materials, Inc. Generation of compact alumina passivation layers on aluminum plasma equipment components
US9269590B2 (en) 2014-04-07 2016-02-23 Applied Materials, Inc. Spacer formation
US9309598B2 (en) 2014-05-28 2016-04-12 Applied Materials, Inc. Oxide and metal removal
US9406523B2 (en) 2014-06-19 2016-08-02 Applied Materials, Inc. Highly selective doped oxide removal method
US9378969B2 (en) 2014-06-19 2016-06-28 Applied Materials, Inc. Low temperature gas-phase carbon removal
US20150371889A1 (en) * 2014-06-20 2015-12-24 Applied Materials, Inc. Methods for shallow trench isolation formation in a silicon germanium layer
US9425058B2 (en) 2014-07-24 2016-08-23 Applied Materials, Inc. Simplified litho-etch-litho-etch process
US9496167B2 (en) 2014-07-31 2016-11-15 Applied Materials, Inc. Integrated bit-line airgap formation and gate stack post clean
US9378978B2 (en) 2014-07-31 2016-06-28 Applied Materials, Inc. Integrated oxide recess and floating gate fin trimming
US9659753B2 (en) 2014-08-07 2017-05-23 Applied Materials, Inc. Grooved insulator to reduce leakage current
US9553102B2 (en) 2014-08-19 2017-01-24 Applied Materials, Inc. Tungsten separation
US9355856B2 (en) 2014-09-12 2016-05-31 Applied Materials, Inc. V trench dry etch
US9478434B2 (en) 2014-09-24 2016-10-25 Applied Materials, Inc. Chlorine-based hardmask removal
US9368364B2 (en) 2014-09-24 2016-06-14 Applied Materials, Inc. Silicon etch process with tunable selectivity to SiO2 and other materials
US9613822B2 (en) 2014-09-25 2017-04-04 Applied Materials, Inc. Oxide etch selectivity enhancement
US9966240B2 (en) 2014-10-14 2018-05-08 Applied Materials, Inc. Systems and methods for internal surface conditioning assessment in plasma processing equipment
US9355922B2 (en) 2014-10-14 2016-05-31 Applied Materials, Inc. Systems and methods for internal surface conditioning in plasma processing equipment
US11637002B2 (en) 2014-11-26 2023-04-25 Applied Materials, Inc. Methods and systems to enhance process uniformity
US9299583B1 (en) 2014-12-05 2016-03-29 Applied Materials, Inc. Aluminum oxide selective etch
US10573496B2 (en) 2014-12-09 2020-02-25 Applied Materials, Inc. Direct outlet toroidal plasma source
US10224210B2 (en) 2014-12-09 2019-03-05 Applied Materials, Inc. Plasma processing system with direct outlet toroidal plasma source
US9502258B2 (en) 2014-12-23 2016-11-22 Applied Materials, Inc. Anisotropic gap etch
US9343272B1 (en) 2015-01-08 2016-05-17 Applied Materials, Inc. Self-aligned process
US11257693B2 (en) 2015-01-09 2022-02-22 Applied Materials, Inc. Methods and systems to improve pedestal temperature control
US9373522B1 (en) 2015-01-22 2016-06-21 Applied Mateials, Inc. Titanium nitride removal
US9449846B2 (en) 2015-01-28 2016-09-20 Applied Materials, Inc. Vertical gate separation
US9728437B2 (en) 2015-02-03 2017-08-08 Applied Materials, Inc. High temperature chuck for plasma processing systems
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
US9881805B2 (en) 2015-03-02 2018-01-30 Applied Materials, Inc. Silicon selective removal
US9691645B2 (en) 2015-08-06 2017-06-27 Applied Materials, Inc. Bolted wafer chuck thermal management systems and methods for wafer processing systems
US9741593B2 (en) 2015-08-06 2017-08-22 Applied Materials, Inc. Thermal management systems and methods for wafer processing systems
US9349605B1 (en) 2015-08-07 2016-05-24 Applied Materials, Inc. Oxide etch selectivity systems and methods
US10504700B2 (en) 2015-08-27 2019-12-10 Applied Materials, Inc. Plasma etching systems and methods with secondary plasma injection
US10985078B2 (en) * 2015-11-06 2021-04-20 Lam Research Corporation Sensor and adjuster for a consumable
US10522371B2 (en) 2016-05-19 2019-12-31 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10504754B2 (en) 2016-05-19 2019-12-10 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US9865484B1 (en) 2016-06-29 2018-01-09 Applied Materials, Inc. Selective etch using material modification and RF pulsing
US10062575B2 (en) 2016-09-09 2018-08-28 Applied Materials, Inc. Poly directional etch by oxidation
US10629473B2 (en) 2016-09-09 2020-04-21 Applied Materials, Inc. Footing removal for nitride spacer
US9934942B1 (en) 2016-10-04 2018-04-03 Applied Materials, Inc. Chamber with flow-through source
US10546729B2 (en) 2016-10-04 2020-01-28 Applied Materials, Inc. Dual-channel showerhead with improved profile
US10062585B2 (en) 2016-10-04 2018-08-28 Applied Materials, Inc. Oxygen compatible plasma source
US9721789B1 (en) 2016-10-04 2017-08-01 Applied Materials, Inc. Saving ion-damaged spacers
US10062579B2 (en) 2016-10-07 2018-08-28 Applied Materials, Inc. Selective SiN lateral recess
US9947549B1 (en) 2016-10-10 2018-04-17 Applied Materials, Inc. Cobalt-containing material removal
US9768034B1 (en) 2016-11-11 2017-09-19 Applied Materials, Inc. Removal methods for high aspect ratio structures
US10163696B2 (en) 2016-11-11 2018-12-25 Applied Materials, Inc. Selective cobalt removal for bottom up gapfill
US10026621B2 (en) 2016-11-14 2018-07-17 Applied Materials, Inc. SiN spacer profile patterning
US10242908B2 (en) 2016-11-14 2019-03-26 Applied Materials, Inc. Airgap formation with damage-free copper
US10566206B2 (en) 2016-12-27 2020-02-18 Applied Materials, Inc. Systems and methods for anisotropic material breakthrough
US10431429B2 (en) 2017-02-03 2019-10-01 Applied Materials, Inc. Systems and methods for radial and azimuthal control of plasma uniformity
US10403507B2 (en) 2017-02-03 2019-09-03 Applied Materials, Inc. Shaped etch profile with oxidation
US10043684B1 (en) 2017-02-06 2018-08-07 Applied Materials, Inc. Self-limiting atomic thermal etching systems and methods
US10319739B2 (en) 2017-02-08 2019-06-11 Applied Materials, Inc. Accommodating imperfectly aligned memory holes
US10943834B2 (en) 2017-03-13 2021-03-09 Applied Materials, Inc. Replacement contact process
US10319649B2 (en) 2017-04-11 2019-06-11 Applied Materials, Inc. Optical emission spectroscopy (OES) for remote plasma monitoring
US11276559B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Semiconductor processing chamber for multiple precursor flow
US11276590B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Multi-zone semiconductor substrate supports
US10049891B1 (en) 2017-05-31 2018-08-14 Applied Materials, Inc. Selective in situ cobalt residue removal
US10497579B2 (en) 2017-05-31 2019-12-03 Applied Materials, Inc. Water-free etching methods
US10920320B2 (en) 2017-06-16 2021-02-16 Applied Materials, Inc. Plasma health determination in semiconductor substrate processing reactors
US10541246B2 (en) 2017-06-26 2020-01-21 Applied Materials, Inc. 3D flash memory cells which discourage cross-cell electrical tunneling
US10727080B2 (en) 2017-07-07 2020-07-28 Applied Materials, Inc. Tantalum-containing material removal
US10541184B2 (en) 2017-07-11 2020-01-21 Applied Materials, Inc. Optical emission spectroscopic techniques for monitoring etching
US10354889B2 (en) 2017-07-17 2019-07-16 Applied Materials, Inc. Non-halogen etching of silicon-containing materials
US10043674B1 (en) 2017-08-04 2018-08-07 Applied Materials, Inc. Germanium etching systems and methods
US10170336B1 (en) 2017-08-04 2019-01-01 Applied Materials, Inc. Methods for anisotropic control of selective silicon removal
US10297458B2 (en) 2017-08-07 2019-05-21 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
US10283324B1 (en) 2017-10-24 2019-05-07 Applied Materials, Inc. Oxygen treatment for nitride etching
US10128086B1 (en) 2017-10-24 2018-11-13 Applied Materials, Inc. Silicon pretreatment for nitride removal
US10256112B1 (en) 2017-12-08 2019-04-09 Applied Materials, Inc. Selective tungsten removal
US10903054B2 (en) 2017-12-19 2021-01-26 Applied Materials, Inc. Multi-zone gas distribution systems and methods
US11328909B2 (en) 2017-12-22 2022-05-10 Applied Materials, Inc. Chamber conditioning and removal processes
US10854426B2 (en) 2018-01-08 2020-12-01 Applied Materials, Inc. Metal recess for semiconductor structures
US10679870B2 (en) 2018-02-15 2020-06-09 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus
US10964512B2 (en) 2018-02-15 2021-03-30 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus and methods
TWI716818B (zh) 2018-02-28 2021-01-21 美商應用材料股份有限公司 形成氣隙的系統及方法
US10593560B2 (en) 2018-03-01 2020-03-17 Applied Materials, Inc. Magnetic induction plasma source for semiconductor processes and equipment
US10319600B1 (en) 2018-03-12 2019-06-11 Applied Materials, Inc. Thermal silicon etch
US10497573B2 (en) 2018-03-13 2019-12-03 Applied Materials, Inc. Selective atomic layer etching of semiconductor materials
US10573527B2 (en) 2018-04-06 2020-02-25 Applied Materials, Inc. Gas-phase selective etching systems and methods
US10490406B2 (en) 2018-04-10 2019-11-26 Appled Materials, Inc. Systems and methods for material breakthrough
US10699879B2 (en) 2018-04-17 2020-06-30 Applied Materials, Inc. Two piece electrode assembly with gap for plasma control
US10886137B2 (en) 2018-04-30 2021-01-05 Applied Materials, Inc. Selective nitride removal
US10872778B2 (en) 2018-07-06 2020-12-22 Applied Materials, Inc. Systems and methods utilizing solid-phase etchants
US10755941B2 (en) 2018-07-06 2020-08-25 Applied Materials, Inc. Self-limiting selective etching systems and methods
US20210272814A1 (en) * 2018-07-20 2021-09-02 Lam Research Corporation Selectively etching for nanowires
US10672642B2 (en) 2018-07-24 2020-06-02 Applied Materials, Inc. Systems and methods for pedestal configuration
US11049755B2 (en) 2018-09-14 2021-06-29 Applied Materials, Inc. Semiconductor substrate supports with embedded RF shield
US10892198B2 (en) 2018-09-14 2021-01-12 Applied Materials, Inc. Systems and methods for improved performance in semiconductor processing
US11062887B2 (en) 2018-09-17 2021-07-13 Applied Materials, Inc. High temperature RF heater pedestals
US11417534B2 (en) 2018-09-21 2022-08-16 Applied Materials, Inc. Selective material removal
US11682560B2 (en) 2018-10-11 2023-06-20 Applied Materials, Inc. Systems and methods for hafnium-containing film removal
US11121002B2 (en) 2018-10-24 2021-09-14 Applied Materials, Inc. Systems and methods for etching metals and metal derivatives
US11437242B2 (en) 2018-11-27 2022-09-06 Applied Materials, Inc. Selective removal of silicon-containing materials
US11721527B2 (en) 2019-01-07 2023-08-08 Applied Materials, Inc. Processing chamber mixing systems
US10920319B2 (en) 2019-01-11 2021-02-16 Applied Materials, Inc. Ceramic showerheads with conductive electrodes
KR20210056778A (ko) 2019-11-11 2021-05-20 삼성전자주식회사 집적회로 소자 및 그 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1187708A (ja) * 1997-06-25 1999-03-30 Fr Telecom シリコン−ゲルマニウムゲートを持つトランジスタを得るための方法
JP2001284283A (ja) * 2000-03-30 2001-10-12 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1260365A (en) 1985-05-06 1989-09-26 Lee Chen Anisotropic silicon etching in fluorinated plasma
JPS6313334A (ja) 1986-07-04 1988-01-20 Hitachi Ltd ドライエツチング方法
US4992134A (en) * 1989-11-14 1991-02-12 Advanced Micro Devices, Inc. Dopant-independent polysilicon plasma etch
US5658425A (en) * 1991-10-16 1997-08-19 Lam Research Corporation Method of etching contact openings with reduced removal rate of underlying electrically conductive titanium silicide layer
US5269879A (en) 1991-10-16 1993-12-14 Lam Research Corporation Method of etching vias without sputtering of underlying electrically conductive layer
US6004884A (en) * 1996-02-15 1999-12-21 Lam Research Corporation Methods and apparatus for etching semiconductor wafers
US5908320A (en) * 1996-06-26 1999-06-01 Lam Research Corporation High selectivity BPSG:TiSi2 contact etch process
US5846443A (en) * 1996-07-09 1998-12-08 Lam Research Corporation Methods and apparatus for etching semiconductor wafers and layers thereof
WO1998013880A1 (en) 1996-09-25 1998-04-02 Advanced Micro Devices, Inc. POLY-Si/POLY-SiGe GATE FOR CMOS DEVICES
US6322714B1 (en) 1997-11-12 2001-11-27 Applied Materials Inc. Process for etching silicon-containing material on substrates
US6291356B1 (en) * 1997-12-08 2001-09-18 Applied Materials, Inc. Method for etching silicon oxynitride and dielectric antireflection coatings
US6013582A (en) * 1997-12-08 2000-01-11 Applied Materials, Inc. Method for etching silicon oxynitride and inorganic antireflection coatings
US6632718B1 (en) * 1998-07-15 2003-10-14 Texas Instruments Incorporated Disposable spacer technology for reduced cost CMOS processing
US6232159B1 (en) * 1998-07-22 2001-05-15 Matsushita Electric Industrial Co., Ltd. Method for fabricating compound semiconductor device
US6613682B1 (en) * 1999-10-21 2003-09-02 Applied Materials Inc. Method for in situ removal of a dielectric antireflective coating during a gate etch process
FR2805923B1 (fr) * 2000-03-06 2002-05-24 St Microelectronics Sa Procede de fabrication d'un transistor bipolaire double- polysilicium auto-aligne
US6576507B1 (en) * 2000-11-14 2003-06-10 International Business Machines Corporation Selectively removable filler layer for BiCMOS process
US6559001B2 (en) * 2001-05-30 2003-05-06 International Business Machines Corporation Methods of patterning a multi-layer film stack and forming a lower electrode of a capacitor
US6653237B2 (en) * 2001-06-27 2003-11-25 Applied Materials, Inc. High resist-selectivity etch for silicon trench etch applications
EP1466465B1 (en) * 2001-12-20 2018-01-24 Tekelec Global, Inc. Database driven methods and systems for real time call tracing
US6451647B1 (en) * 2002-03-18 2002-09-17 Advanced Micro Devices, Inc. Integrated plasma etch of gate and gate dielectric and low power plasma post gate etch removal of high-K residual
US6703269B2 (en) * 2002-04-02 2004-03-09 International Business Machines Corporation Method to form gate conductor structures of dual doped polysilicon
KR100446302B1 (ko) * 2002-06-05 2004-08-30 삼성전자주식회사 음의 기울기를 가지는 게이트를 포함하는 반도체 소자 및그 제조방법
US20040018739A1 (en) * 2002-07-26 2004-01-29 Applied Materials, Inc. Methods for etching using building blocks
US20040067631A1 (en) * 2002-10-03 2004-04-08 Haowen Bu Reduction of seed layer roughness for use in forming SiGe gate electrode
US20040152331A1 (en) * 2003-01-31 2004-08-05 Applied Materials, Inc. Process for etching polysilicon gates with good mask selectivity, critical dimension control, and cleanliness
US7060624B2 (en) * 2003-08-13 2006-06-13 International Business Machines Corporation Deep filled vias
US6828187B1 (en) * 2004-01-06 2004-12-07 International Business Machines Corporation Method for uniform reactive ion etching of dual pre-doped polysilicon regions
US7109085B2 (en) * 2005-01-11 2006-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Etching process to avoid polysilicon notching
US7319074B2 (en) * 2005-06-13 2008-01-15 United Microelectronics Corp. Method of defining polysilicon patterns

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1187708A (ja) * 1997-06-25 1999-03-30 Fr Telecom シリコン−ゲルマニウムゲートを持つトランジスタを得るための方法
JP2001284283A (ja) * 2000-03-30 2001-10-12 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置

Also Published As

Publication number Publication date
WO2005091338A2 (en) 2005-09-29
WO2005091338A3 (en) 2005-12-08
CN100530566C (zh) 2009-08-19
KR20060131997A (ko) 2006-12-20
TWI456650B (zh) 2014-10-11
US7682985B2 (en) 2010-03-23
US20050205862A1 (en) 2005-09-22
TW200539345A (en) 2005-12-01
CN1954416A (zh) 2007-04-25
KR101191699B1 (ko) 2012-10-16
JP2007529904A (ja) 2007-10-25

Similar Documents

Publication Publication Date Title
JP4777337B2 (ja) エッチング方法及び装置
TWI493619B (zh) 雙層、三層遮罩臨界尺寸控制
US8124540B2 (en) Hardmask trim method
US20070056925A1 (en) Selective etch of films with high dielectric constant with H2 addition
US7491647B2 (en) Etch with striation control
JP5081917B2 (ja) フッ素除去プロセス
US7682479B2 (en) Fin structure formation
US20070075038A1 (en) Vertical profile fixing
TW200952064A (en) Plasma etching method and computer-readable storage medium
SG183602A1 (en) Wiggling control for pseudo-hardmask
US20100323525A1 (en) Cd bias loading control with arc layer open
US7682979B2 (en) Phase change alloy etch
KR20140021610A (ko) 풀 메탈 게이트 구조를 패터닝하는 방법
US8124538B2 (en) Selective etch of high-k dielectric material
JP2007528610A (ja) ラインエッジラフネス制御
JP7534046B2 (ja) エッチング方法及びプラズマ処理装置
US8668805B2 (en) Line end shortening reduction during etch
WO2005071722A1 (en) Selective etch of films with high dielectric constant
JPH11204533A (ja) 半導体素子の多層膜の乾式エッチング方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080305

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080305

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110127

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110208

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110420

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110621

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110629

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140708

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees